JPH0774885A - 保護回路付きイメージセンサ - Google Patents

Abstract

(57)【要約】 【目的】 実装面積を増加させずに内部の素子を電気的
かつ機械的に保護する保護回路付き半導体装置を提供す
る。 【構成】 ボンディングパッド上に形成されたバンプ４
１〜５６を介して、第１の半導体基板上の転送電極群
３、第１ＭＯＳトランジスタＴＲ１または第２ＭＯＳト
ランジスタＴＲ２のゲート電極に保護回路が接続されて
いる。保護回路は、これらの転送電極群３や第１ＭＯＳ
トランジスタＴＲ１または第２ＭＯＳトランジスタＴＲ
２のゲート電極に印加される電圧をゲート電極下の酸化
膜が破壊しない程度に制限する構成となっている。保護
回路は、ダイオードから構成されるリミッタであり、各
ダイオードが逆バイアスとなるように、ボンディングパ
ッド１６，１７に正負の固定電圧を印加しておき、ダイ
オードの固定電圧が印加されていない方をゲート電極に
接続する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、実装面積を小さくする
とともに、半導体基板上の絶縁膜の絶縁破壊を防ぐ回路
を有する保護回路付きイメージセンサに関する。

【０００２】

【従来の技術】２次元に微弱なイメージを計測し、定量
的に評価するため、イメージセンサとしてフルフレーム
トランスファ（ＦＦＴ）型ＣＣＤを−３０℃程度に冷却
して用いる方法が知られている。このような測定法によ
れば、素子の暗電流は数１０電子／秒／ピクセルと小さ
く、微弱光の計測が可能である。

【０００３】従来一般に、ＣＣＤ（電荷結合素子）等の
半導体基板表面に絶縁膜を有する半導体装置の保護回路
は、特開昭５５−８６１５５に開示されているように、
同一基板上に形成されていた。そして、この素子の保護
回路は、負の駆動電圧に対するものである。

【０００４】ところが、最近、天体観測や、顕微鏡下の
計測においてさらに微弱な光を検出しようとする要求が
高まっている。正負の駆動電圧をゲート電極に印加し
て、酸化膜下の電荷の移送を行うデバイスにマルチピン
フェーズ（ＭＰＰ）動作可能なＣＣＤがある。このＣＣ
Ｄは、２次元微弱光の計測に有効なデバイスであり、こ
れについては、「ＣＨＡＲＧＥ−ＣＯＵＰＬＥ ＤＥＶ
ＩＣＥ ＰＩＮＮＩＮＧＴＥＣＨＮＯＬＯＧＩＥＳ，
Ｊ．Ｊａｎｅｓｉｃｋ，ｅｔ ａｌ，ＳＰＩＥＶＯＬ．
１０７１」に記載されている。

【０００５】

【発明が解決しようとする課題】しかし、ＭＰＰ動作可
能なＣＣＤイメージセンサの場合、上記の駆動電圧が正
および負の両方であるため、正または負の一方のみの駆
動電圧に対する保護回路では、逆方向の電圧を印加する
ことができない。そこで、ＭＰＰ動作可能なＣＣＤイメ
ージセンサにおいては、正および負双方の駆動電圧を印
加できる保護回路を設ける必要が生じるが、正および負
の双方の駆動電圧に対する保護回路を同一基板上に設け
ることとすると、必然的に保護回路も複雑にならざるを
得ないため、この占有面積は増大し、イメージセンサが
大型化する。さらに、保護回路の形成のためには比較的
長時間かつ高温の熱処理（ドライブイン拡散）が必要で
あるため、同一基板上に保護回路を形成した場合、絶縁
膜下の半導体表層部に欠陥等が生じ、かかるプロセスで
作製したイメージセンサの特性が劣化し、結果として、
２次元微弱光を検出するというＭＰＰ動作が可能なＣＣ
Ｄの利点を損なってしまう。このため、従来のＭＰＰ型
ＣＣＤでは、動作中に不意に侵入する静電気などの高電
圧でゲート酸化膜が破壊され、信頼性に著しく問題があ
った。

【０００６】本発明はこのような問題に鑑み、実装面積
を増加させることなく、半導体基板上の酸化膜を保護す
るとともに、機械的強度を向上させることのできる保護
回路付きイメージセンサを提供することを目的とする。

【０００７】

【課題を解決するための手段】以上の問題を解決するた
め、本発明は、保護回路付きイメージセンサを対象とす
るものであり、第１の半導体基板上に絶縁膜を介して形
成された電極に正負の駆動電圧を印加することにより、
絶縁膜下の半導体基板表層部のポテンシャルを変化させ
る電荷結合素子と、電荷結合素子に貼り付けられ、電極
に印加される駆動電圧のレベルを前記絶縁膜の絶縁耐圧
を越えない程度に制限する保護回路を含む第２の半導体
基板とを具備することとした。

【０００８】

【作用】かかる保護回路付きイメージセンサによれば、
正および負の電圧に対する保護回路が第２の半導体基板
上に形成されて、第１の半導体基板上に貼り合わされて
おり、プロセス上保護回路を別工程で作製することがで
きるので、実装面積を増加させることなく正および負の
駆動電圧に対して絶縁膜を保護するとともに第１の半導
体基板表層部の劣化を防止することができる。

【０００９】また、第１の半導体基板上への第２の半導
体基板の貼り合わせにより、第１の半導体基板の機械的
強度を向上させることができる。特に、この第１の半導
体基板が、周辺領域の厚板部に囲まれ下面から薄板化さ
れた場合は、薄板化された部分の機械的強度は極めて弱
いため、著しく強度を向上させることができる。

【００１０】また、このような保護回路は、電極に第１
のダイオードのアノードと第２のダイオードのカソード
とが接続されて構成することができ、第１のダイオード
のカソードに絶縁膜の絶縁耐圧以下の正のバイアス電圧
が印加され、第２のダイオードのアノードに絶縁膜の絶
縁耐圧以下の負のバイアス電圧が印加されているので、
正の過大電圧に対しては第１のダイオードが、負の過大
電圧に対しては第２のダイオードがリミッタとして動作
する。

【００１１】

【実施例】以下、本発明の一実施例を添付図面に基づき
説明する。説明において同一要素は同一符号を用い、重
複する説明は省略する。

【００１２】図１は、本発明の一実施例に係る保護回路
付きイメージセンサの斜視構成を示している。本実施例
では、保護回路付きイメージセンサの一例として、裏面
照射型ＣＣＤに保護回路を適用した例を示す。なお、こ
の裏面照射型ＣＣＤはＭＰＰ動作可能なＦＦＴ型ＣＣＤ
である。

【００１３】まず、この裏面照射型のＣＣＤの全体構成
を説明する。裏面照射型のＣＣＤは、第１の半導体基板
１上の裏面が厚さ１５μｍ程度まで除去されて受光面が
形成されている。この受光面に対応した領域に酸化膜
（図示せず）を介して複数のポリシリコンよりなるゲー
ト電極から構成される転送電極群３が設置されている。
第１の半導体基板１下面から光が照射されることによ
り、この第１の半導体基板１の表層部に電荷が発生す
る。転送電極群３には、第１の半導体基板１上のボンデ
ィングパッド１３，１４を介して駆動電圧（転送用パル
ス）が印加され、酸化膜下の第１の半導体基板１上表層
部のポテンシャルを変化させ、酸化膜下の電荷を水平方
向（図中左上方向）に転送している。なお、簡単のた
め、図面上では２相の転送用パルスを印加することとし
たが、実際は３〜４相の転送用パルスを印加する。

【００１４】水平方向に転送された電荷は、ボンディン
グパッド１１，１２を介して垂直シフトレジスタ４に駆
動電圧が印加されることにより、垂直方向（図中左下方
向）に転送され、アウトプットゲート５を介して第２Ｍ
ＯＳトランジスタＴＲ２のソースに設けられたフローテ
ィングゲート６に収集される。フローティングゲート６
に収集された電荷は、第１ＭＯＳトランジスタＴＲ１の
ゲート電極に入力され、ボンディングパッド２５，２７
間に流れる電流を変調する。また、このように収集され
た電荷は、第２ＭＯＳトランジスタＴＲ２のゲートにボ
ンディングパッド２３を介して電圧を印加することによ
り、フローティングゲート６の電荷をリセットしてい
る。

【００１５】このような第１の半導体基板１上には、保
護回路の形成された第２の半導体基板２が貼り付けられ
ている。なお、第１の半導体基板１および第２の半導体
基板２の厚さは０．５ｍｍであり、外形の寸法はそれぞ
れ１５ｍｍ×１５ｍｍ、１０ｍｍ×１５ｍｍである。

【００１６】次に、この保護回路の構成について説明す
る。保護回路は、ボンディングパッド１１〜２７上に形
成されたバンプ４１〜５６を介して、第１の半導体基板
上の転送電極群３、第１ＭＯＳトランジスタＴＲ１また
は第２ＭＯＳトランジスタＴＲ２のゲート電極に接続さ
れている。なお、これらの接続にあたっては、フリップ
チップボンディング法などの手段を用いればよい。保護
回路は、これらの転送電極群３や第１ＭＯＳトランジス
タＴＲ１または第２ＭＯＳトランジスタＴＲ２のゲート
電極に印加される電圧をゲート電極下の酸化膜が破壊し
ない程度に制限する構成となっている。

【００１７】保護回路にダイオードから構成されるリミ
ッタを用いる場合、ダイオードが逆バイアスとなるよう
に、ボンディングパッド１６，１７に正負の固定電圧を
印加しておき、ダイオードの固定電圧が印加されていな
い方をゲート電極に接続する。このような構成とするこ
とよって、ゲート電極に固定電圧以上の電圧が印加され
た場合、ダイオードは順方向にバイアスされ、ボンディ
ングパッド１６，１７に印加された固定電圧を越えるこ
とはない。

【００１８】ボンディングパッド１６，１７に印加する
固定電圧は、酸化膜の絶縁耐圧を考慮して設定する。熱
酸化膜の場合、耐圧は略１×１０⁷ Ｖ／ｃｍであり、Ｃ
ＶＤ酸化膜の場合は、３〜８×１０⁶ Ｖ／ｃｍであるの
で、酸化膜の厚さが０．１μｍの場合、酸化膜が絶縁破
壊を起こさない電圧は、それぞれ略１００Ｖ、３０〜８
０Ｖ以下である。絶縁膜に窒化膜を用いている場合は、
熱窒化膜の場合、耐圧は略１×１０⁷ Ｖ／ｃｍであり、
ＣＶＤ窒化膜の場合は、２．５〜９×１０⁶ Ｖ／ｃｍで
あるので、窒化膜の厚さが０．１μｍの場合、窒化膜が
絶縁破壊を起こさない電圧は、それぞれ略１００Ｖ、２
５〜９０Ｖ以下である。

【００１９】次に、図１における酸化膜１００に正負の
電圧が印加される状態（本実施例ではＭＰＰ動作）を図
２を用いて説明する。図２は、図１における線分Ａ₁ −
Ａ₂ によって切り取られた縦断面構造を示している。ｐ
型Ｓｉ７１板上にｎ型埋め込みチャネル層７０が形成さ
れ、この上に酸化膜１００を介して転送電極群３が堆積
されて図１における第１半導体基板１を構成している。
この転送電極群３に−８〜＋６Ｖに変化する４相の転送
用パルスφ₁ 〜φ₄ が印加されることにより、酸化膜１
００下の電荷が移送される。

【００２０】なお、ＭＰＰ動作が可能なように、１相目
と３相目のｎ型埋め込みチャネル層７０の表層部にはボ
ロン等がイオン注入されており、ｎ^- 層（図示せず）が
形成されている。転送電極群３に−８Ｖの電圧が印加さ
れると、酸化膜１００下の第１半導体基板１表層部には
正孔が蓄積され（アキュミュレーション状態）、また、
転送電極群３に＋６Ｖが印加されると、酸化膜１００下
のｎ型埋め込みチャネル層７０の表層部には、ポテンシ
ャル井戸７２が形成されて電荷が蓄積される。このＭＰ
Ｐ動作により、酸化膜１００とｎ型埋め込みチャネル層
７０との界面で発生する暗電流は、空乏状態に比べて、
５電子／秒／ピクセルと大幅に低減される。

【００２１】つづいて、図１示した保護回路付きイメー
ジセンサの保護回路の一例を図３を用いて説明する。図
３は、保護回路付きイメージセンサを上面から記載した
ものである。なお、同図中の線分Ｂ₁ −Ｂ₂ による断面
および線分Ｃ₁ −Ｃ₂ による断面をそれぞれ図の左方お
よび下方に示す。

【００２２】ボンディングパッド２６，２７には、それ
ぞれ＋１５Ｖ、−１５Ｖのバイアス電圧が印加されてダ
イオードＤ１，Ｄ２をそれぞれ逆方向にバイアスしてい
る。ダイオードＤ１とダイオードＤ２との節点にはボン
ディングパッド２３を介して第２ＭＯＳトランジスタＴ
Ｒ２のリセットゲートが接続されている。このリセット
ゲートに印加される電圧が＋１５Ｖを越えた場合、ダイ
オードＤ１が順方向にバイアスされ、リセットゲートに
印加される電圧を＋１５Ｖ以下に制限する。同様に、リ
セットゲートに印加される電圧が−１５Ｖを以下になっ
た場合、ダイオードＤ２が順方向にバイアスされ、リセ
ットゲートに印加される電圧を−１５Ｖ以上に制限す
る。

【００２３】このようにして、リセットゲート下の酸化
膜の絶縁破壊を防ぐことができる。ダイオードＤ１〜１
２も同様に動作し、第１ＭＯＳトランジスタＴＲ１およ
び転送電極群３のゲート電極下の酸化膜の絶縁破壊を防
止する。すなわち、ボンディングパッド１６，１７にそ
れぞれ＋１５Ｖ、−１５Ｖの電圧が印加されてダイオー
ドＤ５〜Ｄ１２をそれぞれ逆方向にバイアスしている場
合に、ボンディングパッド１１〜１４を介して印加され
る電圧の絶対値が１５Ｖを越えた場合、ダイオード５〜
Ｄ１２のうち、電圧の絶対値が１５Ｖを越えたものは順
方向にバイアスされ、ボンディングパッド１１〜１４に
接続されたゲート電極下の酸化膜の絶縁破壊を防止する
ことができる。

【００２４】また、同図中左方の線分Ｂ₁ −Ｂ₂ による
断面に示すように、第２の半導体基板２は、第１の半導
体基板１の厚さの薄い部分（受光面）を縦方向に覆って
厚い部分にまで達しており、第２の半導体基板２が保護
回路を形成するとともに、第１の半導体基板１の補強を
している。なお、バンプ５１〜５７は、第２の半導体基
板２に若干埋め込まれた形となっており、第２の半導体
基板２上の保護回路と第１の基板上のゲート電極を接続
している。

【００２５】また、図中下方の線分Ｃ₁ −Ｃ₂ による断
面に示すように、第２の半導体基板２は、第１の半導体
基板１の厚さの薄い部分を横方向にも覆っている。第２
の半導体基板２が保護回路を形成するとともに、第１の
半導体基板１の補強をしている。なお、ダイオードＤ
１，Ｄ２，Ｄ５，Ｄ６はモノシリックに第２半導体基板
２上に形成されている。このダイオードＤ１，Ｄ２が基
板に形成された状態を図４を用いて説明する。

【００２６】図４（ａ）は、ダイオードＤ１，Ｄ２で構
成される保護回路（図３中の点線Ｄで囲まれた部分）を
示している。また、同図（ｂ）は、図３における第２半
導体基板２内に形成されたダイオードＤ１，２を第２の
半導体基板２基板の下側からみた図を示しており、同図
（ｃ）は、図３中の点線Ｄで囲まれた部分の拡大断面図
である。

【００２７】図３におけるダイオードＤ１，Ｄ２は次の
ようにして構成される。まず、図４（ｂ）および同図
（ｃ）に示すように、ｎ型Ｓｉ１１４板に３族元素（例
えばボロンやアルミニュウム）をイオン注入や熱拡散等
の方法によってドープし、ｐ型領域１１０を形成する。
つぎに、同様に５族元素（例えば、窒素やヒ素）をイオ
ン注入や熱拡散等の方法によってｐ型領域１１０の内側
にドープしてｎ型領域１１１，１１２を形成する。しか
る後、ｎ型領域１１２の内側にｐ型領域１１３を上記と
同様の方法によって形成し、ｐ型領域１１０とｎ型領域
１１１とをもって図３におけるダイオードＤ１とし、ｐ
型領域１１３とｎ型領域１１２とをもってダ図３におけ
るダイオードＤ２とする。そして、このようにして形成
されたｐ型領域１１０、ｎ型領域１１１、１１２、ｐ型
領域１１３上に、それぞれオーミック電極１０６〜１０
９が設置され、電極１０６〜１０９を形成していない部
分には、ＣＶＤ法等により酸化膜１００が形成されて図
３における第２の半導体基板２を構成している。

【００２８】また、各オーミック電極１０６〜１０９か
らはアルミ配線１０４が延びており、同図（ａ）に示す
回路を実現している。オーミック電極１０６、すなわ
ち、ダイオードＤ１のアノード電極には、アルミ配線１
０４を介して、第２の半導体基板２の下面に設けられた
凹部に嵌合する第１の半導体基板１上に設けられたバン
プ５７に接続されている。なお、バンプは４１〜５７は
金製であり、直径６０μｍ、高さ１００μｍであり、凹
部の直径は８０μｍ、深さは１５０μｍである。また、
この凹部は、第２半導体基板２下面上のＳｉＮ膜をマス
クとして、約８０℃の加熱された水酸化カリウム溶液で
エッチングすることによって形成される。

【００２９】また、バンプ５７とアルミ配線１０４が良
好に接続されるように、凹部には、銀ガラスペースト１
０５が充填してある。バンプ５７からはアルミ配線１１
５が延びておりこの配線を通じて−１５Ｖをダイオード
Ｄ１のアノードに印加している。また、同図（ｂ）に示
すように、オーミック電極１０７と１０９とは配線１０
４をによって接続され、図３におけるバンプ５３とパッ
ド２３に接続される配線を介して図１中の第２ＭＯＳト
ランジスタＴＲ２のゲート電極に接続されている。同様
に図３中のダイオードＤ２〜Ｄ１２も同様の構成となっ
ており、転送電極や第１ＭＯＳトランジスタＴＲ１、第
２ＭＯＳトランジスタＴＲ２のゲート電極下の酸化膜に
印加される電圧を制限している。なお、第１半導体基板
１上面および第２半導体基板２下面は、低融点ガラスよ
りなる絶縁性の接着剤１０１によって接着され、固定さ
れている。

【００３０】上記の保護回路付き裏面照射型ＣＣＤは以
下のような製造方法により作製可能である。まず、第１
の半導体基板１の上面に転送電極群３を、下面に受光面
に対応する部分がエッチングできるようにＳｉＮ膜を形
成する。つぎに、第２の半導体基板２の下面にモノシリ
ックに保護回路を形成する。このとき、第１の半導体基
板１上面のバンプ４１〜５７に嵌合する凹部をＳｉＮ膜
をマスクとして形成する。

【００３１】そして、第１の半導体基板１にバンプ４１
〜５７を形成した後、このバンプ４１〜５７に第２の半
導体基板２上の凹部が嵌合するように第１の半導体基板
と第２の半導体基板合わせて、接着剤１０１により接着
する。接着にあたっては、第１半導体基板１と第２半導
体基板２を接着剤１０１で貼り合わせた後、窒素雰囲気
中で４００℃３０分間加熱して接着剤１０１を硬化させ
る。ちなみに、この際、銀ガラスペースト１０５も硬化
する。この際の気密性は、両基板の接着面に液体が入ら
ない程度に高いほうがよい。

【００３２】しかる後、第１の半導体基板１の下面をこ
の下面上のＳｉＮ膜をマスクとして水酸化カリウムによ
りエッチング部分の厚さが１５μｍ程度になるまでエッ
チングして受光面を形成する。つぎに、第１の半導体基
板１の裏面の受光面にａ−ＳｉＣ（非晶質炭化ケイ素）
を２００オングストローム形成する。最後に、このよう
にして形成された保護回路付き裏面照射型ＣＣＤを必要
な大きさにダイシングして、保護回路付き裏面照射型Ｃ
ＣＤを形成する。

【００３３】以上、本発明の第１実施例によれば、次の
ような作用を奏することができる。第１に、この第２の
半導体基板２上に形成された保護回路により、第１の半
導体基板１上の酸化膜１００に印加される裏面照射型Ｃ
ＣＤの駆動電圧を酸化膜１００の絶縁耐圧以下に制限す
ることができる。第２に、この保護回路は第２の半導体
基板２下面に形成されて、第１の半導体基板上１に貼り
合わされているので、第１の半導体基板上の裏面照射型
ＣＣＤに印加される正負の駆動電圧に対する複雑な保護
回路を設けたとしても、かかる裏面照射型ＣＣＤの大き
さを増加させることがない。

【００３４】第３に、第１の半導体基板１上の裏面照射
型ＣＣＤと、第２の半導体基板２上の保護回路の製造は
分離して行うことができるので、裏面照射型ＣＣＤを作
製する場合においては保護回路の製造プロセスを考慮し
なくてもよく、また、保護回路を作製する場合において
は裏面照射型ＣＣＤの製造プロセスを考慮する必要がな
い。このため、裏面照射型ＣＣＤを製造する場合にも、
保護回路を作製する場合においても、これに最適なプロ
セスを用いることができ、第１の半導体基板１上にこれ
ら双方を形成することによる裏面照射型ＣＣＤの特性劣
化を防止するだけでなく、プロセス上最適化された裏面
照射型ＣＣＤおよびその保護回路を作製することが可能
である。

【００３５】第４に、第２の半導体基板２は第１の半導
体基板１上に貼り合わされているので、第１の半導体基
板１上に形成された裏面照射型ＣＣＤの薄板化された受
光部を補強することができる。

【００３６】また、本実施例では、第２の半導体基板２
が裏面照射型ＣＣＤのほぼ全面、すなわち、厚さの薄い
部分と厚い部分を覆って貼り付けられたが、これは、図
５に示すように、図１で保護回路の形成された第２の半
導体基板２に代えて、第３の半導体基板３、第４の半導
体基板４を第１の半導体基板１上に貼り付けることとし
てもよい。これによっても上記とほぼ同様の作用を奏す
る。

【００３７】なお、本発明は前述の実施例に限らず様々
な変形が可能である。

【００３８】すなわち、本実施例では、保護回路付きイ
メージセンサとして裏面照射型のＣＣＤを適用したが、
これは、絶縁膜を介して絶縁膜下の半導体のポテンシャ
ルを変化させる半導体デバイスであればよく、ＭＯＳ型
イメージセンサやＭＯＳトランジスタやＣＭＯＳトラン
ジスタを内部に有する半導体集積回路等の保護回路にも
適用され得る。

【００３９】

【発明の効果】以上の通り、本発明によれば、実装面積
を増加させることなく正および負の電圧に対して絶縁膜
を保護するとともに第１の半導体基板表層部の劣化を防
止することができるので、保護回路付きイメージセンサ
の動作特性の劣化を防止することが可能である。このた
め、２次元微弱光を検出するというＭＰＰ動作が可能な
ＣＣＤにこの保護回路を適用した場合には、不意に侵入
する静電気などの高電圧に対してもゲート酸化膜が破壊
されることがなく、信頼性が著しく向上する。

【００４０】また、第１の半導体基板上への第２の半導
体基板の貼り合わせにより、第１の半導体基板の機械的
強度を向上させることができるので、保護回路付きイメ
ージセンサを用いた機器への衝撃や振動によってこの保
護回路付きイメージセンサが機能しなくなることがな
い。

【００４１】また、電極に第１のダイオードのアノード
と第２のダイオードのカソードとが接続されることで構
成される保護回路を用いることにより、これらが正また
は負の電圧に対してリミッタとして働くので、絶縁膜の
絶縁破壊を防止することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る保護回路付き裏面照射
型ＣＣＤの斜視構成を示す図である。

【図２】図１に示した保護回路付き裏面照射型ＣＣＤの
電荷移送を説明するための説明図である。

【図３】図１に示した保護回路付き裏面照射型ＣＣＤの
保護回路を説明するための説明図である。

【図４】図１に示した保護回路付き裏面照射型ＣＣＤの
保護回路の製造工程を説明するための説明図である。

【図５】本発明の一実施例に係る保護回路付き裏面照射
型ＣＣＤの斜視構成を示す図である。

【符号の説明】

１…第１の半導体基板、２…第２の半導体基板、３…転
送電極群、４…垂直シフトレジスタ、５…アウトプット
ゲート、６…フローティングゲート、ＴＲ１…トランジ
スタ、ＴＲ２…トランジスタ、１１〜２７…ボンディン
グパッド、３０…第３の半導体基板、４０…第４の半導
体基板、４１〜５７…バンプ、Ｄ１〜Ｄ１２…ダイオー
ド、７０…チャネル層、７１…ｐ型Ｓｉ板、７２…ポテ
ンシャル井戸、１００…酸化膜、１０１…接着剤、１０
４，１１５…配線、１０５…銀ガラスペースト、１０６
〜１０９…オーミック電極、１１０，１１３…ｐ型領
域、１１１，１１２…ｎ型領域、１１４…ｎ型Ｓｉ板。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１の半導体基板上に絶縁膜を介して形
   成された電極に正負の駆動電圧を印加することにより、
   前記絶縁膜下の前記半導体基板表層部のポテンシャルを
   変化させる電荷結合素子と、 前記電荷結合素子に貼り付けられ、前記電極に印加され
   る駆動電圧のレベルを前記絶縁膜の絶縁耐圧を越えない
   程度に制限する保護回路を含む第２の半導体基板と、 を備えることを特徴とする保護回路付きイメージセン
   サ。
2. 【請求項２】 前記第１の半導体基板は、周辺領域の厚
   板部に囲まれて下面から薄板化されることで形成された
   凹部を有し、 前記第２の半導体基板は、前記厚板部の少なくとも内側
   部分を覆って前記電荷結合素子の上面に貼り付けられて
   いる、 ことを特徴とする請求項１に記載の保護回路付きイメー
   ジセンサ。
3. 【請求項３】前記保護回路は、前記電極に第１のダイオ
   ードのアノードと第２のダイオードのカソードとが接続
   されて構成され、前記第１のダイオードのカソードに前
   記絶縁膜の絶縁耐圧以下の正のバイアス電圧が印加さ
   れ、前記第２のダイオーのアノードに前記絶縁膜の絶縁
   耐圧以下の負のバイアス電圧が印加されることを特徴と
   する請求項１または請求項２に記載の保護回路付きイメ
   ージセンサ。