JPH0770720B2 - A method of manufacturing a semiconductor device - Google Patents

A method of manufacturing a semiconductor device

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JPH0770720B2
JPH0770720B2 JP16560188A JP16560188A JPH0770720B2 JP H0770720 B2 JPH0770720 B2 JP H0770720B2 JP 16560188 A JP16560188 A JP 16560188A JP 16560188 A JP16560188 A JP 16560188A JP H0770720 B2 JPH0770720 B2 JP H0770720B2
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semiconductor substrate
conductive layer
forming
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教彦 小谷
秀一 尾田
正芳 白畑
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三菱電機株式会社
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Description

【発明の詳細な説明】 [産業上の利用分野] この発明は半導体装置の製造方法に関し、特にライトリー・ドープト・ドレイン(以下、LDDと称する)構造を有するMOS電界効果型半導体装置の製造方法に関するものである。 DETAILED DESCRIPTION OF THE INVENTION [Field of the Industrial] This invention relates to a method of manufacturing a semiconductor device, in particular lightly doped drain (hereinafter, referred to as LDD) method for producing a MOS field effect semiconductor device having the structure it relates.

[従来の技術] 第2A図〜第2D図は従来のこの種の半導体装置の製造方法を主要な工程順に示す断面図である。 [Prior Art] Figure 2A, second 2D view is a cross-sectional view showing the manufacturing method in the order major steps of this type of conventional semiconductor device.

まず、第2A図を参照して、P型シリコン基板6の上にゲート酸化膜2と、選択的に間隔を隔てて分離のためのLO First, referring to Figure 2A, a gate oxide film 2 on a P-type silicon substrate 6, LO for separation at a selectively spaced
COS酸化膜1が形成される。 COS oxide film 1 is formed. ゲート酸化膜2の上にはゲート電極3が形成される。 A gate electrode 3 is formed on the gate oxide film 2.

次に、第2B図を参照して、ゲート電極3をマスクとして、10 13 /cm 2程度の低いドーズ量で砒素等のN型不純物が矢印7で示される方向からイオン注入される。 Next, referring to FIG. 2B, the gate electrode 3 as a mask, 10 13 / cm 2 about the lower dose with N-type impurities such as arsenic is ion-implanted from the direction indicated by arrow 7. これによって、ゲート電極3の両側の領域にN -ソース領域4 Thus, the regions on both sides of the gate electrode 3 N - source regions 4
およびN -ドレイン領域5が形成される。 And N - drain region 5 is formed. このときのN -領域の不純物濃度は10 18 /cm 3程度の低濃度である。 N at this time - the impurity concentration in the region is a low concentration of about 10 18 / cm 3.

第2C図に示すように、化学的気相薄膜成長法等によって酸化膜が堆積され、エッチング処理が施されることによって、ゲート電極3の側壁部のみにサイドウォール8が形成される。 As shown in 2C diagram the deposited oxide film by chemical vapor thin film deposition method or the like by the etching process is performed, the side walls 8 are formed only on the side wall of the gate electrode 3.

さらに、第2D図を参照して、ゲート電極3およびサイドウォール8をマスクとして、10 15 /cm 2程度の高いドーズ量で砒素等のN型不純物が矢印9で示される方向からイオン注入される。 Furthermore, with reference to the first 2D view, the gate electrode 3 and the side walls 8 as a mask, N-type impurity such as arsenic is ion-implanted from the direction indicated by arrow 9 in a high dose of about 10 15 / cm 2 . このようにして、低濃度のN -ソース領域4およびN -ドレイン領域5とともに、10 20 /cm 3程度の高い不純物濃度を有するN +ソース領域10およびN +ドレイン領域11が形成されることによって、LDD構造を有するMOS電界効果型トランジスタが形成される。 In this way, the low concentration of N - source region 4 and N - the drain region 5, by the N + source region 10 and the N + drain region 11 having a high impurity concentration of about 10 20 / cm 3 is formed , MOS field effect transistor having an LDD structure is formed.

[発明が解決しようとする課題] 従来のLDD構造は以上のように形成されるので、ソース領域側にもN -領域が形成される。 Since [Invention Problems to be Solved] conventional LDD structure is formed as described above, to the source region side N - region is formed. そのため、ソース領域側のN -領域が高抵抗を有する領域として作用し、電界効果型トランジスタの電流値が低下するなどの問題点があった。 Therefore, N of the source region side - acts as an area region has a high resistance, the current value of the field effect transistor has a problem such as lowered.

また、この高抵抗として作用するソース領域側のN -領域をなくすためには、第2C図に示される工程の後、ソース領域側のみにさらにN型の不純物イオンを注入することによって、この問題点を解消することが考えられる。 Further, N source region side which acts as a high resistance - in order to eliminate the area, after the steps shown in the 2C diagram by implanting impurity ions of further N-type only on the source region side, the problem it is conceivable to eliminate the point. しかしながら、このようにソース領域側のみに、さらにイオン注入を行なうことは専用のマスクを必要とし、マスク合わせの精度が問題となり、ゲート電極3およびサイドウォール8によるセルフアライメントを利用することができない等の問題点があった。 However, in this way only in the source region side, further performing ion implantation requires a dedicated mask, the accuracy of mask alignment becomes a problem, it is impossible to use the self-alignment by the gate electrode 3 and the side walls 8, etc. there was the problem of.

そこで、この発明は上記のような問題点を解消するためになされたもので、LDD構造を保ちつつ、ソース領域側の高抵抗として作用する領域をなくすとともに、電流駆動能力の高い電界効果型トランジスタを構成することが可能な半導体装置の製造方法を提供することを目的とする。 Accordingly, the present invention has been made to solve the above problems, while maintaining the LDD structure, together with eliminating the region which acts as a high resistance of the source region side, a high field effect transistor current driving capability and to provide a method of manufacturing a semiconductor device that can form a.

[課題を解決するための手段] この発明に従った半導体装置の製造方法は以下の工程を備える。 Method for producing [Means for Solving the Problems A semiconductor device according to the invention comprises the following steps.

(a)第1導電型の半導体基板の主表面の上に導電層を形成する工程。 (A) forming a conductive layer on the main surface of a first conductivity type semiconductor substrate.

(b)化学的気相薄膜成長法によって導電層の側壁部に側壁絶縁膜を形成する工程。 (B) forming a sidewall insulating film on the sidewall portions of the conductive layer by chemical vapor thin film deposition method.

(c)導電層と側壁絶縁膜とをマスクとして用いて、第2導電型の不純物を相対的に低いドーズ量で、半導体基板の主表面に対して第1の方向に傾斜した鋭角をなす方向から、半導体基板にイオン注入する工程。 Using and the sidewall insulating film (c) a conductive layer as a mask, a relatively low dose of the impurity of the second conductivity type, a direction forming an acute angle which is inclined in a first direction to the main surface of the semiconductor substrate from the step of ion implantation into a semiconductor substrate.

(d)導電層と側壁絶縁膜とをマスクとして用いて、第2導電型の不純物を相対的に高いドーズ量で、半導体基板の主表面に対して第1の方向と逆の第2の方向に傾斜した鋭角をなす方向から、半導体基板にイオン注入する工程。 Using and the sidewall insulating film (d) a conductive layer as a mask, a relatively high dose of an impurity of a second conductivity type, a second direction opposite the first direction to the main surface of the semiconductor substrate from a direction forming an inclined acute angle to the step of ion implantation into a semiconductor substrate.

[作用] この発明においてイオン注入する工程は、互いに逆の方向に傾斜した方向から、かつ異なるドーズ量で第2導電型の不純物を半導体基板にイオン注入する2つの工程からなる。 The step of ion implantation in [Operation] This invention consists of two steps of ion-implanting an impurity of the second conductivity type into the semiconductor substrate from a direction inclined in opposite directions, and at different doses. そのため、イオン注入のマスクとして用いられる導電層に対して非対称に第2導電型の半導体領域を半導体基板内に形成することができる。 Therefore, it is possible to form a semiconductor region of a second conductivity type in the semiconductor substrate asymmetrically with respect to the conductive layer used as a mask for ion implantation.

また、この発明の製造方法においては、ゲート電極の側壁部に側壁絶縁膜を形成した後で2回のイオン注入工程が行なわれる。 Further, in the manufacturing method of the present invention, two ion implantation steps after the formation of the sidewall insulating films on the side wall of the gate electrode is performed. そのため、側壁絶縁膜を形成した後の半導体基板(ウェハ)をイオン注入機の中に挿入して、その注入機の内部で半導体基板を回転させるだけで2回のイオン注入工程を行なうことができる。 Therefore, it is possible to insert a semiconductor substrate (wafer) after forming the sidewall insulating film in the ion implanter, it performed only by two ion implantation steps for rotating the semiconductor substrate within the implanter .

[発明の実施例] 以下、この発明の一実施例を図について説明する。 [Example of the Invention will now be explained with reference to an embodiment of the present invention. 第1A The 1A
図〜第1D図はこの発明に従った半導体装置の製造方法の一実施例を工程順に示す断面図である。 FIGS, second 1D figure is a sectional view showing an embodiment of a method of manufacturing a semiconductor device according to the present invention in order of steps.

まず、第1A図を参照して、P型シリコン基板6の上にゲート酸化膜2と、選択的に間隔を隔てて分離のためのLO First, with reference to Figure 1A, a gate oxide film 2 on a P-type silicon substrate 6, LO for separation at a selectively spaced
COS酸化膜1が形成される。 COS oxide film 1 is formed. ゲート酸化膜2の上にはゲート電極3が形成される。 A gate electrode 3 is formed on the gate oxide film 2.

次に、第1B図を参照して、化学的気相薄膜成長法等によって酸化膜が堆積され、異方性エッチング処理が施されることによって、ゲート電極3の側壁部のみにサイドウォール8が形成される。 Next, with reference to Figure 1B, the deposited oxide film by chemical vapor thin film deposition method or the like by anisotropic etching process is performed, the side walls 8 only on the side wall of the gate electrode 3 is It is formed.

第1C図に示すように、サイドウォール8がゲート電極3 As shown in Figure 1C, the side wall 8 the gate electrode 3
の両側壁部に形成された後、ゲート電極3およびサイドウォール8をマスクとして、10 13 /cm 2程度の低いドーズ量で砒素等のN型不純物がイオン注入される。 After being formed on both side walls of the gate electrode 3 and the side walls 8 as a mask, N-type impurity such as arsenic is ion-implanted at a low dose of about 10 13 / cm 2. この場合、イオン注入の方向はドレイン領域となるべき領域からゲート電極3の方向に向かうような傾斜した方向、すなわち、矢印17で示され、P型シリコン基板6の表面に対して特定の方向に傾斜した鋭角をなす方向である。 In this case, inclined direction as the direction of the ion implantation is directed from the region that becomes the drain region toward the gate electrode 3, i.e., indicated by arrow 17, in a specific direction with respect to the surface of the P-type silicon substrate 6 a direction forming an inclined acute angle. これによって、10 18 /cm 3程度の低い不純物濃度を有するN Thus, N having a low impurity concentration of about 10 18 / cm 3
-ソース領域4がゲート電極3から離れたP型シリコン基板6の領域に形成され、N -ドレイン領域5はサイドウォール8の下の領域に入り込むように形成される。 - is formed in a region of the P-type silicon substrate 6 where the source region 4 is separated from the gate electrode 3, N - drain region 5 is formed so as to enter the region under the sidewall 8.

さらに、第1D図を参照して、10 15 /cm 2程度の高いドーズ量で砒素等のN型不純物がゲート電極3およびサイドウォール8をマスクとして、P型シリコン基板6に注入される。 Furthermore, with reference to 1D view, N-type impurity such as arsenic at a dose higher the order of 10 15 / cm 2 is the gate electrode 3 and the side walls 8 as a mask, is implanted into P-type silicon substrate 6. この場合、イオン注入の方向は、矢印19で示される方向であり、第1C図で示された方向と逆の方向である。 In this case, the direction of the ion implantation, a direction indicated by arrow 19 is the direction opposite to the direction indicated by Figure 1C. すなわち、このイオン注入の方向はソース領域となるべき領域からゲート電極に向かうような傾斜した方向である。 That is, the direction of the ion implantation is inclined direction as toward the gate electrode from the region that becomes the source region. このようにして、10 20 /cm 3程度の高い不純物濃度を有するN +ソース領域10がサイドウォール8の下のP型シリコン基板6の領域に入り込むように形成されるとともに、N +ドレイン領域11はゲート電極3から離れた領域に形成される。 In this manner, the N + source region 10 is formed so as to enter the region of the P-type silicon substrate 6 under the sidewall 8 having a high impurity concentration of about 10 20 / cm 3, N + drain region 11 It is formed in a region away from the gate electrode 3. 従って、ソース領域およびドレイン領域はゲート電極3に対して非対称となるように形成される。 Thus, the source and drain regions are formed to be asymmetrical with respect to the gate electrode 3.

上記のように形成されたドレイン領域はLDD構造を有するが、ソース領域側においてはゲート電極3の近傍領域に低濃度のN -領域が形成されることはない。 Forming drain region as described above has an LDD structure, the source region side N of the low concentration region near the gate electrode 3 - is not a region is formed. そのため、 for that reason,
ソース領域側に高抵抗として作用する領域が形成されないので、電界効果型トランジスタの電流値を低下させることもない。 Since the area which acts as a high-resistance source region side is not formed, it is not reduced to the current value of the field effect transistor. その結果、LDD構造を有し、かつ電流駆動能力の高い電界効果型トランジスタを構成することができる。 As a result, it has an LDD structure, and it is possible to construct a high field effect transistor current driving capability.

なお、上記実施例では、サイドウォールが形成された後にイオン注入を傾斜した方向から行なっているが、サイドウォールを形成せずに傾斜した方向からイオン注入を行なうことによってゲートオーバラップ構造を形成してもよい。 In the above embodiment, although made from a direction tilted ion implantation after the sidewalls are formed, a gate overlap structure from direction inclined without forming the side wall by ion implantation it may be. また、上記実施例ではNチャネル電界効果型トランジスタについて示しているが、Pチャネル電界効果型トランジスタにも適用され得る。 In the above embodiment, and shows the N-channel field effect transistor, it may be applied to P-channel field effect transistor.

[発明の効果] 以上のように、この発明によれば、不純物イオンの注入が異なるドーズ量で、かつ互いに逆の傾斜した方向から導電層と側壁絶縁膜とをマスクとして用いて行なわれるので、電流駆動能力の高いLDD構造を有する電界効果型半導体装置を簡略化された製造工程によって得ることができる。 Thus [Effect of the Invention] According to the invention, at different dose implantation of impurity ions, and so is performed using the inverse of the inclined conductive layer from the direction and the sidewall insulating film as a mask to each other, high LDD structure current driving capability can be obtained by the manufacturing process of a field effect type semiconductor device is simplified with.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

第1A図、第1B図、第1C図、第1D図はこの発明に従った半導体装置の製造方法の一実施例を工程順に示す断面図である。 Figures 1A, Figure 1B, Figure 1C, a 1D view is a cross-sectional view showing an embodiment of a method of manufacturing a semiconductor device according to the present invention in order of steps. 第2A図、第2B図、第2C図、第2D図は従来の半導体装置の製造方法を工程順に示す断面図である。 Figures 2A, Figure 2B, a 2C view, a 2D diagram is a sectional view showing a conventional method of manufacturing a semiconductor device in the order of steps. 図において、3はゲート電極、4はN -ソース領域、5は In the figure, the gate electrode 3, the N 4 - source regions, 5
N -ドレイン領域、6はP型シリコン基板、8はサイドウォール、10はN +ソース領域、11はN +ドレイン領域である。 N - drain region, the P-type silicon substrate 6, 8 sidewall 10 N + source region 11 is a N + drain region. なお、各図中、同一符号は同一または相当部分を示す。 In the drawings, the same reference numerals denote the same or corresponding parts.

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−294868(JP,A) 特開 昭62−195176(JP,A) 特開 昭63−142676(JP,A) ────────────────────────────────────────────────── ─── of the front page continued (56) reference Patent Sho 61-294868 (JP, a) JP Akira 62-195176 (JP, a) JP Akira 63-142676 (JP, a)

Claims (1)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】第1導電型の半導体基板の主表面の上に導電層を形成する工程と、 化学的気相薄膜成長法によって前記導電層の側壁部に側壁絶縁膜を形成する工程と、 前記導電層と前記側壁絶縁膜とをマスクとして用いて、 And 1. A process for forming a conductive layer on the main surface of a first conductivity type semiconductor substrate, forming a sidewall insulating film on the side wall of the conductive layer by chemical vapor thin film deposition method, wherein said conductive layer by using the side wall insulating film as a mask,
    第2導電型の不純物を相対的に低いドーズ量で、前記半導体基板の主表面に対して第1の方向に傾斜した鋭角をなす方向から、前記半導体基板にイオン注入する工程と、 前記導電層と前記側壁絶縁膜とをマスクとして用いて、 A relatively low dose of the impurity of the second conductivity type, said acute angle from a direction forming an inclined in a first direction relative to the main surface of semiconductor substrate, a step of ion-implanted into the semiconductor substrate, the conductive layer wherein by using the sidewall insulation film as a mask and,
    第2導電型の不純物を相対的に高いドーズ量で、前記半導体基板の主表面に対して前記第1の方向と逆の第2の方向に傾斜した鋭角をなす方向から、前記半導体基板にイオン注入する工程とを備えた、半導体装置の製造方法。 A relatively high dose of an impurity of a second conductivity type, a direction forming an acute angle that is inclined in a second direction of the first direction opposite to the main surface of said semiconductor substrate, ions into the semiconductor substrate and a step of implanting, a method of manufacturing a semiconductor device.
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