JPH0760867B2 - Non-volatile semiconductor memory - Google Patents

Non-volatile semiconductor memory

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JPH0760867B2
JPH0760867B2 JP28697688A JP28697688A JPH0760867B2 JP H0760867 B2 JPH0760867 B2 JP H0760867B2 JP 28697688 A JP28697688 A JP 28697688A JP 28697688 A JP28697688 A JP 28697688A JP H0760867 B2 JPH0760867 B2 JP H0760867B2
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洋一 大島
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株式会社東芝
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【発明の詳細な説明】 [発明の目的] (産業上の利用分野) 本発明は、不揮発性半導体メモリおよびその製造方法に係り、特に紫外線消去型・再書込み可能な読出し専用メモリ(以下、EPROMと略記する)のメモリセルトランジスタの構造およびその形成方法に関する。 DETAILED DESCRIPTION OF THE INVENTION OBJECTS OF THE INVENTION (INDUSTRIAL FIELD) The present invention relates to a nonvolatile semiconductor memory and a manufacturing method thereof, in particular ultraviolet erasable-rewritable read-only memory (hereinafter, EPROM structure and method of forming the same of the memory cell transistor of abbreviated) and.

(従来の技術) 従来、例えばP型シリコン基板を用いたEPROMにおけるメモリセルトランジスタは、第5図に示すような構造を有する。 The memory cell transistors in EPROM using (ART) Conventionally, a P-type silicon substrate, having a structure as shown in Figure 5. 即ち、半導体基板51の素子領域上にゲート酸化膜52、浮遊ゲート電極53、第1の絶縁膜54、制御ゲート電極55、第2の絶縁膜56が順次積層されてなる二層構造のゲート電極部が形成され、このゲート電極部の下方の半導体基板のチャネル領域の両側にMOSトランジスタのソース領域・ドレイン領域となる不純物拡散層領域57、 That is, the gate oxide film 52 in the element region of the semiconductor substrate 51, floating gate electrode 53, the first insulating film 54, control gate electrode 55, the gate electrode of two-layer structure in which the second insulating film 56 is formed by sequentially stacking parts are formed, the impurity diffusion layer regions 57 on both sides of the channel region of the semiconductor substrate under the gate electrode portion serving as the source region and drain region of the MOS transistor,
58が形成され、第2の絶縁膜56の形成時に同時にゲート電極部の側面に同じ絶縁膜56が形成され、不純物拡散層領域上およびゲート電極部上に層間絶縁膜60が形成され、この層間絶縁膜60に形成されるコンタクトホールを通して不純物拡散層領域の一方(例えばドレイン領域5 58 is formed, at the same time the same insulating film 56 on the side surfaces of the gate electrode portion is formed when forming the second insulating film 56, interlayer insulating film 60 on the impurity diffusion layer region and the gate electrode portion on are formed, the interlayer one of the impurity diffusion layer region through a contact hole formed in the insulating film 60 (e.g., drain region 5
8)にコンタクトするように金属配線(例えばアルミニウム配線61)が形成されている。 Metal wires (e.g. aluminum wirings 61) are formed so as to contact 8).

しかし、上記コンタクトホールは、マスク合わせの基準として素子分離用のフィールド酸化膜(図示せず)が使用されて形成させるので、マスクの合わせずれに対する余裕を充分考慮しなければならず、この合わせ余裕がないと、極端な場合、ゲート電極部の側面の第2の絶縁膜 However, the contact hole, since the field oxide film for element isolation as a reference for mask alignment (not shown) is formed is used, it is necessary to sufficiently consider the margin for misalignment of the mask, the alignment margin without extreme case, the second insulating film of the side surface of the gate electrode portion
56がエッチングされ、アルミニウム配線61とメモリセルトランジスのゲート電極55、53との間の絶縁性が問題となる。 56 is etched, the insulating property between the aluminum wiring 61 and the memory cell transient scan gate electrode 55,53 is a problem.

従って、上記従来のEPROMは、セルを微細化する際、ゲート電極と金属配線用のコンタクトホールとの合わせの余裕として露光システム等により定められるある一定量が必要となることから、メモリセルトランジスタの間隔を縮めることができないという問題があった。 Therefore, the conventional EPROM, at the time of refining the cell, since a certain amount determined by the exposure system or the like as a margin alignment of the contact hole for the gate electrode and the metal wiring is required, the memory cell transistors there is a problem that can not be to reduce the interval.

上記したような事情に鑑みて、本発明者は、金属配線用のコンタクト開孔に際して、ゲート電極とコンタクトホールとの合わせ余裕を縮小でき、セルを微細化することができる半導体集積回路およびその製造方法を既に提案している(本願出願人の出願に係る特願昭63−78980 In view of the circumstances as described above, the present inventors, upon contact opening for metal wire, can reduce the alignment margin between the contact hole gate electrode, a semiconductor integrated circuit and its fabrication can be miniaturized cell No. Sho according methods already proposed in that (filed by the applicant of the present application 63-78980
号)。 issue). 上記出願に係る半導体集積回路の一例を、第6図(a)乃至(d)に示しており、第6図(a)はパターン平面を示し、第6図(b)、(c)、(d)は、それぞれ対応して第6図(a)のX−X線、Y−Y線、Y′ An example of a semiconductor integrated circuit according to the applicant, is shown in Figure 6 (a) to (d), 6 (a) shows a pattern plan, FIG. 6 (b), (c), ( d) each line X-X in FIG. 6 corresponds (a), Y-Y line, Y '
−Y′線に沿う断面構造を示している。 It shows a cross-sectional structure taken along the -Y 'line.

この半導体集積回路は、浮遊ゲート電極74と制御ゲート電極76との積層構造パターンに対して自己整合的にソース領域78およびドレイン領域79が形成された浮遊ゲート型MOSトランジスタからなるメモリセルのアレイを有し、ゲート電極部の上面および側面に絶縁膜77が形成され、この側面の絶縁膜77をオフセット領域としてドレイン領域79のチャネル側端部が残りの部分よりも低濃度の不純物領域となっており、このドレイン領域79の表面およびこのドレイン領域79の両端部上のゲート電極部の少なくとも側面の絶縁膜77を覆うように低抵抗材料からなる導電膜80か形成され、この導電膜80上に金属配線82が自己整合的に堆積されてコンタクト部が形成されていることを特徴とする。 This semiconductor integrated circuit, an array of memory cells comprising a floating gate type MOS transistor self-aligned manner source region 78 and drain region 79 are formed the laminated structure pattern of the floating gate electrode 74 and the control gate electrode 76 a, the insulating film 77 on the upper and side surfaces of the gate electrode portion is formed, the channel-side end portion of the drain region 79 of the insulating film 77 in this aspect as an offset region becomes a low concentration impurity region than the rest cage, the drain region 79 surface and at least side surfaces of the gate electrode portion on both ends of the drain region 79 insulating film 77 to be either conductive film 80 made of a low resistance material formed so as to cover, on the conductive film 80 metal wires 82, characterized in that the contact portion is self-aligned deposited is formed. なお、71は半導体基板、72は素子分離用のフィールド酸化膜、73はゲート酸化膜、75は絶縁膜、81は層間絶縁膜である。 Incidentally, 71 denotes a semiconductor substrate, 72 is a field oxide film for element isolation, 73 a gate oxide film, 75 is an insulating film, 81 is an interlayer insulating film.

第6図の半導体集積回路によれば、金属配線用のコンタクト開孔に際して、ゲート電極とコンタクトホールとの合わせ余裕を縮小でき、セルを微細化することができる。 According to the semiconductor integrated circuit of FIG. 6, when the contact hole for the metal wire, can reduce the alignment margin between the gate electrode and the contact hole, the cell can be miniaturized.

しかし、導電膜80と金属配線82とのコンタクトをとるために、導電膜80上および基板71上に形成されている層間絶縁膜81をエッチングしてコンタクト開孔を行う際、コンタクトホールの合わせずれに対する余裕を充分考慮しなければならず、この合わせ余裕がないと、ゲート電極部の側面の絶縁膜77がエッチングされ、金属配線82とメモリセルトランジスタのゲート電極76、74との間の絶縁性が問題となるので、セルを一層微細化する際に問題となる。 However, in order to contact the conductive film 80 and the metal wire 82, when performing the contact hole of the interlayer insulating film 81 formed on the conductive film 80 and on the substrate 71 by etching, alignment of the contact hole deviation afford must be sufficiently taken into account for, this combined can not afford, an insulating film 77 of the side surface of the gate electrode portion is etched, the insulating property between the gate electrode 76 and 74 of the metal wire 82 and the memory cell transistor since but a problem, a problem when finer the cell.

また、EPROMは、紫外線を外部から照射し、浮遊ゲート電極74中に蓄積されている電荷を引き抜くことによりデータの消去を行う。 Moreover, EPROM is ultraviolet radiation from the outside, to erase the data by pulling out the electric charges accumulated in the floating gate electrode 74. 従って、第6図に示した半導体集積回路は、導電膜80により覆われる面積(第6図a中の斜線部領域)が増大すると、この導電膜80による紫外線の遮断量が多くなり、紫外線の侵入が余計に防げられるので、EPROMセルのデータの消去が難しくなってしまう。 Thus, the semiconductor integrated circuit shown in FIG. 6, when the area covered by the conductive film 80 (the hatched area of ​​the sixth in the figure a) is increased, the number of blocking of the ultraviolet by the conductive film 80, the ultraviolet since penetration is unnecessarily prevented, erasure of data of the EPROM cell becomes difficult.
しかも、EPROMセルの周囲を広く導電膜80により覆った場合には、特に、浮遊ゲート電極74から半導体基板71へ電荷が抜ける効率が著しく低下し、EPROMセルのデータの消去効率が著しく低下してしまう。 Moreover, when covered by the wide conductive film 80 around the EPROM cell, in particular, the floating gate efficiency charge from the electrode 74 to the semiconductor substrate 71 comes off is significantly reduced, erase efficiency of data of the EPROM cell is significantly reduced put away.

(発明が解決しようとする課題) 本発明は、上記した第6図の半導体集積回路は、EPROM (INVENTION It is an object) The present invention relates to a semiconductor integrated circuit of Figure 6 described above may, EPROM
セルの金属配線用のコンタクト開孔に際して、低抵抗材料の導電膜とコンタクトホールとのマスク合わせの余裕が必要となることから、セルを一層微細化する上で問題があり、しかも、低抵抗材料の導電膜により覆われる面積が増大すると、紫外線照射によるEPROMセルのデータの消去効率が著しく低下してしまうしまうという問題があることに鑑みてなされたもので、EPROMセルの金属配線用のコンタクト開孔に際して、ゲート電極とコンタクトホールとの合わせ余裕を縮小することができ、低抵抗材料の導電膜と金属配線用のコンタクトホールとの合わせの余裕をとる箇所が少なくて済み、セルを一層微細化することができ、しかも、紫外線照射によるセルデータの消去効率が向上する不揮発性半導体メモリを提供することを目的とする。 Upon contact opening for metal wiring cell, since the margin for mask alignment between the conductive film and the contact holes with a low resistance material is needed, there is a problem in further miniaturization of the cell, moreover, a low resistance material of the area covered by the conductive film is increased, in which erasing efficiency of the data of the EPROM cell by ultraviolet irradiation has been made in view of that there is a problem that significantly lowered, the contact opening for the metal wiring of the EPROM cell in the hole, it is possible to reduce the alignment margin between the contact hole gate electrode, fewer points may take the margin of the mating of the contact hole of the conductive film and the metal wiring of a low resistance material, finer the cell it can be, moreover, an object of the invention to provide a nonvolatile semiconductor memory which is improved erasing efficiency of cell data by ultraviolet irradiation.

[発明の構成] (課題を解決するための手段) 本発明の不揮発性半導体メモリは、半導体基板上にゲート絶縁膜を介して形成された浮遊ゲート電極と、この浮遊ゲート電極上に第1の絶縁膜を介して形成された制御ゲート電極と、この制御ゲート電極上に形成された第2 The nonvolatile semiconductor memory of the configuration of the invention] (Means for Solving the Problems) The present invention includes a floating gate electrode formed through a gate insulating film on a semiconductor substrate, a first on the floating gate electrode a control gate electrode formed through an insulating film, a second formed on the control gate electrode
の絶縁膜と、前記浮遊ゲート電極と前記制御ゲート電極とが積層されたゲート部に対して自己整合的に前記半導体基板に形成されたソース領域およびドレイン領域とを有する不揮発性メモリセルのアレイを有する不揮発性半導体メモリにおいて、前記ゲート部の側面に形成された第3の絶縁膜と、前記ゲート部の上面の一部および前記第3の絶縁膜を含む所定の領域を覆うように形成された第4の絶縁膜と、この第4の絶縁膜上の一部を覆うと共に前記ソース領域上あるいはドレイン領域上の一部にコンタクトするように複数個のメモリセルに対して連続的に形成された低抵抗材料の導電膜と、この導電膜上を含む半導体基板上に形成された層間絶縁膜と、この層間絶縁膜上に形成されると共に、この層間絶縁膜に複数個のメモリセルに対し The insulating and film, an array of the nonvolatile memory cell having a source region and a drain region formed in the semiconductor substrate in self-alignment with the floating gate electrode and the control gate electrode and a gate portion which are laminated in the nonvolatile semiconductor memory having a third insulating film formed on the side surface of the gate portion, which is formed so as to cover a predetermined region including a part and said third insulating film on the upper surface of the gate portion a fourth insulating film, is formed continuously for a plurality of memory cells so as to contact a portion on the source region or on the drain region covering a part of the the fourth insulating film a conductive film of low resistance material, and the conductive film on the interlayer insulating film formed on a semiconductor substrate comprising, together are formed in the interlayer insulating film, with respect to a plurality of memory cells in the interlayer insulating film 1箇所の割合で形成されたコンタクトホールを通して前記導電膜にコンタクトするように形成された金属配線とを具備することを特徴とする。 Characterized in that through the contact hole formed at the rate of one point; and a formed metal wire so as to contact to the conductive film.

(作用) 上記不揮発性半導体メモリによれば、EPROMセルのドレイン領域上の一部にコンタクトするように低抵抗材料の導電膜が形成されているので、金属配線用のコンタクト開孔に際して、ゲート電極とコンタクトホールとの合わせ余裕を縮小することができる。 According to (action) the non-volatile semiconductor memory, since the conductive film of low resistance material so as to contact a portion of the drain region of the EPROM cell is formed, upon contact opening for metal wiring, the gate electrode it is possible to reduce the alignment margin of the contact hole and. また、複数個のメモリセルに対して1個所の割合で形成されたコンタクトホールを通して低抵抗材料の導電膜にコンタクトするように金属配線が形成されているので、低抵抗材料の導電膜と金属配線用のコンタクトホールとのマスク合わせの余裕をとる箇所が少なくて済む。 Further, since the metal wiring is formed so as to contact the conductive film of a low resistivity material through a contact hole formed at a ratio of one location for a plurality of memory cells, the conductive film and the metal wiring of a low resistance material fewer places to take a margin of mask alignment between the contact hole use. 従って、メモリセルを一層微細化することができる。 Therefore, it is possible to further miniaturize the memory cells. また、通常のメモリセル部では、低抵抗材料の導電膜と金属配線とのコンタクトがとられていないので、低抵抗材料の導電膜と金属配線用のコンタクトホールとのマスク合わせの余裕を見込む必要がなく、この低抵抗材料の導電膜の幅を細くすることができ、紫外線照射量が増大し、EPROMセルのデータの消去特性が向上する。 Further, in a normal memory cell portion, the contact between the conductive film and the metal wiring of a low resistance material is not taken, it must allow for the margin of mask alignment between the conductive film and the contact hole metal wiring having a low resistance material without, this can narrow the width of the conductive film of low resistance material, the amount of ultraviolet irradiation is increased, thereby improving erase characteristics of the data of the EPROM cell.

(実施例) 以下、図面を参照して本発明の不揮発性半導体メモリおよびその製造方法の一実施例を詳細に説明する。 (Example) Hereinafter, a description will be given of an embodiment in detail of a nonvolatile semiconductor memory and a manufacturing method thereof of the present invention with reference to the accompanying drawings.

第1図(a)乃至(e)は、EPROMの製造工程における平面パターンを示しており、第1図(e)のX−X線、 Figure 1 (a) to (e) shows a planar pattern in EPROM manufacturing process, X-X line in FIG. 1 (e),
Y−Y線、Y′−Y′線に沿う各工程での断面構造を、 Line Y-Y, the cross-sectional structure in each step along the Y'-Y 'line,
それぞれ対応して第2図(a)乃至(j)、第3図(a)乃至(h)、第3図(a)乃至(g)に示している。 Figure 2 correspond respectively (a) to (j), Figure 3 (a) to (h), is shown in Figure 3 (a) to (g).

先ず、第2図(a)、第3図(a)、第4図(a)に示すように、半導体基板(例えばP型シリコン基板)1の表面に、周知の技術によりフィールド酸化膜2を形成して素子分離を行う。 First, FIG. 2 (a), 3 (a), as shown in 4 (a), the semiconductor substrate (e.g., P-type silicon substrate) 1 on the surface, a field oxide film 2 by known techniques formed performing element separation. 次に、基板1の表面に、厚さ200Å Next, the surface of the substrate 1, the thickness of 200Å
程度のゲート酸化膜3を熱酸化法により形成する。 A gate oxide film 3 degrees is formed by thermal oxidation. 続いて、基板1上の全面に、例えば気相成長法により厚さ40 Subsequently, the thickness on the entire surface of the substrate 1, for example, by vapor phase deposition 40
00Å程度の第1の多結晶シリコン4を形成した後、この多結晶シリコン膜4にリン等の不純物をイオン注入する、あるいは、POCl 3を拡散源とした熱拡散法等によりドープする。 After forming the first polycrystalline silicon 4 of about Å, the ion implantation of impurities such as phosphorus into the polysilicon film 4, or doped by thermal diffusion method in which the POCl 3 and the diffusion source. 次に、レジストマスクを用いて多結晶シリコン膜4のスリット部を除去した後、多結晶シリコン膜4上に第1の絶縁膜として、例えば900℃〜1000℃の希釈酸化法により厚さ350Å程度のシリコン酸化膜5を形成する。 Next, after removing the slit portion of the polycrystalline silicon film 4 using a resist mask, the first insulating film on the polycrystalline silicon film 4, for example, 900 ° C. to 1000 ° C. The thickness 350Å about by dilution oxidation of forming a silicon oxide film 5. 次に、基板1上の全面に、例えば気相成長法により第2の多結晶シリコン膜6を堆積した後、この多結晶シリコン膜6にリン等の不純物をイオン注入する。 Next, on the entire surface of the substrate 1, for example, by depositing a second polycrystalline silicon film 6 by vapor deposition, an impurity such as phosphorus is ion-implanted into the polycrystalline silicon film 6. さらに、基板1上の全面に、第2の絶縁膜として例えばリンを含んだシリケートガラス、例えばリン・シリケートガラス(PSG膜)7を堆積し、この上にレジストパターン8を形成する。 Further, on the entire surface of the substrate 1, the second insulating film as for example silicate glass containing phosphorus, for example, phosphorus silicate glass (PSG film) 7 was deposited to form a resist pattern 8 thereon.

次に、第2図(b)、第3図(b)、第4図(b)に示すように、レジストパターン8をマスクとして、PSG膜7、第2の多結晶シリコン膜6、シリコン酸化膜5、第1の多結晶シリコン膜4およびゲート酸化膜3を、異方性のエッチングにより順次に選択的にエッチングし、メモリセルトランジスタのゲート電極部を形成する。 Next, FIG. 2 (b), FIG. 3 (b), as shown in FIG. 4 (b), the resist pattern 8 as a mask, PSG film 7, the second polycrystalline silicon film 6, a silicon oxide film 5, the first polysilicon film 4 and the gate oxide film 3 are sequentially selectively etched by anisotropic etching to form the gate electrode of the memory cell transistor. 次に、レジストパターン8を除去した後、ドレイン領域に低濃度のn -拡散領域を形成するために、基板1に例えばひ素イオンを加速電圧120KeVで1×10 13 cm -2程度注入し、次いで、基板1の表面部にひ素イオンを加速電圧40 Next, after removing the resist pattern 8, a low concentration of n to the drain region - in order to form a diffusion region, injecting about 1 × 10 13 cm -2 to the substrate 1, for example arsenic ions at an acceleration voltage 120 KeV, followed by acceleration voltage 40 arsenic ions into the surface portion of the substrate 1
KeVで1〜7×10 14 cm -2程度注入する。 1 to 7 × 10 14 to cm -2 about implanted at KeV. 続けて、ドレイン領域をレジスト9により覆い、ソース領域に例えばひ素イオンを加速電圧40KeVで2×10 15 cm -2程度注入する。 Subsequently, the drain region is covered by a resist 9 is injected about 2 × 10 15 cm -2 at an accelerating voltage 40KeV to the source region such as arsenic ions.

次に、レジスト9を除去した後、第2図(c)に示すように、前記ゲート電極部の側面に第3の絶縁膜として、 Next, after removing the resist 9, as shown in FIG. 2 (c), as a third insulating film on the side surface of the gate electrode portion,
例えば熱酸化法法により厚さ350Å程度の熱酸化膜10を形成する。 For example to form a thermal oxide film 10 having a thickness of about 350Å by thermal oxidation method. この時、同時に、基板1の表面にも厚さ200 At the same time, the thickness on the surface of the substrate 1 200
Å程度の熱酸化膜10が形成される。 Thermal oxide film 10 of about Å is formed. また、この工程で、 In addition, in this process,
前記したようにイオン注入されたひ素が拡散し、ソース側では高濃度のn +拡散領域11が形成され、ドレイン側では2種類の低濃度のn -拡散領域12が形成される。 Arsenic ion implanted as described above is diffused, the source side high concentration n + diffusion region 11 is formed, n of 2 types of low concentration in the drain-side - diffusion region 12 is formed.

次いで、基板1上の全面に例えばリンイオンを加速電圧 Then, the entire surface, for example, an acceleration voltage, phosphorus ions on the substrate 1
20KeVで5×10 14 cm -2程度注入し、熱酸化膜10をPSG化し、続けて、第2図(d)、第3図(c)、第4図(c)に示すように、基板1上の全面に例えばPSG膜13 5 × 10 14 cm -2 order of implanted at 20 KeV, a thermal oxide film 10 turned into PSG, followed, Fig. 2 (d), FIG. 3 (c), as shown in FIG. 4 (c), the substrate the entire surface on one example PSG film 13
を堆積する。 Depositing a.

続いて、第2図(e)に示すように、PSG膜13上に、前記ゲート電極部上にかかる大きさのコンタクトホールパターンを有するレジスト14を形成する。 Subsequently, as shown in FIG. 2 (e), on the PSG film 13, a resist 14 having a size of the contact hole pattern according to the said gate electrode portion.

続いて、第2図(f)、第3図(d)に示すように、レジスト14をマスクとして、反応性イオンエッチング(RI Subsequently, FIG. 2 (f), as shown in FIG. 3 (d), the resist 14 as a mask, reactive ion etching (RI
E)法によりPSG膜13および基板1上の熱酸化膜10をエッチングし、前記ゲート電極部のドレイン側の側面に第4 The PSG film 13 and thermal oxide film 10 on the substrate 1 is etched by E) method, the fourth on the side surface of the drain side of the gate electrode portion
の絶縁膜としてPSG側壁部13を形成すると共にドレイン領域上のコンタクトホール底部を露出させる。 Along with forming the PSG sidewall portion 13 to expose the contact hole bottom on the drain region as an insulating film.

次に、基板1上の全面に例えば気相成長法により第3の多結晶シリコン膜を堆積する。 Then, depositing a third polysilicon film on the entire surface by, e.g., vapor deposition method on the substrate 1. この後、ドレイン領域に高濃度のn +拡散領域を形成するために、基板1上の全面に例えばひ素イオンを加速電圧150KeVで5×10 15 cm -2程度注入する。 Thereafter, in order to form a high-concentration n + diffusion region to the drain region, is 5 × 10 injected about 15 cm -2 over the entire surface, for example, arsenic ions on the substrate 1 at an acceleration voltage 150 KeV. さらに、基板1上の全面にスパッタ法により例えばチタンTi膜を堆積し、シンターを行って上記第3の多結晶シリコン膜との間でシリサイド化させ、第2 Furthermore, deposited as titanium Ti film by sputtering on the entire surface of the substrate 1 by performing the sintering is silicided between the third polycrystalline silicon film, the second
図(g)に示すように、チタンシリサイドTiSi 2膜16を形成する。 As shown in FIG. (G), a titanium silicide TiSi 2 film 16. この時、同時に、ドレイン側に高濃度のn +拡散領域17が形成され、LDD(Lightly Doped Drain)構造が得られる。 At the same time, a high concentration of n + diffusion region 17 is formed on the drain side, LDD (Lightly Doped Drain) structure is obtained.

次に、フィールド酸化膜2を基準にして、第1図(c) Next, a field oxide film 2 as a reference, FIG. 1 (c)
に示すように、レジスト18のパターニングを行い、TiSi As shown in, the resist was patterned 18, TiSi
2膜16をエッチングし、第3図(e)、第4図(d)の所定方向における複数個のメモリセルトランジスタに対して連続的にTiSi 2膜配線16を形成する。 2 film 16 is etched, FIG. 3 (e), continuously forming the TiSi 2 film wires 16 for a plurality of memory cell transistors in a given direction of FIG. 4 (d).

次に、第2図(h)、第3図(f)、第4図(e)に示すように、基板1上の全面に層間絶縁膜(パッシベーション膜)として、例えば減圧気相成長(LPCVD)法によりCVD酸化膜19を形成する。 Next, FIG. 2 (h), FIG. 3 (f), as shown in FIG. 4 (e), the entire surface in the interlayer insulating film (passivation film) on the substrate 1 as, for example, vacuum vapor deposition (LPCVD ) method by forming the CVD oxide film 19.

続いて、第2図(i)、第3図(g)、第4図(f)に示すように、TiSi 2膜配線16と金属配線(例えばアルミニウム配線21)とのコンタクトをとるためのコンタクトホールを開孔するために、TiSi 2膜配線16をストッパとしてCVD酸化膜19をエッチングする。 Subsequently, FIG. 2 (i), FIG. 3 (g), as shown in FIG. 4 (f), a contact for making contact with the TiSi 2 film wires 16 and the metal wire (for example, aluminum wiring 21) to opening the hole to etch the CVD oxide film 19 a TiSi 2 film wires 16 as a stopper. この場合、複数個のメモリセルトランジスタに対して1箇所のコンタクトホールをソース領域の上方部に開孔するように、コンタクトホール開孔のレジストパターン20は、第1図(d) In this case, the contact hole of one portion relative to the plurality of memory cell transistors to opening the upper portion of the source region, the resist pattern 20 of the contact hole opening, the first view (d)
に示すように形成する。 Formed as shown in.

次に、第2図(j)に示すように、基板1上の全面(コンタクトホール内を含む)にスパッタ法により例えばアルミニウム膜21を堆積した後、このアルミニウム膜21上に第1図(e)に示すようにレジスト22を塗布し、コンタクトホール開孔のレジストパターン20を基準にしてレジスト22のパターニングを行う。 Next, as shown in FIG. 2 (j), after depositing an aluminum film 21 for example by sputtering on the entire surface of the substrate 1 (including the contact hole), Figure 1 on the aluminum film 21 (e ) the resist 22 is applied as shown in, to pattern the resist 22 with respect to the resist pattern 20 of the contact hole opening. そして、第3図(h)、第4図(g)に示すように、レジスト22をマスクとしてアルミニウム膜21のパターンニングを行ってアルミニウム配線21を形成する。 The third diagram (h), as shown in FIG. 4 (g), subjected to patterning of the aluminum film 21 to form aluminum wirings 21 using the resist 22 as a mask.

この後は、図示しないが、通常のMOS半導体集積回路の製造プロセスにしたがって、アルミニウム配線21上の保護絶縁膜およびパッドを形成して所望のEPROM集積回路を実現する。 Thereafter, although not shown, according to the manufacturing process of the conventional MOS semiconductor integrated circuit, the protective insulating film and the pads on the aluminum wiring 21 formed to achieve a desired EPROM integrated circuits.

なお、上記実施例では、ドレイン領域に対するコンタクト部分の形成について説明したが、ソース領域に対するコンタクト部分も上記と同様な自己整合コンタクト形成方法により形成される。 In the above embodiment has been described for the formation of the contact portion with respect to the drain region, the contact portion with respect to the source region is also formed by the same self-aligned contact formation process.

上記したように製造されたEPROMでは、EPROMセルのソース領域上あるいはドレイン領域上の一部にコンタクトするように、TiSi 2膜16のような低抵抗材料からなる導電膜(以下、低抵抗材料の導電膜という)が形成されているので、アルミニウム配線21用のコンタクト開孔に際して、ゲート電極6、4とコンタクトホールとの合わせ余裕を縮小することができる。 In EPROM it was manufactured as described above, so as to contact a portion of the source region or on the drain region of the EPROM cell, a conductive film made of a low resistance material, such as TiSi 2 film 16 (hereinafter, a low resistance material because of the conductive film) is formed, it is possible upon contact hole for aluminum wires 21, reducing the alignment margin between the gate electrode 6,4 and the contact hole. また、複数個のメモリセルに対して1箇所形成されたコンタクトホールを通して低抵抗材料の導電膜16にコンタクトするようにアルミニウム配線21が形成されているので、低抵抗材料の導電膜16 Further, since the aluminum wires 21 to contact the conductive film 16 of a low resistance material through a contact hole formed one place for a plurality of memory cells are formed, the low-resistance material conductive film 16
とアルミニウム配線21用のコンタクトホールとのマスク合わせの余裕をとる箇所が少なくて済む。 And fewer places to take a margin of mask alignment between the contact hole for the aluminum wire 21.

即ち、上記EPROMでは、拡散層領域とビット線との間でのコンタクトのとり方の違いから、第1図(c)中のA That is, in the EPROM, a difference in how to take the contact between the diffusion layer region and the bit line, A in Figure 1 (c)
部、B部のように2種類の構造を有している。 Parts, has two types of structures as B section. A部では、ドレイン用の拡散層領域17は低抵抗材料導電膜16とコンタクトがとられているが、アルミニウム配線21とはコンタクトがとられておらず、このアルミニウム配線21 In Part A, but the diffusion layer region 17 for the drain is taken and a low-resistance material conductive film 16 contacts, not taken the contact with the aluminum wiring 21, the aluminum wiring 21
は、B部に示すようにソース用の拡散層領域11の上方で低抵抗材料の導電膜16とコンタクトがとられている。 , The conductive film 16 and the contact of the low resistance material over the diffusion layer region 11 for source as shown in part B is taken.

従って、A部(通常のメモリセル部)では、X−X線方向についてはドレインコンタクト領域は自己整合的に形成されており、ゲート電極6、4とアルミニウム配線21 Therefore, the A portion (normal memory cell portion), the drain contact region for the line X-X direction is formed in a self-aligned manner, the gate electrode 6,4 and the aluminum wiring 21
用のコンタクトホールとの合わせ余裕は必要ない。 Alignment margin of the contact hole of the use is not necessary. また、A部では、低抵抗材料の導電膜16とアルミニウム配線21とのコンタクトがとられていないので、低抵抗材料の導電膜16とアルミニウム配線21用のコンタクトホールとのマスク合わせの余裕を見込む必要がなく、この低抵抗材料の導電膜16の幅(Y−Y方向)を細くすることができ、紫外線を遮断する割合が少なくなって紫外線照射量が増大し、EPROMセルのデータの消去効率が向上して消去時間が短縮するなど、消去特性が向上する。 Also, in the A section, since the contact between the conductive film 16 and the aluminum wiring 21 of a low resistance material is not taken, expected margin of mask alignment between the contact hole for the conductive film 16 and the aluminum wiring 21 of a low resistance material it is not necessary, the conductive film 16 of the width of the low resistance material (Y-Y direction) can be made thinner, the ultraviolet proportion of blocking becomes less ultraviolet irradiation amount is increased, the erase efficiency of data of the EPROM cell There like to shorten the erase time improved erase characteristic is improved.

なお、低抵抗材料の導電膜16は、X−X線方向に見た場合、連続的につながっているので、この低抵抗材料の導電膜16の面積は従来のEPROMにより増大するが、この低抵抗材料の導電膜16はアルミニウム配線21下に形成されるので消去効率に悪影響を与えることはない。 The conductive film 16 of a low resistance material, when viewed in the line X-X direction, since the continuously connected, area of ​​the conductive film 16 of the low resistance material is increased by a conventional EPROM, the low conductive film 16 of resistive material does not adversely affect the erasing efficiency because it is formed under the aluminum wire 21.

一方、本実施例では、B型はメモリセルトランジスタのソース側の拡散層領域11上に形成されており、低抵抗材料の導電膜16に対してアルミニウム配線21のコンタクトがとられているので、この低抵抗材料の導電膜16はアルミニウム配線21用のコンタクトホールとのマスク合わせの余裕を見込んで形成されている。 On the other hand, in the present embodiment, B-type are formed on the diffusion layer region 11 on the source side of the memory cell transistor, since the contact of the aluminum wiring 21 is taken against conductive film 16 of a low resistance material, conductive film 16 of the low resistance material is formed by an allowance for mask alignment between the contact hole for the aluminum wire 21. そこで、アルミニウム配線21用のコンタクトホール部に隣接するメモリセルトランジスタの消去効率を低下させないように、上記コンタクトホール部とトランジスタのゲート電極部との間の距離が少し長めに形成されている。 Therefore, so as not to reduce the erase efficiency of the memory cell transistor adjacent to the contact hole portion of an aluminum wiring 21, the distance between the gate electrode portion of the contact hole portion and the transistor is slightly longer formed. また、低抵抗材料の導電膜16を使用しているので、アルミニウム配線21と低抵抗材料の導電膜16とのコンタクトは、例えばTiSi 2 Moreover, the use of the conductive film 16 of a low resistance material, the contact between the conductive film 16 and aluminum interconnection 21 a low resistance material, for example TiSi 2
の導電度を考慮すると、例えば100個のトランジスタに対して1箇所程度とれば充分である。 Considering the conductivity, it is sufficient to take about one point, for example with respect to 100 transistors.

従って、上記EPROMによれば、全体として見た場合、EPR Therefore, according to the EPROM, when viewed as a whole, EPR
OMセルのゲート電極とアルミニウム配線用のコンタクトホールとの合わせ余裕を縮小することが可能になり、セルの一層の微細化、高集積化が可能になり、しかも、紫外線照射によるセルデータの消去効率が向上する。 It allows to reduce the alignment margin between the contact hole of the gate electrode and an aluminum wiring OM cells, further miniaturization of the cell, enabling higher integration, addition, erasing efficiency of cell data by ultraviolet radiation There is improved.

また、上記実施例では、EPROMセルがLDD構造を有するので、読出し動作時のドレイン近傍領域でのピーク電解強度が緩和され、ホットエレクトロンの発生によるソフトライト等のエラーを防止することができる。 In the above embodiment, since the EPROM cell has a LDD structure, are alleviated peak electric field strength in the vicinity of the drain region during the read operation, it is possible to prevent errors such as soft light due to the occurrence of hot electrons.

なお、上記実施例では、低抵抗材料の導電膜16とアルミニウム配線21とのコンタクトがソース用の拡散層領域の上方でとられているが、ドレイン用の拡散層領域の上方でとられた場合でも上記実施例と同様の効果が得られる。 In the above embodiment, when it contacts with the conductive film 16 and the aluminum wiring 21 of a low resistance material is taken above the diffusion layer region for the source, it is taken above the diffusion layer region for the drain But the same effect as the above embodiment can be obtained. この場合、上記実施例と同様に、アルミニウム配線 In this case, similarly to the above embodiments, aluminum wires
21と低抵抗材料の導電膜16との二層間でコンタクトをとる方法と、アルミニウム配線21と低抵抗材料の導電膜16 21 and how to contact with two layers of the conductive film 16 of a low resistance material, the conductive film 16 and aluminum interconnection 21 a low resistance material
との間のコンタクトを形成する所で低抵抗材料の導電膜 Conductive film of low resistance material where forming a contact between the
16と拡散層領域17との間のコンタクトをとる方法がある。 16 and there is a method to contact between the diffusion layer region 17.

また、上記実施例では、アルミニウム配線21と低抵抗材料の導電膜16との間のコンタクトがメモリセルアレイ内でとられているが、メモリセルアレイの外で複数個のメモリセルトランジスタに対して1箇所の割合でまとめてコンタクトがとられた場合でも上記実施例と同様の効果が得られる。 Further, in the above embodiment, the contact between the aluminum wiring 21 and the conductive film 16 of a low resistance material is taken within the memory cell array, one point for a plurality of memory cell transistors outside the memory cell array Summary at the rate of the same effects as described above even when the contact is taken is obtained.

また、上記したようなEPROMの製造方法によれば、前記したような特長を有するEPROMを容易に形成することができる。 Further, according to the manufacturing method of the EPROM as described above, the EPROM having the features as described above can be easily formed.

なお、低抵抗材料の導電膜16としては、上記実施例のTi As the conductive film 16 of a low resistance material, Ti of Example
Si 2以外のシリサイド(WSi 2等)、あるいはタングステンやモリブデン等の高融点金属、あるいは不純物がドープされたポリシリコン等、種々の材料を使用でき、それぞれの低抵抗材料に応じて前記実施例のプロセスの一部を変更すればよい。 Si 2 except silicide (WSi 2, etc.), or tungsten or refractory metal such as molybdenum polysilicon or impurity-doped, or the like, can be used various materials, of the embodiment in accordance with the respective low-resistance material it is sufficient to change the part of the process.

[発明の効果] 上述したように本発明によれば、EPROMセルのゲート電極と金属配線用のコンタクトホールとの合わせ余裕および低抵抗材料の導電膜と金属配線用のコンタクトホールとのマスク合わせの余裕をそれぞれ縮小できるのでセルを微細化することができ、しかも、紫外線照射によるセルデータの消去効率が向上する不揮発性半導体メモリを実現できる。 According [Effect of the Invention] the present invention as described above, the mask alignment between the conductive film and the contact hole metal wiring alignment tolerance and a low-resistance material of the gate electrode and the contact hole metal wiring of the EPROM cell margin can be miniaturized cell because it reduced respectively, and realized the nonvolatile semiconductor memory is improved erasing efficiency of cell data by ultraviolet irradiation.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

第1図(a)乃至(e)は本発明の一実施例に係るEPRO Figure 1 (a) to (e) are EPRO according to an embodiment of the present invention
Mの製造方法を説明するために示すメモリセルの平面パターン図、第2図(a)乃至(j)は第1図(e)のX Plane pattern view of the memory cell shown in order to explain the M manufacturing method, X of FIG. 2 (a) to (j) first diagram (e)
−X線に沿う断面での製造工程を示す図、第3図(a) Shows a manufacturing process of a cross section taken along the -X line, FIG. 3 (a)
乃至(h)は第1図(e)のY−Y線に沿う断面での製造工程を示す図、第4図(a)乃至(g)は第1図(e)のY′−Y′線に沿う断面での製造工程を示す図、第5図は従来のEPROMのメモリセルを示す断面図、 To (h) are diagrams showing the manufacturing process of a cross section taken along the line Y-Y in FIG. 1 (e), FIG. 4 (a) to (g) first diagram (e) of the Y'-Y ' shows a manufacturing process of a cross section along line, Figure 5 is a sectional view showing a memory cell of a conventional EPROM,
第6図(a)乃至(d)は現在提案されているEPROMの一例を説明するために示すもので、(a)はメモリセルの平面パターン図、(b)は(a)のX−X線に沿う断面図、(c)は(a)のY−Y線に沿う断面図、(d) Figure 6 (a) to (d) are those for illustrating one example of a EPROM which is currently proposed, (a) shows the plane pattern view of a memory cell, X-X of (b) is (a) sectional view taken along a line, (c) is a sectional view taken along the line Y-Y in (a), (d)
は(a)のY′−Y′線に沿う断面図である。 Is a sectional view taken along the Y'-Y 'line in (a). 1……半導体基板、2……フィールド酸化膜、3……ゲート絶縁膜、4……浮遊ゲート電極、5……第1の絶縁膜、6……制御ゲート電極、7……第2の絶縁膜、8、 1 ...... semiconductor substrate, 2 ...... field oxide film, 3 ...... gate insulating film, 4 ...... floating gate electrode, 5 ...... first insulating film, 6 ...... control gate electrode, 7 ...... second insulating film, 8,
9、14、18、20、22……レジスト、10……第3の絶縁膜、11……ソース領域、12、17……ドレイン領域、13… 9,14,18,20,22 ...... resist, 10 ...... third insulating film, 11 ...... source regions, 12 and 17 ...... drain region, 13 ...
…第4の絶縁膜、16……低抵抗材料導電層、19……層間絶縁膜、21……アルミニウム配線。 ... fourth insulating film, 16 ...... low resistance material conductive layer, 19 ...... interlayer insulating film, 21 ...... aluminum wiring.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 6識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/792 ────────────────────────────────────────────────── ─── front page continued (51) Int.Cl. 6 in identification symbol Agency Docket No. FI art display portion H01L 29/792

Claims (3)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】半導体基板上にゲート絶縁膜を介して形成された浮遊ゲート電極と、この浮遊ゲート電極上に第1 1. A floating gate electrode formed through a gate insulating film on a semiconductor substrate, a first on the floating gate electrode
    の絶縁膜を介して形成された制御ゲート電極と、この制御ゲート電極上に形成された第2の絶縁膜と、前記浮遊ゲート電極と前記制御ゲート電極とが積層されたゲート部に対して自己整合的に前記半導体基板に形成されたソース領域およびドレイン領域とを有する不揮発性メモリセルのアレイを有する不揮発性半導体メモリにおいて、 前記ゲート部の側面に形成された第3の絶縁膜と、 前記ゲート部の上面の一部および前記第3の絶縁膜を含む所定の領域を覆うように形成された第4の絶縁膜と、 この第4の絶縁膜上の一部を覆うと共にドレイン領域上の一部にコンタクトするように所定方向における複数個のメモリセルに対して連続的に形成された低抵抗材料からなる導電膜と、 この導電膜上を含む半導体基板上に形成された層間絶縁膜 Self an insulating film a control gate electrode formed over, on the second insulating film and the floating gate electrode and the control gate electrode and a gate portion are stacked formed on the control gate electrode in the nonvolatile semiconductor memory having an array of non-volatile memory cell having a source region formed in alignment with the semiconductor substrate and the drain region, and a third insulating film formed on the side surface of the gate portion, the gate a fourth insulating film formed so as to cover a predetermined region including a part of the upper surface parts and the third insulating film, one on the drain region covering a part of the the fourth insulating film a conductive film made of a low-resistance material that is continuously formed for a plurality of memory cells in a predetermined direction so as to contact the part, an interlayer insulating film formed on the semiconductor substrate including the conductive film above と、 この層間絶縁膜上に形成されると共に、この層間絶縁膜に複数個のメモリセルに対して1箇所の割合で形成されたソース領域の上方に位置するコンタクトホールを通して前記導電膜にコンタクトするように形成された金属配線と、 を具備することを特徴とする不揮発性半導体メモリ。 If, while being formed in the interlayer insulating film, contact to the conductive layer through the contact hole located above the source region formed at the rate of one point for a plurality of memory cells in the interlayer insulating film nonvolatile semiconductor memory characterized by comprising as the formed metal wire, the.
  2. 【請求項2】前記導電膜は、シリサイドあるいは高融点金属あるいは不純物がドープされた多結晶シリコンであることを特徴とする請求項1記載の不揮発性半導体メモリ。 Wherein said conductive film is a non-volatile semiconductor memory according to claim 1, wherein the silicide or refractory metal or impurities, characterized in that a doped polycrystalline silicon.
  3. 【請求項3】前記導電膜は、前記金属配線の下方に形成されていることを特徴とする請求項1記載の不揮発性半導体メモリ。 Wherein said conductive film is a non-volatile semiconductor memory according to claim 1, characterized in that it is formed below the metal wiring.
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