JPH0760103B2 - Calibration device for physical quantity measuring instrument - Google Patents

Calibration device for physical quantity measuring instrument

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JPH0760103B2
JPH0760103B2 JP61173725A JP17372586A JPH0760103B2 JP H0760103 B2 JPH0760103 B2 JP H0760103B2 JP 61173725 A JP61173725 A JP 61173725A JP 17372586 A JP17372586 A JP 17372586A JP H0760103 B2 JPH0760103 B2 JP H0760103B2
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coefficient
output
signal
physical quantity
bar code
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JP61173725A
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真司 久保寺
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Kyowa Electronic Instruments Co Ltd
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Kyowa Electronic Instruments Co Ltd
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Description

【発明の詳細な説明】 (a) 技術分野 本発明は、荷重、圧力、変位、加速度、トルク、ひず
み、温度、等の物理量を電気量に変換する物理量−電気
量変換器を用いて物理量を測定する際の上記物理量−電
気量変換器から出力される相対量を絶対量に較正する物
理量測定器における較正装置に関するものである。
DETAILED DESCRIPTION OF THE INVENTION (a) Technical Field The present invention uses a physical quantity-electric quantity converter for converting a physical quantity such as load, pressure, displacement, acceleration, torque, strain, temperature, etc. into an electric quantity. The present invention relates to a calibration device in a physical quantity measuring instrument that calibrates a relative quantity output from the physical quantity-electric quantity converter during measurement into an absolute quantity.

(b) 従来技術 一般に、物理量−電気量変換器(以下「変換器」とい
う)を用いて物理量を測定する場合、較正(キャリブレ
ーション)を行なう必要があるが、例えば、上記変換器
としてひずみゲージを用いた荷重変換器が接続された荷
重測定器の較正の方法としては、第8図に示すように測
定ブリッジ80の出力が印加される入力トランス81の一次
側コイルの中間部に較正用ブリッジ82を挿入し、前記測
定ブリッジ80に印加する搬送波交流電源83からの搬送波
交流を結合トランス84を介して前記較正用ブリッジ82に
も供給するようにし、該較正用ブリッジ82の一辺に較正
用抵抗85をスイッチ86により較正時のみ並列に接続し較
正出力を得る方式、あるいは第9図に示すように較正用
ブリッジに代え十文字形回路87を形成し、その隣接する
端部間に較正用抵抗88をスイッチ89により挿入し較正出
力を得る方式が用いられていた。
(B) Conventional Technology In general, when a physical quantity is measured by using a physical quantity-electric quantity converter (hereinafter referred to as “converter”), it is necessary to calibrate (calibrate). As a method for calibrating the load measuring device to which the load converter using the above is connected, as shown in FIG. 8, a bridge for calibration is provided in the middle of the primary coil of the input transformer 81 to which the output of the measuring bridge 80 is applied. 82 is inserted so that the carrier alternating current from the carrier alternating current power source 83 applied to the measurement bridge 80 is also supplied to the calibration bridge 82 through the coupling transformer 84, and one side of the calibration bridge 82 is provided with a calibration resistor. A method in which 85 is connected in parallel by a switch 86 only during calibration to obtain a calibration output, or a cross-shaped circuit 87 is formed instead of the calibration bridge as shown in FIG. 9 and is connected between its adjacent ends. Method of obtaining a calibration output use resistor 88 was inserted by the switch 89 has been used.

後者は、前者の場合較正用ブリッジ82の経時変化、温度
変化等に起因するアンバランスの発生の影響が較正値の
誤差となってあらわれるという問題を、較正用ブリッジ
を十文字形回路とすることによって解決したものであ
る。
In the latter case, in the former case, the problem that the influence of the occurrence of unbalance due to the aging of the calibration bridge 82, the temperature change, etc. appears as an error in the calibration value. It has been resolved.

しかしながら、これらいずれの方式においても、抵抗を
挿入して較正値を発生させる方式であるため、仮令第9
図のように複数の抵抗を並列に組合わせて合成するにし
ても得られる較正値は事実上数点が限度であり、任意の
較正値を選ぶことはできなかった。
However, in any of these methods, since a method of inserting a resistor to generate a calibration value,
Even if a plurality of resistors are combined in parallel as shown in the figure and synthesized, the obtained calibration value is practically limited to a few points, and an arbitrary calibration value could not be selected.

このため従来は較正を行なう場合、例えば4000με(40
00×10-6ひずみ)の較正値を発生するひずみ測定器に測
定ゲージとして例えば10tで3950μεの出力電圧を持つ
ロードセル(予めこのような較正値が付されて出荷され
ている。)を接続して使用する場合、(4000/3950)×1
0≒10.13(t)として4000μεに対応する荷重を算出
し、この4000μεの較正値出力(波形)を10.13(t)
として測定出力の較正を行なっていた。
Therefore, conventionally, when performing calibration, for example, 4000 με (40
A strain gauge that generates a calibration value of (00 × 10 −6 strain) is connected as a measurement gauge to a load cell having an output voltage of 3950 με at 10 t (which is shipped with such a calibration value in advance). When used with (4000/3950) x 1
Calculate the load corresponding to 4000με as 0 ≒ 10.13 (t), and output the calibration value output (waveform) of 4000με is 10.13 (t).
As a result, the measurement output was calibrated.

このように従来装置は、変換器使用時に煩雑な比例計算
を強いられる不便があり、また、この較正は測定レンジ
を変える等して測定器のゲインを変更する度に行なう必
要があるため少しでも簡単に行なえることが望ましい。
As described above, the conventional device has the inconvenience of being forced to perform a complicated proportional calculation when the converter is used, and this calibration needs to be performed every time the gain of the measuring device is changed by changing the measurement range or the like. It should be easy to do.

そこで、上述の問題を解決するため、本出願人は先に、
第10図に示すようなひずみ測定器における較正装置を提
案した(特開昭57−161604号公報参照)。
Therefore, in order to solve the above-mentioned problem, the present applicant first
A calibration device for a strain measuring instrument as shown in FIG. 10 has been proposed (see Japanese Laid-Open Patent Publication No. 57-161604).

即ち、先に提案したこの較正装置は、第10図に示すよう
に、ひずみゲージを用いた抵抗ブリッジからなる測定ブ
リッジ80に電源トランス90を介して搬送波交流電源83で
生成された搬送波交流電源電圧を印加し、該測定ブリッ
ジ80から得られる出力を入力トランス81を介して搬送波
増幅器91および検波キャリアフィルタ回路92に順次供給
して増幅および検波し、搬送波成分の除去された検波出
力を直流増幅器93で増幅してメータ94に供給し、このメ
ータ94によって測定出力を表示させるようにしたひずみ
測定器であって、外部操作可能な複数桁(具体例として
は4桁)のデジタルスイッチ95と、上記測定ブリッジ80
に対する搬送波電圧供給路から電圧をとり出す第1の結
合トランス96と、この第1の結合トランス96の2次側か
らリファレンス電圧の供給を受け上記デジタルスイッチ
95のデジタル出力を入力とするD/A変換器97と、このD/A
変換器97のアナログ出力を増幅器98を介して受け、その
極性を外部操作に応じて切換える切換スイッチ99と、こ
の切換スイッチ99の出力を第2の結合トランス100を介
して入力トランス81の一次側に注入する回路とを具備し
てなり、上記デジタルスイッチ95によって任意の較正値
を設定し得るように構成されている。
That is, as shown in FIG. 10, the previously proposed calibration device has a carrier bridge AC power supply voltage generated by a carrier wave AC power supply 83 via a power supply transformer 90 to a measurement bridge 80 composed of a resistance bridge using a strain gauge. Is applied, the output obtained from the measurement bridge 80 is sequentially supplied to the carrier amplifier 91 and the detection carrier filter circuit 92 via the input transformer 81 to be amplified and detected, and the detection output from which the carrier component is removed is supplied to the DC amplifier 93. It is a strain measuring instrument which is amplified by and is supplied to the meter 94, and the measured output is displayed by the meter 94. Measuring bridge 80
To the first coupling transformer 96 for extracting a voltage from a carrier voltage supply path for the digital switch and the digital switch receiving the reference voltage from the secondary side of the first coupling transformer 96.
D / A converter 97 that inputs the digital output of 95 and this D / A
A changeover switch 99 which receives the analog output of the converter 97 through an amplifier 98 and changes its polarity in accordance with an external operation, and the output of this changeover switch 99 is passed through a second coupling transformer 100 to the primary side of the input transformer 81. And a circuit for injecting the same into the digital camera, and is configured so that an arbitrary calibration value can be set by the digital switch 95.

従って、この較正装置によれば、上述した比例計算の問
題は解決されるので較正作業の簡素化は実現される。
Therefore, according to this calibration device, the problem of the proportional calculation described above is solved, so that simplification of the calibration work is realized.

しかしながら、この較正装置の場合、 変換器に付されている試験成績表等より較正値と定
格容量等を読取り、デジタルスイッチ95にその読取っ
た較正値を設定し、上記試験成績表等により極性(圧
縮か伸長かの別)を知り、切換スイッチ99を該当する極
性に設定し、次いで、測定レンジの設定およびメータ
94をフルスケールに合わせるために、入力トランス81、
搬送波増幅器91、検波キャリアフィルタ回路92を経て得
られた検波出力電圧を直流増幅器93の、例えば外部操作
可能な可変抵抗器93a等を操作(調整)する、という操
作手順が必要であり、当該装置に精通した者でなければ
決してその操作は容易なものではなかった。
However, in the case of this calibration device, the calibration value and rated capacity, etc. are read from the test result table etc. attached to the converter, the read calibration value is set in the digital switch 95, and the polarity ( Whether it is compression or expansion), set the changeover switch 99 to the appropriate polarity, and then set the measurement range and meter.
In order to adjust 94 to full scale, input transformer 81,
An operation procedure of operating (adjusting) the detection output voltage obtained through the carrier wave amplifier 91 and the detection carrier filter circuit 92 of the DC amplifier 93, for example, a variable resistor 93a that can be operated externally is required. If you were not familiar with, the operation was never easy.

(c) 目的 本発明は、上述の事情に鑑みてなされたもので、その目
的とするところは、従来のように変換器使用時に煩雑な
比例計算を強いられる不便さや専問知識や経験が少ない
者にとって較正値の読取りや計算の誤まりが生じがちで
あったものを、特に専問知識や経験のない者でも容易且
つ迅速に正確な較正および測定を行い得る物理量測定器
における較正装置を提供することにある。
(C) Purpose The present invention has been made in view of the above circumstances, and its purpose is to reduce the inconvenience, the specialized knowledge, and the experience required to perform a complicated proportional calculation when a converter is used as in the related art. Provides a calibration device for a physical quantity measuring instrument that can easily and quickly perform accurate calibration and measurement even for those who do not have specialized knowledge or experience, while those who tended to make mistakes in reading and calculation of calibration values To do.

(d)構成 本発明は、上記の目的を達成させるため、荷重、圧力、
変位、加速度、トルク、ひずみ、温度等の物理量を電気
量に変換する物理量−電気量変換器を用いて上記物理量
を測定する物理量測定器において、上記物理量−電気量
変換器固有の較正値を含んだ個体情報が所定のコード規
則に従って変換され当該物理量−電気量変換器に直接ま
たは間接的に付されたバーコードを、光学的に読取る光
学式スキャナとこの光学式スキャナから得られたバーコ
ードキャラクタを上記コード規則に従って逆変換するバ
ーコードデコーダよりなるバーコードリーダと、このバ
ーコードリーダによって得られた個体情報に含まれてい
る較正値に対応する係数を算出する係数演算手段と、こ
の係数演算手段から出力される係数をデジタル制御信号
として受け、上記物理量−電気量変換器の出力信号にそ
の係数を乗ずるように利得が上記係数によって制御され
る可変利得増幅器よりなる係数付加手段と、この係数付
加手段によって得られたアナログ信号をデジタル信号に
変換するアナログ/デジタル変換発生手段と、上記係数
演算手段に上記係数を算出させると共に算出された上記
係数を上記係数付加手段に入力させ上記物理量−電気量
変換器の出力信号に上記係数を乗ずるように上記係数付
加手段を制御する制御手段と、この制御手段から転送さ
れるデータおよび上記アナログ/デジタル変換手段から
出力される測定データを表示する表示手段とから構成さ
れていることを特徴とするものである。
(D) Configuration In order to achieve the above-mentioned object, the present invention provides a load, pressure,
A physical quantity measuring instrument that measures a physical quantity using a physical quantity-electric quantity converter that converts a physical quantity such as displacement, acceleration, torque, strain, and temperature into an electric quantity, including a calibration value specific to the physical quantity-electric quantity converter. An optical scanner that optically reads a bar code directly or indirectly attached to the physical quantity-electric quantity converter in which individual information is converted according to a predetermined code rule, and a bar code character obtained from this optical scanner. According to the above code rule, a bar code reader comprising a bar code decoder, coefficient calculating means for calculating a coefficient corresponding to a calibration value included in individual information obtained by the bar code reader, and coefficient calculating means. The coefficient output from the means is received as a digital control signal, and the output signal of the physical quantity-electric quantity converter is multiplied by the coefficient. A coefficient adding means having a variable gain amplifier whose gain is controlled by the coefficient; an analog / digital conversion generating means for converting an analog signal obtained by the coefficient adding means into a digital signal; And control means for controlling the coefficient adding means so that the calculated coefficient is input to the coefficient adding means and the output signal of the physical quantity-electric quantity converter is multiplied by the coefficient, and transferred from this control means. And the display means for displaying the measurement data output from the analog / digital conversion means.

以下、本発明の要旨を実施例に基づき詳述する。Hereinafter, the gist of the present invention will be described in detail based on examples.

第1図は、本発明に係る物理量測定器における較正装置
の一実施例の構成を示すブロック図である。
FIG. 1 is a block diagram showing the configuration of an embodiment of a calibration device in a physical quantity measuring instrument according to the present invention.

同図において、1は、物理量を電気量に変換する物理量
−電気量変換器(以下、単に「変換器」と略称する)で
あり、一例として、ひずみゲージを変換素子とした圧力
変換器、荷重変換器等がる。1aは、ひずみゲージで構成
された測定ブリッジ、1bは、測定ブリッジ用電源であ
る。2は、変換器1の種類、較正値および定格容量を変
換器1の個体情報として所定のコード規則、例えば3of9
コード(いわゆるCode39)によってコード化されたバー
コードパターンであり、一般に裏面に粘着剤が塗布され
たタグの表面に表示されている。3は、このバーコード
パターン2を読取るための光学式スキャナ、4は、この
光学式スキャナ3から得られたシリアルの電気信号
(a)を上記コード規則に従って解読し、ASCIIコード
に変換して8ビットのバーコードデータ出力(b−1)
として出力するバーコードデコーダ部であり、上記光学
式スキャナ3とバーコードデコーダ部4とで個体情報読
取手段としてのバーコードリーダ5を構成している。
In the figure, 1 is a physical quantity-electric quantity converter (hereinafter, simply referred to as "converter") for converting a physical quantity into an electric quantity, and as an example, a pressure transducer using a strain gauge as a conversion element, a load There is a converter, etc. 1a is a measurement bridge composed of strain gauges, and 1b is a power supply for the measurement bridge. 2 is a predetermined code rule, such as 3of9, in which the type, calibration value and rated capacity of the converter 1 are used as individual information of the converter 1.
It is a bar code pattern coded by a code (so-called Code 39) and is generally displayed on the front surface of a tag whose back surface is coated with an adhesive. Reference numeral 3 is an optical scanner for reading the bar code pattern 2, and 4 is a serial electric signal (a) obtained from the optical scanner 3 which is decoded according to the above code rule and converted into an ASCII code 8 Bit barcode data output (b-1)
The optical scanner 3 and the barcode decoder 4 constitute a barcode reader 5 as individual information reading means.

尚、信号(c−1),(c−2)は、バーコードデコー
ダ部4に対する制御信号である。
The signals (c-1) and (c-2) are control signals for the bar code decoder unit 4.

一方、6は、変換器1からの出力信号を電気的に整え1
[με]=1[μv]として出力する前置増幅器、7は
前置増幅器6の出力信号(d)を較正するための係数付
加手段としての係数付加回路で、可変総合利得Aを有
し、ラッチ信号(e)と8ビットの制御データ信号
(f)によって上記総合利得Aが制御される。8は、係
数付加回路7から得られるアナログ出力信号(g)をデ
ジタル信号に変換するアナログ/デジタル変換手段とし
てのA/D変換回路で、この例の場合アナログ最大入力電
圧10[v]の定格(すなわちフルスケール10[v])を
有する。符号(h)は応答信号、(i)は8ビットのデ
ジタル出力信号、(j)は制御信号である。9,10および
11は、各々第1,第2および第3の入出力装置(以下各々
「第1のI/O」、「第2のI/O」および「第3のI/O」と
いう)で、それぞれ8ビットのデータバス12と複数の状
態信号線としての制御信号線14と応答信号線15とが接続
されている。また、第1のI/O9には、A/D変換回路8か
らの応答信号(h)と8ビットのデジタル出力信号
(i)が入力され、A/D変換回路8へは制御信号(j)
が出力されるようになっている。第2のI/O10からは係
数付加回路7へラッチ信号(e)と制御データ信号
(f)が出力されるようになっている。第3のI/O11に
おいては、バーコードデコーダ部4からバーコードデコ
ーダ出力(b−1)が入力され、同バーコードデコーダ
部4に対し制御信号(c−1),(c−2)が出力さ
れ、さらに操作パネルとしてのキーボード11aの出力信
号(b−2)が入力されるようになっている。16は、バ
ーコードパターン2に示された個体情報および測定値等
を表示する表示手段としてのデジタル表示器で、例えば
10桁の赤色発光ダイオード等によって構成されている。
17は、中央演算装置としてのいわゆる8ビットのCPUで
あり、18は、固定記憶装置としてのいわゆるROMであ
り、19は、読み書き自在の記憶装置としてのいわゆるRA
Mである。上述のデジタル表示器16、CPU17、ROM18、RAM
19には、各々データバス12、アドレスバス13、制御信号
線14、応答信号線15が接続されている。尚、第1のI/O
9、第2のI/O10、第3のI/O11、デジタル表示器16、ROM
18およびRAM19をCPU17の周辺装置と呼び、この周辺装置
とCPU17をもって制御手段としてのいわゆるマイクロコ
ンピュータを構成している。
On the other hand, 6 electrically adjusts the output signal from the converter 1 to 1
A preamplifier for outputting [με] = 1 [μv], 7 is a coefficient adding circuit as a coefficient adding means for calibrating the output signal (d) of the preamplifier 6, and has a variable total gain A, The total gain A is controlled by the latch signal (e) and the 8-bit control data signal (f). Reference numeral 8 is an A / D conversion circuit as an analog / digital conversion means for converting the analog output signal (g) obtained from the coefficient adding circuit 7 into a digital signal. In this example, the maximum analog input voltage is 10 [v] (Ie full scale 10 [v]). Reference numeral (h) is a response signal, (i) is an 8-bit digital output signal, and (j) is a control signal. 9,10 and
Reference numerals 11 are first, second and third input / output devices (hereinafter referred to as "first I / O", "second I / O" and "third I / O"), respectively. An 8-bit data bus 12, a control signal line 14 as a plurality of status signal lines, and a response signal line 15 are connected. The response signal (h) from the A / D conversion circuit 8 and the 8-bit digital output signal (i) are input to the first I / O 9, and the control signal (j )
Is output. A latch signal (e) and a control data signal (f) are output from the second I / O 10 to the coefficient adding circuit 7. In the third I / O 11, the barcode decoder output (b-1) is input from the barcode decoder unit 4, and the control signals (c-1) and (c-2) are sent to the barcode decoder unit 4. The output signal (b-2) of the keyboard 11a serving as the operation panel is input. Reference numeral 16 is a digital display as a display means for displaying the individual information and the measured value shown in the barcode pattern 2, for example,
It consists of a 10-digit red light emitting diode.
Reference numeral 17 is a so-called 8-bit CPU as a central processing unit, 18 is a so-called ROM as a fixed storage device, and 19 is a so-called RA as a readable / writable storage device.
It is M. Digital display 16, CPU17, ROM18, RAM described above
A data bus 12, an address bus 13, a control signal line 14, and a response signal line 15 are connected to 19 respectively. The first I / O
9, second I / O10, third I / O11, digital display 16, ROM
18 and RAM 19 are called peripheral devices of CPU 17, and these peripheral devices and CPU 17 constitute a so-called microcomputer as a control means.

次に、本発明装置の要部であるバーコードリーダ5と係
数付加回路7の構成について説明する。
Next, the configurations of the bar code reader 5 and the coefficient adding circuit 7, which are the main parts of the device of the present invention, will be described.

第2図は、バーコードリーダ5の構成を示すブロック図
であり、光学式スキャナ3の構成とバーコードデコーダ
部4の構成とを併せて描いてある。20は、発光部として
の発光ダイオード20aと受光部としてのフォトトランジ
スタ20bから成る反射形の光学センサである。21は、光
学センサ20の出力信号をロジックレベルに整え、外乱を
除去する波形整形回路である。22は、波形整形回路21の
バーコードパターンに対応したパルス出力信号、すなわ
ち光学式スキャナ3の出力信号(a)の立上りおよび立
下りを検出するエッジ検出回路である。23は、エッジ検
出回路22からのシリアル出力信号を読取り、解読した上
でASCIIコードに変換して8ビットの並列信号(b′)
として出力するバーコードデコーダである。尚、バーコ
ードデコーダ23には、第3のI/O11を介してCPU17からの
制御信号(c−1),(c−2)が入力され、バーコー
ド読取りの際、エラーが発生した場合に、エラーの種類
を表示するための7ビットのエラー情報信号(k′)が
出力される。24は、ハイ・インピーダンス状態を有す
る、いわゆる3−stateバッファ8個で構成されたバッ
ファ回路であり、バーコードデコーダ23の8ビット出力
信号(b′)と1対1に接続され、負論理の制御信号
(c−2)がその制御入力に入力されるようになってい
る。25は、第1入力端が7ビットのエラー情報信号
(k′)を出力するバーコードデコーダ23の出力端と1
対1に接続され、すべての第2入力端が共通に接続され
て制御信号(c−2)を受ける7つのNANDゲートよりな
るゲート回路であり、出力信号(k)を出力する各々の
出力端はそれぞれエラー表示回路26と1対1に接続され
ている。27a〜27gはエラー表示用発光ダイオードで、そ
れぞれのエラー状態との対応は、27aがチェックサムエ
ラー、27bがスタートキャラクタエラー、27cがストップ
キャラクタエラー、27dがメッセージオーバーフロー、2
7eがスキャン速度不適(遅すぎる)、27fがスキャン速
度不適(速すぎる)であり、上記27a〜27fまでは、いず
れも点灯時が不良状態を意味するのに対して、27gは読
取り完了表示で、消灯時がエラーを意味する。つまり、
発光ダイオード27gが消灯した時にはエラー表示用発光
ダイオード27a〜27fのいずれか1つ以上が点灯する。28
は、発音体で、発振回路29によって駆動される。そして
30は、この発振回路29を構成するNANDゲートのうち1つ
であり、このNANDゲート30の1つの入力端は発光ダイオ
ード27gのカソード側とインバータ30aを介して接続され
ていて、発光ダイオード27gの点灯時に発振回路29を動
作状態に制御する。
FIG. 2 is a block diagram showing the configuration of the barcode reader 5, in which the configuration of the optical scanner 3 and the configuration of the barcode decoder unit 4 are drawn together. Reference numeral 20 is a reflection type optical sensor including a light emitting diode 20a as a light emitting portion and a phototransistor 20b as a light receiving portion. Reference numeral 21 is a waveform shaping circuit that adjusts the output signal of the optical sensor 20 to a logic level to remove disturbance. Reference numeral 22 is an edge detection circuit for detecting the rising and falling edges of the pulse output signal corresponding to the bar code pattern of the waveform shaping circuit 21, that is, the output signal (a) of the optical scanner 3. Reference numeral 23 is a serial output signal from the edge detection circuit 22, which is read, decoded and converted into an ASCII code to form an 8-bit parallel signal (b ').
It is a barcode decoder that outputs as. The control signals (c-1) and (c-2) from the CPU 17 are input to the bar code decoder 23 via the third I / O 11, and when an error occurs during bar code reading. , A 7-bit error information signal (k ') for indicating the type of error is output. Reference numeral 24 denotes a buffer circuit having eight so-called 3-state buffers having a high impedance state, which is connected to the 8-bit output signal (b ') of the bar code decoder 23 in a one-to-one manner and has a negative logic. The control signal (c-2) is input to the control input. Reference numeral 25 denotes an output terminal of the bar code decoder 23 whose first input terminal outputs a 7-bit error information signal (k ').
A gate circuit composed of seven NAND gates connected to pair 1 and commonly connected to all the second input terminals to receive a control signal (c-2), each output terminal outputting an output signal (k) Are connected to the error display circuit 26 in a one-to-one relationship. 27a to 27g are light emitting diodes for error display.The correspondence with each error state is 27a is a checksum error, 27b is a start character error, 27c is a stop character error, 27d is a message overflow, 2
7e is scan speed unsuitable (too slow), 27f is scan speed unsuitable (too fast), and in the above 27a to 27f, when all are lit, it means a defective state, while 27g shows a read completion , When off, means an error. That is,
When the light emitting diode 27g is turned off, any one or more of the error indicating light emitting diodes 27a to 27f are turned on. 28
Is a sounding body and is driven by the oscillation circuit 29. And
Reference numeral 30 is one of the NAND gates constituting the oscillation circuit 29. One input end of the NAND gate 30 is connected to the cathode side of the light emitting diode 27g through the inverter 30a. At the time of lighting, the oscillator circuit 29 is controlled to the operating state.

第3図は、係数付加回路7の具体的な回路構成を示す図
である。
FIG. 3 is a diagram showing a specific circuit configuration of the coefficient adding circuit 7.

同図において、係数付加回路7は、大きく分けて5つの
部分から構成されている。31は桁移動部、32は係数付加
部、33はZero電圧挿入部、34は反転部、35は選択部であ
り、上記各部をもって可変総合利得Aを有する可変利得
増幅器を構成している。36は、前置増幅器6の出力端に
接続されている入力端子、37a〜37eと38a〜38dは、アナ
ログスイッチで、図中、Iは信号入力端、Oは信号出力
端、CはON−OFF制御入力端を示す。このON−OFF制御入
力端CがHレベルになると、入力端Iと出力端Oが接続
されてON状態になり、LレベルになるとOFF状態とな
る。39a〜39dは、トランスファー接点を有するアナログ
スイッチで、図中Bは常閉接点入力端、Mは常開接点入
力端、Tは共通接点出力端、CはON−OFF制御信号入力
端を示す。このON−OFF制御信号入力端Cへの入力がH
レベルになると常閉接点Bが開放されて常開接点Mが閉
成し、Lレベルでは第3図に示すように常閉接点Bが閉
成されている。40,41a〜41d,42,43は、いずれも演算増
幅器で、すべて反転増幅器として構成されている。44,4
5,46は、いずれも2進−8進デコーダで、1of8、すなわ
ち4ビットの入力信号に対応して8つの出力端Y0〜Y7
うちいずれか1つのみが選択され、入出力いずれも正論
理で構成されている。尚、デコーダ44においては、出力
端Y0〜Y7のうち出力端Y0〜Y4までを使用し、デコーダ45
においては出力端Y0〜Y5までを使用し、デコーダ46にお
いては出力端Y0を使用せず、Y1〜Y4までを使用してい
る。47,48a〜48d,49,50は、いずれもラッチである。
In the figure, the coefficient adding circuit 7 is roughly divided into five parts. Reference numeral 31 is a digit shift unit, 32 is a coefficient adding unit, 33 is a Zero voltage inserting unit, 34 is an inverting unit, and 35 is a selecting unit, and the above units constitute a variable gain amplifier having a variable total gain A. Reference numeral 36 is an input terminal connected to the output terminal of the preamplifier 6, and 37a to 37e and 38a to 38d are analog switches. In the figure, I is a signal input terminal, O is a signal output terminal, and C is ON-. OFF Indicates the control input terminal. When this ON-OFF control input terminal C becomes H level, the input terminal I and the output terminal O are connected to be in ON state, and when it becomes L level, it is in OFF state. Reference numerals 39a to 39d are analog switches having transfer contacts, in which B is a normally closed contact input end, M is a normally open contact input end, T is a common contact output end, and C is an ON-OFF control signal input end. The input to this ON-OFF control signal input terminal C is H
At the level, the normally closed contact B is opened and the normally opened contact M is closed, and at the L level, the normally closed contact B is closed as shown in FIG. All of 40, 41a to 41d, 42, 43 are operational amplifiers, and are all configured as inverting amplifiers. 44,4
Reference numerals 5 and 46 are binary-octal decoders, and only one of the eight output terminals Y 0 to Y 7 is selected in response to 1of8, that is, a 4-bit input signal. Is also composed of positive logic. In the decoder 44, the output terminals Y 0 to Y 4 among the output terminals Y 0 to Y 7 are used, and the decoder 45
Output terminals Y 0 to Y 5 are used in the above, and the output terminals Y 0 are not used in the decoder 46, but Y 1 to Y 4 are used. 47, 48a to 48d, 49, 50 are all latches.

さて、上記各部の構成を説明すると、まず、桁移動部31
において、51は、帰還抵抗であり、演算増幅器40の反転
入力端と出力端との間に接続されている。そしてこの演
算増幅器40の非反転入力は接地されて反転増幅器を形成
している。52〜56は、いずれも入力抵抗であり、帰還抵
抗51の抵抗値をRとすると、入力抵抗52は100R、入力抵
抗53は10R、入力抵抗54はR、入力抵抗55は0.1R入力抵
抗56は0.01Rの関係になるよう構成されている。さら
に、アナログスイッチ37a〜38eのそれぞれの出力端Oと
入力抵抗52〜56の一端が直列接続され、他端はすべて共
通に接続されて演算増幅器40の反転入力端に接続され、
アナログスイッチ37a〜37eの入力端Iはすべて共通に接
続されて入力端子36に接続されている。また、アナログ
スイッチ37a〜37eのON−OFF制御入力端Cには、ラッチ4
7のラッチ出力端Q0〜Q4がそれぞれ1対1に接続されて
いる。さらに、デコーダ44の出力端Y0〜Y4とラッチ47の
入力端D0〜D4が1対1に接続され、デコーダ44の入力端
D0〜D3には制御データ信号(f)の下位4ビット、すな
わち下位ニブル(f−1)が1対1に接続されている。
Now, the structure of each of the above parts will be described. First, the girder moving part 31
In the figure, 51 is a feedback resistor, which is connected between the inverting input terminal and the output terminal of the operational amplifier 40. The non-inverting input of this operational amplifier 40 is grounded to form an inverting amplifier. 52 to 56 are all input resistances, where R is the resistance value of the feedback resistance 51, the input resistance 52 is 100R, the input resistance 53 is 10R, the input resistance 54 is R, and the input resistance 55 is 0.1R. Are configured to have a relationship of 0.01R. Further, the output terminals O of the analog switches 37a to 38e and one ends of the input resistors 52 to 56 are connected in series, and the other ends are all connected in common and connected to the inverting input terminal of the operational amplifier 40,
The input terminals I of the analog switches 37a to 37e are all commonly connected to the input terminal 36. Further, the latch 4 is connected to the ON-OFF control input terminal C of the analog switches 37a to 37e.
The seven latch output terminals Q 0 to Q 4 are connected in a one-to-one relationship. Further, the output terminals Y 0 to Y 4 of the decoder 44 and the input terminals D 0 to D 4 of the latch 47 are connected in a one-to-one manner, and the input terminals of the decoder 44 are
The lower 4 bits of the control data signal (f), that is, the lower nibble (f-1) is connected to D 0 to D 3 in a one-to-one relationship.

次に、係数付加部32において、57a〜57dは、いずれも帰
還抵抗であり、それぞれ8000[Ω]、800[Ω]、80
[Ω]、8[Ω]の値で構成され、それぞれが対応する
演算増幅器41a〜41dとをもって反転加算増幅器を形成し
ている。58〜61は、入力抵抗で、各々8[Ω]、4
[Ω]、2[Ω]、1[Ω]の整数倍値を有する。アナ
ログスイッチ38a〜38dの各出力端Oは、入力抵抗58〜61
をそれぞれ介して演算増幅器41aの反転入力端に接続さ
れている。さらに、アナログスイッチ38a〜38dの入力端
Iは共通に接続されて、演算増幅器40の出力端と接続さ
れている。ここで、アナログスイッチ38a〜38dと入力抵
抗58〜61とで構成する図中破線で包囲した部分を係数切
換回路62aと呼ぶ。62b〜62dは、上記係数切換回路62aと
同一の構成とされている係数切換回路であり、図示は省
略したが各々のアナログスイッチのON−OFF制御入力C
がそれぞれ異なるラッチ48b〜48dに接続されていること
のみが相違している。アナログスイッチ38a〜38dのON−
OFF制御入力端Cは、ラッチ48aの出力端Q0〜Q3に1対1
に接続され、以下ラッチ48b〜48dと係数切換回路62b〜6
2dとの対応も同一である。従って、係数付加部32におい
ては、係数切換回路62aと帰還抵抗57aと演算増幅器41a
とによる反転加算増幅器によって1000位の係数回路を構
成し、係数切換回路62bと帰還抵抗57bと演算増幅器41b
をもって100位の係数回路を構成し、同様にして係数切
換回路62cおよび62dと、帰還抵抗57cおよび57dと、演算
増幅器41cおよび41dをもって10位および1位の係数回路
をそれぞれ構成している。尚、ラッチ48a〜48dの入力端
D0〜D3には、制御データ信号(f)の下位ニブル信号
(f−1)が1対1に接続されている。
Next, in the coefficient adding unit 32, 57a to 57d are feedback resistors, which are 8000 [Ω], 800 [Ω], and 80 [Ω], respectively.
[Omega] and 8 [Omega], and the respective operational amplifiers 41a to 41d form an inverting addition amplifier. 58 to 61 are input resistors, 8 [Ω] and 4 respectively
It has an integral multiple value of [Ω], 2 [Ω], and 1 [Ω]. The output terminals O of the analog switches 38a to 38d are connected to input resistors 58 to 61, respectively.
Are connected to the inverting input terminal of the operational amplifier 41a via the respective. Further, the input terminals I of the analog switches 38a to 38d are commonly connected and connected to the output terminal of the operational amplifier 40. Here, the portion formed by the analog switches 38a to 38d and the input resistors 58 to 61 and enclosed by the broken line in the figure is called a coefficient switching circuit 62a. Reference numerals 62b to 62d denote coefficient switching circuits having the same configuration as the coefficient switching circuit 62a, and although not shown, ON-OFF control input C of each analog switch is provided.
Are connected to different latches 48b-48d, respectively. ON of analog switches 38a-38d −
The OFF control input terminal C has a one-to-one correspondence with the output terminals Q 0 to Q 3 of the latch 48a.
Connected to the latches 48b-48d and coefficient switching circuits 62b-6.
Correspondence with 2d is also the same. Therefore, in the coefficient adding unit 32, the coefficient switching circuit 62a, the feedback resistor 57a, and the operational amplifier 41a.
The 1000th coefficient circuit is formed by the inverting and adding amplifier, and the coefficient switching circuit 62b, the feedback resistor 57b, and the operational amplifier 41b.
And the coefficient switching circuits 62c and 62d, the feedback resistors 57c and 57d, and the operational amplifiers 41c and 41d constitute the 10th and 1st coefficient circuits, respectively. The input terminals of the latches 48a to 48d
The lower nibble signal (f-1) of the control data signal (f) is connected to D 0 to D 3 in a one-to-one manner.

次に、Zero電圧挿入部33において、63は帰還抵抗であ
り、演算増幅器42の反転入力端と出力端との間に接続さ
れている。64a〜64dは入力抵抗であり、すべて帰還抵抗
63と同一の抵抗値である。また、入力抵抗64a〜64dの一
端は、それぞれアナログスイッチ39a〜39dの共通接点出
力端Tに接続され、他端は共通に接続されて演算増幅器
42の反転入力端に接続されている。さらに、アナログス
イッチ39a〜39dのそれぞれの常閉接点入力端Bは、演算
増幅器41a〜41dの各出力端、すなわち1000位、100位、1
0位、1位の係数回路とそれぞれ接続され、常開接点出
力端Mはすべて接地されZero電位を保持している。
Next, in the Zero voltage inserting unit 33, 63 is a feedback resistor, which is connected between the inverting input terminal and the output terminal of the operational amplifier 42. 64a to 64d are input resistors, all feedback resistors
It has the same resistance value as 63. Further, one ends of the input resistors 64a to 64d are connected to the common contact output ends T of the analog switches 39a to 39d, respectively, and the other ends thereof are connected in common to form an operational amplifier.
It is connected to the inverting input terminal of 42. Further, the normally-closed contact input terminals B of the analog switches 39a to 39d are connected to the output terminals of the operational amplifiers 41a to 41d, that is, 1000th, 100th, 1st, and 1st.
All of the normally open contact output terminals M are connected to the 0th and 1st coefficient circuits and are grounded to hold the Zero potential.

一方、デコーダ46の入力端D0〜D3には、制御データ信号
(f)の下位ニブル信号(f−1)が1対1に入力さ
れ、このデコーダ46の出力端Y1〜Y4とラッチ50の入力端
D0〜D3が1対1に接続され、このラッチ50のラッチ出力
端Q0〜Q3がアナログスイッチ39a〜39dのON−OFF制御入
力端Cと1対1に接続されている。
On the other hand, the lower nibble signal (f-1) of the control data signal (f) is input to the input terminals D 0 to D 3 of the decoder 46 on a one-to-one basis, and the output terminals Y 1 to Y 4 of the decoder 46 are connected. Latch 50 input
D 0 to D 3 are connected in a one-to-one, the latch output Q 0 to Q 3 of the latch 50 is connected to the ON-OFF control input C and one-to-one analog switch 39a-39d.

次に、反転部34において、65は帰還抵抗、66は入力抵抗
で共に同一の抵抗値であり、演算増幅器43とをもって利
得1の反転増幅器を形成している。そして、演算増幅器
43の出力端は、出力端子67に接続され、この出力端子67
は次段のA/D変換回路8の入力端に接続されている。
Next, in the inverting section 34, 65 is a feedback resistor and 66 is an input resistor, both of which have the same resistance value, and together with the operational amplifier 43 form an inverting amplifier having a gain of 1. And operational amplifier
The output terminal of 43 is connected to the output terminal 67.
Is connected to the input terminal of the A / D conversion circuit 8 at the next stage.

最後に選択部35において、デコーダ45の入力端D0〜D3
は制御データ信号(f)の上位4ビット、すなわち上位
ニブル信号(f−2)が1対1に接続され、このデコー
ダ45の出力端Y0〜Y5はラッチ49の入力端D0〜D5と1対1
に接続され、このラッチ49のラッチ入力端LTには、ラッ
チ信号(e)が入力される。そしてこのラッチ49の出力
端Q0〜Q5は、それぞれZero電圧挿入部33のラッチ50と、
係数付加部32の1位回路のラッチ48dと、10位回路のラ
ッチ48cと、100位回路のラッチ48bと、1000位回路のラ
ッチ48aと、桁移動部31のラッチ47の各ラッチ入力端LT
に接続されている。
Finally, in the selection unit 35, the upper 4 bits of the control data signal (f), that is, the upper nibble signal (f-2) is connected to the input terminals D 0 to D 3 of the decoder 45 in a one-to-one correspondence. Output terminals Y 0 to Y 5 of the latch 49 are one-to-one with input terminals D 0 to D 5 of the latch 49.
The latch signal (e) is input to the latch input terminal LT of the latch 49. The output terminals Q 0 to Q 5 of the latch 49 are respectively the latch 50 of the Zero voltage inserting section 33,
Latch input terminals LT of the 1st place circuit latch 48d, the 10th place circuit latch 48c, the 100th place circuit latch 48b, the 1000th place circuit latch 48a, and the digit moving unit 31 latch 47 of the coefficient adding unit 32.
It is connected to the.

第4図は、バーコードシンボルの構成を示した図で、68
は、何も印刷されていない部分で、通常は白になってい
るスタートマージン、69は、メッセージの開始を示すバ
ー/スペースからなるスタートキャラクタ、70は、伝達
すべき情報であるメッセージ、71は、オプションとして
加えられる誤読取りを検出するためのチェックサムキャ
ラクタ(ただし本実施例では使用していない)、72は、
シンボルの終りを示すストップキャラクタ、73は、何も
印刷されていないストップマージンである。尚、スター
トキャラクタとストラップキャラクタは非対称なシーケ
ンスになっていて、図中左右両方向のスキャンが可能で
ある。メッセージ70の形式は、74〜77に示され、74は変
換器の種類をアルファベットで表わす種別表示部で、P
は圧力変換器、Lは荷重変換器、Aは加速度変換器、D
は変位変換器、Tはトルク変換器、Mは温度変換器と定
義されている。75は、較正値を例えば単位[με]をも
って表わす較正値表示部、76は、ハイフンをもって区切
を表わす区切部、77は、定格容量表示部で、このうち77
aは定格容量を表わす数値部、77bは定格容量の単位を表
わす単位表示部であり、例えばTはトン、Kはキログラ
ム、Gはグラム等と定義されている。一般に、バーコー
ドシンボルは、エンコード法によって、モジュール幅エ
ンコード法とNRZ(Non−Return−to−Zero)エンコード
法との二つに大きく分類され、モジュール幅エンコード
法は工業用用途中心のバーコードに用いられ、一方商業
用途には通常NRZエンコードタイプのものが多く用いら
れる。本実施例では、上記モジュール幅エンコード法の
うち、3of9Codeと呼ばれているコード体系を用いてい
る。この3of9Codeの概略を説明すると、扱える文字は、
数字0〜9、アルファベットA〜Z、特種文字7文字、
スタート/ストップ・キャラクタの計44文字で、1つの
キャラクタは、9つのバー(黒い部分)およびスペース
(白い部分)から成り、バー/スペースは幅の広いWエ
レメントと幅の狭いNエレメントから成り、9つのエレ
メント中、Wエレメントが必らず3つ存在する構成とな
っている。
Fig. 4 shows the structure of the bar code symbol.
Is a start margin that is normally white in a part where nothing is printed, 69 is a start character consisting of a bar / space indicating the start of a message, 70 is a message that is information to be transmitted, and 71 is a message , A checksum character (not used in this embodiment) for detecting an erroneous reading added as an option, 72 is
A stop character 73, which indicates the end of the symbol, is a stop margin where nothing is printed. The start character and the strap character have an asymmetrical sequence and can be scanned in both left and right directions in the figure. The format of the message 70 is shown in 74 to 77, where 74 is a type display section that represents the type of converter in alphabetical letters, and
Is a pressure converter, L is a load converter, A is an acceleration converter, D
Is a displacement converter, T is a torque converter, and M is a temperature converter. Reference numeral 75 is a calibration value display section that represents a calibration value in units of [με], 76 is a partition section that represents a partition with a hyphen, and 77 is a rated capacity display section, of which 77
Reference numeral a is a numerical value portion representing the rated capacity, and 77b is a unit display portion representing the unit of the rated capacity. For example, T is ton, K is kilogram, and G is gram. In general, barcode symbols are broadly classified into two types according to the encoding method, a module width encoding method and a NRZ (Non-Return-to-Zero) encoding method.The module width encoding method is mainly used for industrial applications. On the other hand, the NRZ encoding type is usually used in many commercial applications. In the present embodiment, of the module width encoding methods, a code system called 3of9Code is used. Explaining the outline of this 3of9Code, the characters that can be handled are:
Numbers 0-9, alphabets A-Z, 7 special characters,
With a total of 44 start / stop characters, one character consists of 9 bars (black part) and spaces (white part), and the bar / space consists of wide W element and narrow N element, Of the nine elements, there are necessarily three W elements.

第5図は、上述のように定義されたバーコードをデコー
ドするバーコードデコーダ23の概略の動作内容を示すフ
ローチャートであるが、後述の動作説明と重複するので
構成の説明は省略する。
FIG. 5 is a flow chart showing the outline of the operation of the bar code decoder 23 for decoding the bar code defined as described above, but the description of the configuration is omitted because it overlaps with the operation description described later.

第6図は、制御データ信号(f)のビット定義を示す図
で、16進数で表わした上位ニブル(f−2)および下位
ニブル(f−1)と、それぞれに対応する機能を示し、
上位ニブル(f−2)において、OH(16進数にはHの文
字を付して10進数と区別する)はZero電圧挿入部33を指
定、1Hは係数付加部32の1位の係数切換回路62dを指
定、2H〜4Hは同様に係数付加部32の10位〜1000位の係数
切換回路62c〜62aを指定、5Hは桁移動部31を指定するよ
うに定義されている。下位ニブル(f−1)は、上位ニ
ブル(f−2)でどこの部分が選択されるかによってそ
の機能は3つの場合に分類される。例えば、係数付加部
32が選択された場合は、1H〜9Hが係数1〜9に対応し、
桁移動部31が選択された場合は、0Hが1/100倍、1Hが1/1
0倍、2Hが1倍、3Hが10倍、4Hが100倍の回路(抵抗)を
指定する。さらに、Zero電圧挿入部33が選択された場合
は、1Hは1位の係数回路、以下2H〜4Hが10位〜1000位の
係数回路に対応している。従って、例えば、桁移動部31
を1倍にセットするためには制御データ信号(f)を52
Hとすればよい。
FIG. 6 is a diagram showing the bit definition of the control data signal (f), showing the upper nibble (f-2) and the lower nibble (f-1) expressed in hexadecimal, and the corresponding functions,
In the higher nibble (f-2), OH (hexadecimal numbers are marked with H to distinguish them from decimal numbers) designates the Zero voltage insertion unit 33, and 1H is the coefficient switching circuit of the first place of the coefficient addition unit 32. 62d is designated, 2H to 4H are similarly designated to designate the 10th to 1000th coefficient switching circuits 62c to 62a of the coefficient adding section 32, and 5H is designated to designate the digit moving section 31. The function of the lower nibble (f-1) is classified into three cases depending on which part is selected in the upper nibble (f-2). For example, the coefficient addition unit
When 32 is selected, 1H-9H correspond to the coefficients 1-9,
When the digit shift part 31 is selected, 0H is 1/100 times, 1H is 1/1
Designate a circuit (resistor) of 0x, 2H is 1x, 3H is 10x, and 4H is 100x. Further, when the Zero voltage inserting section 33 is selected, 1H corresponds to the first coefficient circuit, and 2H to 4H hereinafter correspond to the tenth to 1000th coefficient circuits. Therefore, for example, the digit moving unit 31
Control data signal (f) is set to 52
Set it to H.

第7図は、本発明装置全体の動作の概略フローチャート
であるが、後述の動作説明と重復するので構成の説明は
省略する。
FIG. 7 is a schematic flowchart of the operation of the entire apparatus of the present invention, but the description of the configuration will be omitted because it duplicates the operation description described later.

さて、上述のように構成された本実施例の動作について
説明する。
Now, the operation of this embodiment configured as described above will be described.

まず、動作の概略を、第7図に基づいて説明する。図中
STARTから起動され、第3のI/O11を介して操作パネルの
キーボード11aからCPU17に対する指示を読取り、その指
示内容が測定動作であるか、あるいはバーコード読取動
作であるかを判断し、そのいずれでもない場合は上記指
示読取り動作に戻る。バーコード読取り動作の指示であ
った場合は、第3のI/O11を介してバーコードデコーダ
部4に対する制御信号(c−1)を瞬時Lレベルに落し
てバーコードデコーダ23にバーコードデータ出力(b−
1)を要求し(受入れ準備完了の告知と解釈してもよ
い)、さらに制御信号(c−2)をLレベルに保持して
バッファ回路24を動作状態にしゲート回路25を開く。上
記制御信号(c−1)を受取ったバーコードデコーダ23
は、第5図に示すフローチャートに従ってバーコードデ
ータ出力(b−1)を第3のI/O11を介してCPU17に送出
する(詳細は後述する)。バーコードデータ出力(b−
1)を受取ったCPU17は、このバーコードデータ出力
(b−1)の内容がエラー情報かバーコードを読取った
データであるかの判断をして、エラー情報であればデジ
タル表示器16(第1図)に所定のエラー表示をして再び
指示読取りのルーチンへ戻る。エラー情報でない場合
は、バーコード情報、すなわち、変換器の種類、較正値
および定格容量の各データを一旦RAM19に格納し、上記
3つのデータを表示器16に表示する。
First, the outline of the operation will be described with reference to FIG. In the figure
It is started from START, and the instruction to the CPU 17 is read from the keyboard 11a of the operation panel via the third I / O 11, and it is determined whether the instruction content is the measurement operation or the bar code reading operation. If not, the operation returns to the instruction reading operation. If the instruction is a barcode reading operation, the control signal (c-1) to the barcode decoder section 4 is instantaneously dropped to the L level via the third I / O 11 and the barcode data is output to the barcode decoder 23. (B-
1) is requested (may be interpreted as a notification of acceptance preparation completion), and the control signal (c-2) is held at L level to activate the buffer circuit 24 and open the gate circuit 25. Bar code decoder 23 which has received the control signal (c-1)
Sends the barcode data output (b-1) to the CPU 17 via the third I / O 11 according to the flowchart shown in FIG. 5 (details will be described later). Bar code data output (b-
The CPU 17 having received 1) judges whether the content of the barcode data output (b-1) is error information or data obtained by reading a barcode, and if it is error information, the digital display 16 (first A predetermined error message is displayed in (Fig. 1) and the process returns to the instruction reading routine again. If it is not the error information, the barcode information, that is, each data of the type of the converter, the calibration value and the rated capacity is temporarily stored in the RAM 19 and the above three data are displayed on the display 16.

次に、今RAM19に格納したバーコード情報より係数を算
出し、その結果に基づいて制御データ信号(f)とラッ
チ信号(e)を係数付加回路7へ第2のI/O10を介して
出力し、該係数付加回路7の各部を所定の状態に設定す
る。そして、測定動作において、CPU17は、A/D変換回路
8へ第1のI/O9を介して制御信号(j)を出力し、A/D
変換回路8の応答信号(h)を受けた後、デジタル信号
に変換された測定値であるA/D変換回路8の8ビットデ
ジタル出力信号(i)を受取り、上記測定値をデジタル
表示器16に表示して再び指示読取りのルーチンへ戻る。
一方、指示読取りの結果、測定動作の指示であった場合
は、係数算出のルーチンへ分岐し、以下上述のルーチン
を経て再度指示読取りのルーチンへ戻る。尚、CPU17と
周辺装置とのデータおよび信号の授受の手段を説明して
おくと、CPU17はROM18に予め書込まれた動作内容を逐一
読出して上述の動作を行なうのであるが、このROM18と
のデータおよび信号の授受を例にとって説明する。CPU1
7は、必要とするデータが格納されている番地データを
アドレスバス13に出力し複数の制御信号線14のうちの1
本を装置選択信号(図示していない)としてROM18に送
る。ROM18は、上記番地データに該当するデータをデー
タバス12に出力すると共に応答信号線15上に応答信号を
出力し、今データバス12上にあるデータがROM18からの
ものであることをCPU17に知らせる。CPU17は、この応答
信号線15上の応答信号によってデータバス12上のデータ
を受取る。以上が基本動作であり、ROM18以外の周辺装
置との授受動作もほぼ同様なので省略する。
Next, the coefficient is calculated from the bar code information now stored in the RAM 19, and the control data signal (f) and the latch signal (e) are output to the coefficient adding circuit 7 via the second I / O 10 based on the result. Then, each part of the coefficient adding circuit 7 is set to a predetermined state. Then, in the measurement operation, the CPU 17 outputs the control signal (j) to the A / D conversion circuit 8 via the first I / O 9, and the A / D
After receiving the response signal (h) of the conversion circuit 8, the 8-bit digital output signal (i) of the A / D conversion circuit 8 which is the measured value converted into the digital signal is received, and the measured value is displayed on the digital display 16 Then, the process returns to the instruction reading routine again.
On the other hand, as a result of the instruction reading, when the instruction is the measurement operation, the process branches to the coefficient calculation routine, and the routine returns to the instruction reading routine again through the above-mentioned routine. Explaining the means for exchanging data and signals between the CPU 17 and peripheral devices, the CPU 17 reads out the operation contents pre-written in the ROM 18 one by one and performs the above-mentioned operation. Data and signal exchange will be described as an example. CPU1
7 outputs the address data in which necessary data is stored to the address bus 13 and outputs one of the plurality of control signal lines 14.
The book is sent to the ROM 18 as a device selection signal (not shown). The ROM 18 outputs the data corresponding to the above address data to the data bus 12 and outputs a response signal on the response signal line 15 to inform the CPU 17 that the data currently on the data bus 12 is from the ROM 18. . The CPU 17 receives the data on the data bus 12 by the response signal on the response signal line 15. The above is the basic operation, and the operation of exchanging data with peripheral devices other than the ROM 18 is almost the same, so description thereof will be omitted.

次に、本発明装置の要部であるバーコード・リーダ5と
係数付加回路7の動作について詳しく説明する。まず、
バーコードリーダ5の動作を第2図のブロック図、第5
図の概略動作フローチャートおよび第4図に基づいて説
明する。バーコードデコーダ23は、制御信号(c−1)
が瞬時LレベルになることによってSTARTより起動され
る。オペレータが光学式スキャナ3をバーコードパター
ン2上を走査(スキャン)することによって、発光ダイ
オード20aから放射された光はバーコードパターン2で
反射してフォトトランジスタ20bに入射する。反射光は
バーコードパターン2のスペース(白い部分)とバー
(黒い部分)による反射率の違いによってレベル差のあ
る電気信号としてフォトトランジスタ20bから出力され
て波形整形回路21に入力され、信号レベルの均一化およ
び外乱の除去等、TTLレベルに整形されて、エッジ検出
回路22に入力される。エッジ検出回路22は、バーコード
パターンの構成要素であるWエレメント、Nエレメント
の立上りおよび立下りエッジを検出して、バーコードデ
コーダ23にシリアルなエッジ信号として出力する。バー
コードデコーダ23は、内蔵のタイマーによって上記エッ
ジ信号の間隔を計時してWエレメントであるかNエレメ
ントであるかの判定を行なう。さて、第5図のフローチ
ャートにもどって、バーコードデコーダ23は起動後、ま
ず、バーコードシンボルの開始を示すスタートマージン
68が有効な長さ(時間間隔)であるか否かを判定し、無
効であれば、この動作を繰返している。つまりこの状態
は、今読取っているバーコードパターンに所定のスター
トマージン68が確保されていないか、あるいはオペレー
タがまだ光学式スキャナ3をバーコードパターン2上を
スキャンしていないかのどちらかである。今、オペレー
タが光学式スキャナ3を操作しているとして、次のバー
/スペース長取込みにおいて、エッジ検出回路22から順
次入力されるバーもしくはスペースのパルス幅を計時
し、基準値と比較してNエレメントおよびWエレメント
のいずれにも属さない場合は最初の動作であるスタート
マージン有効?に戻る。このようにバー/スペースの1
つづつを有効か否かの判定をしつつ、最初のキャラクタ
がスタートキャラクタ69であるか否かを判定をし、無効
であれば、エラー情報出力E2の動作を経て最初の動作に
戻る。スタートキャラクタ69が有効な場合にはメッセー
ジ解読のルーチンに入る。まず、バー/スペース長取込
みにおいて、上述と同様にエレメンと幅をチェックし、
無効であればエラー情報出力E3,E5,E6の動作を経て最初
の動作に戻る。有効な場合は、各エレメントのロジック
値を決めて順次シフトし、9ビットになるまで、つまり
1つのキャラクタが形成されるまで上記動作を繰返す。
1キャラクタを検出すると、3of9Codeの特徴である9ビ
ット(9エレメント)中にWにエレメントが3つあるか
否かを判定し、3つなければエラー情報出力E2′を経て
最初の動作に戻る。Wエレメントが3つあることが確認
されると、次にはストップキャラクタ72の判定を行な
い、ストップキャラクタ72が検出されると、データ出力
において、バーコードデータ8ビット並列信号(b′)
を出力する。ストップキャラクタ72が未だ検出されない
場合は、内部にあるASCIIコード表を参照して入力デー
タに対応するASCIIコードに変換し、ストップキャラク
タ72が検出されるまで内部の出力バッファにキャラクタ
データを格納する。ただし、メッセージの文字数がチェ
ックサムキャラクタも含めて29文字を越えると、メッセ
ージ長すぎる?により排除され、エラー情報出力E4を経
て最初の動作に戻る。一方、図示していないが、バーコ
ードデコーダ23は、起動直後、初期化動作して8ビット
並列信号(b′)を00Hとし、CPU17に対して出力準備中
であることを示す。そして最初の動作であるスタートマ
ージン有効?の段階に入り、その後、キャラクタデータ
格納において、上記出力バッファに格納したメッセージ
を順次データ出力において8ビット並列信号(b′)と
して出力し、CPU17からの制御信号(c−2)がLレベ
ルになることによってバッファ回路24が動作状態にな
り、バーコードデータ出力(b−1)として第3のI/O1
1を介してCPU17に転送される。
Next, the operations of the bar code reader 5 and the coefficient adding circuit 7, which are the main parts of the device of the present invention, will be described in detail. First,
The operation of the bar code reader 5 will be described with reference to the block diagram of FIG.
A description will be given based on the schematic operation flowchart of the figure and FIG. The bar code decoder 23 controls the control signal (c-1).
Is instantly brought to the L level and is activated by START. When the operator scans the optical scanner 3 on the barcode pattern 2, the light emitted from the light emitting diode 20a is reflected by the barcode pattern 2 and enters the phototransistor 20b. The reflected light is output from the phototransistor 20b as an electric signal having a level difference due to the difference in the reflectance due to the space (white portion) and the bar (black portion) of the barcode pattern 2 and is input to the waveform shaping circuit 21 to change the signal level. The signal is shaped into a TTL level such as uniformization and removal of disturbance, and is input to the edge detection circuit 22. The edge detection circuit 22 detects the rising and falling edges of the W element and the N element, which are components of the barcode pattern, and outputs them to the barcode decoder 23 as serial edge signals. The bar code decoder 23 measures the interval of the edge signal by a built-in timer and determines whether it is a W element or an N element. Now, returning to the flowchart of FIG. 5, after the bar code decoder 23 is activated, first, the start margin indicating the start of the bar code symbol is started.
It is determined whether 68 is a valid length (time interval), and if invalid, this operation is repeated. That is, this state is either because the predetermined start margin 68 is not secured in the bar code pattern which is being read, or the operator has not yet scanned the optical scanner 3 on the bar code pattern 2. . Now, assuming that the operator is operating the optical scanner 3, the pulse width of the bar or space sequentially input from the edge detection circuit 22 is measured in the next bar / space length acquisition, and compared with the reference value to obtain N. If it does not belong to either element or W element, the first operation is start margin valid? Return to. One bar / space like this
While judging whether the spelling is valid or not, it is judged whether or not the first character is the start character 69, and if it is invalid, the process returns to the first motion through the operation of the error information output E2. If the start character 69 is valid, a message decoding routine is entered. First, in the bar / space length capture, check the element and width as above,
If it is invalid, the operation returns to the first operation after the operation of error information output E3, E5, E6. When it is valid, the logic value of each element is determined and sequentially shifted, and the above operation is repeated until 9 bits are formed, that is, until one character is formed.
When one character is detected, it is determined whether or not there are three elements in W in 9 bits (9 elements) which is a characteristic of 3of9Code. If there are not three, the operation returns to the first operation via the error information output E2 '. When it is confirmed that there are three W elements, the stop character 72 is next determined, and when the stop character 72 is detected, the bar code data 8-bit parallel signal (b ') is output in the data output.
Is output. If the stop character 72 is not detected yet, the internal ASCII code table is referenced to convert the input character into an ASCII code corresponding to the input data, and the character data is stored in the internal output buffer until the stop character 72 is detected. However, if the number of characters in the message exceeds 29, including the checksum character, is the message too long? , And returns to the first operation via the error information output E4. On the other hand, although not shown, the bar code decoder 23 performs an initialization operation immediately after activation to set the 8-bit parallel signal (b ') to 00H, indicating that the CPU 17 is preparing for output. And the first operation, which is the start margin, is effective? Then, in the character data storage, the message stored in the output buffer is sequentially output as an 8-bit parallel signal (b ') in the data output, and the control signal (c-2) from the CPU 17 is set to the L level. As a result, the buffer circuit 24 is activated and the third I / O 1 is output as the barcode data output (b-1).
Transferred to CPU 17 via 1.

ここで、エラー情報出力E2,E3,E5,E6,E2′,E4の動作を
説明する。上記いずれかのエラーが検出されると、バー
コードデコーダ23は7ビットエラー情報信号(k′)を
出力し、制御信号(c−2)がLレベルになるとエラー
情報信号(k)がエラー表示回路26を駆動すると共に8
ビット並列信号(b′)に所定のエラーコードを出力す
る。この出力を受けるエラー表示回路26は、エラー情報
出力E2,E2′においては発光ダイオード27bを点灯させ、
以下エラー情報出力E3,E5,E6,E4においてはそれぞれ発
光ダイオード27c,27e,27f,27dを点灯させる。そして、
エラーがなく正しくバーコードを読取った場合は、発光
ダイオード27gのみを駆動する7ビットエラー情報信号
(k′)を出力する。この時、発光ダイオード27gが点
灯すると同時にインバータ30aを介してNANDゲート30をO
N状態にし発振回路29が動作状態になり発音体28を駆動
する。従って、本発明装置に接続されている変換器1
が、定格容量10[t]、較正値3950[με]の荷重変換
器であるとして、今オペレータが操作パネルのキーボー
ド11aによってバーコード読取り動作を指定し、光学式
スキャナ3でバーコードパターン2上をスキャンし、正
しくバーコード情報を読取ったとすると、発音体28が鳴
り発光ダイオード27gが点灯してバーコード読取り完了
を示し、デジタル表示器16には、第4図の74〜77に示し
た表示が形成される。
Here, the operation of the error information outputs E2, E3, E5, E6, E2 ', E4 will be described. When any of the above errors is detected, the bar code decoder 23 outputs a 7-bit error information signal (k '), and when the control signal (c-2) becomes L level, the error information signal (k) indicates an error. Drive circuit 26 and 8
A predetermined error code is output to the bit parallel signal (b '). The error display circuit 26 receiving this output turns on the light emitting diode 27b in the error information output E2, E2 ',
In the following error information outputs E3, E5, E6 and E4, the light emitting diodes 27c, 27e, 27f and 27d are turned on. And
When the bar code is correctly read without any error, the 7-bit error information signal (k ') for driving only the light emitting diode 27g is output. At this time, the light emitting diode 27g is turned on and, at the same time, the NAND gate 30 is turned on through the inverter 30a.
In the N state, the oscillation circuit 29 becomes the operating state and the sounding body 28 is driven. Therefore, the converter 1 connected to the device of the present invention
Is a load converter having a rated capacity of 10 [t] and a calibration value of 3950 [με], the operator now specifies the bar code reading operation with the keyboard 11a of the operation panel, and the optical scanner 3 displays the bar code pattern 2 on the bar code pattern 2. If the bar code information is read correctly, the sounding body 28 sounds and the light emitting diode 27g lights up to indicate that the bar code reading is completed. The digital display 16 displays the indications 74 to 77 in FIG. Is formed.

次に、係数付加回路7の動作を説明する。CPU17は、上
述のようにバーコードデータ出力(b−1)によるバー
コード情報を表示した後、係数算出の動作に移る(第7
図参照)。本実施例の前置増幅器6は、 1[με]=1[μV]なる出力信号(d)を出力する
ので、上記変換器1の場合、上記出力信号(d)、すな
わち係数付加回路7の入力電圧をEiとすると、A/D変換
回路8のアナログ最大入力電圧は10Vであるから、 Ei=(3950×10-6/10000)・W (1) が成立し、また、 Ei・A=10 (2) が成立つ、ただしWは変換器1が受ける荷重である。式
(1),(2)より、係数付加回路7に要求される総合
利得Aは、 A=10000×10/3950×10-6×W (3) となり、ここで定格容量としてW=10[t]を式(3)
に代入すると ∴A10=2532 (4) となり、定格容量10[t]、較正値3950[με]の荷重
変換器1を較正するためには、係数付加回路7の総合利
得が2532倍になっていればよいことがわかる。従って、
CPU17は、上記式(1)〜(4)の演算を行ない、次に
第6図に示す制御データ信号のビット定義に従って第2
のI/O10を介して制御データ信号(f)とラッチ信号
(e)を係数付加回路7へ出力する。まず、制御データ
信号(f)として00Hを出力し、ラッチ信号(e)を瞬
時Hレベルにする。上記制御データ信号(f)の上位ニ
ブル信号(f−2)は選択部35のデコーダ45の入力端D0
〜D3に入力され、その出力端Y0が選ばれ、ラッチ49は上
記ラッチ信号(e)によってデコーダ45の出力端Y0から
の出力をラッチし出力端Q0の出力をHレベルにする。一
方、下位ニブル信号(f−1)はZero電圧挿入部33のデ
コーダ45の入力端D0〜D3に入力され出力端Y0の出力がH
レベルになるが出力端Y0は、どこにも接続されていない
ので、出力端Y1〜Y4の出力はLレベルのままである。デ
コーダ49の出力端Q0からの出力によってラッチ50がLレ
ベルのデータをラッチするため、ラッチ50の各出力端Q0
〜Q3における出力は、すべてLレベルを保持する。その
結果、アナログスイッチ39a〜39dは、すべて常閉接点B
が閉成されて演算増幅器41a〜41dの出力端が接続された
状態となる。つまり、上述の演算結果である式(4)の
A10=2532には0(Zero)が含まれていないので、Zero
電圧挿入部33は非動作状態に設定するのである。
Next, the operation of the coefficient adding circuit 7 will be described. After displaying the bar code information by the bar code data output (b-1) as described above, the CPU 17 shifts to the coefficient calculation operation (seventh step).
See figure). Since the preamplifier 6 of this embodiment outputs the output signal (d) of 1 [με] = 1 [μV], in the case of the converter 1, the output signal (d), that is, the coefficient adding circuit 7 is output. When the input voltage is Ei, the maximum analog input voltage of the A / D conversion circuit 8 is 10V, so Ei = (3950 × 10 −6 / 10000) · W (1) holds, and Ei · A = 10 (2) holds, where W is the load that the converter 1 receives. From the equations (1) and (2), the total gain A required for the coefficient adding circuit 7 is A = 10000 × 10/3950 × 10 −6 × W (3), where W = 10 [Rated capacity] t] in equation (3)
Substituting into ∴A 10 = 2532 (4), and in order to calibrate load converter 1 with rated capacity 10 [t] and calibration value 3950 [με], the total gain of coefficient addition circuit 7 becomes 2532 times. I understand that it is all right. Therefore,
The CPU 17 performs the operations of the above equations (1) to (4), and then executes the second operation according to the bit definition of the control data signal shown in FIG.
The control data signal (f) and the latch signal (e) are output to the coefficient adding circuit 7 through the I / O 10 of. First, 00H is output as the control data signal (f), and the latch signal (e) is instantly set to the H level. The upper nibble signal (f-2) of the control data signal (f) is the input terminal D 0 of the decoder 45 of the selection unit 35.
Is input to to D 3, its output Y 0 is selected, the latch 49 is in the H level the output of the latch output terminal Q 0 output from the output terminal Y 0 of the decoder 45 by the latch signal (e) . On the other hand, the lower nibble signal (f-1) is input to the input terminals D 0 to D 3 of the decoder 45 of the Zero voltage inserting section 33, and the output of the output terminal Y 0 is H level.
However, since the output terminal Y 0 is not connected to anything, the outputs of the output terminals Y 1 to Y 4 remain at the L level. Since the latch 50 latches the L level data by the output from the output terminal Q 0 of the decoder 49, each output terminal Q 0 of the latch 50.
The outputs in ~ Q 3 all hold the L level. As a result, the analog switches 39a to 39d are all normally closed contacts B.
Is closed and the output terminals of the operational amplifiers 41a to 41d are connected. That is, in the equation (4), which is the above calculation result,
Zero (0) is not included in A 10 = 2532.
The voltage inserting unit 33 is set in the non-operating state.

次に、CPU17は、制御データ信号(f)として12Hを出力
する。上位ニブル信号(f−2)は、1Hであるからデコ
ーダ45の出力端Y1の出力のみHレベルになりラッチ信号
(e)によってラッチ45の出力端Q1のみがHレベルに保
持される(尚、この時点で上記Q0のHレベルは解除され
る)。一方、2Hの値を有する下位ニブル信号(f−1)
は、ラッチ48dによってラッチされ、このラッチ48dの出
力端Q0の出力はLレベル、出力端Q1の出力はHレベル、
同様に出力端Q2およびQ3の出力は、それぞれLレベルに
保持される。その結果係数切換回路62d内において係数
「2」が設定される(詳しくは後述する)。以下、同様
の手順で、制御データ信号(f)として、23H、35H、42
Hを出力して、10位から1000位までの係数をそれぞれ
「3」,「5」,「2」に設定する。さて、係数切換回
路62aの動作を詳しく説明すると、制御データ信号
(f)として上記42Hが出力された場合、ラッチ48aの入
力端D0〜D3へ印加されるデータ信号がラッチされその出
力端Q1の出力がHレベルで出力端Q0,Q2,Q3の各出力がL
レベルに保持される。その結果、アナログスイッチ38b
のみ閉成される。そこで、入力抵抗59は4[Ω]であ
り、帰還抵抗57aは8000[Ω]であるからこの1000位の
回路における利得をA0とすると、A0=8000/4=2000とな
り、以下同様100位の回路の利得をA1、10位の回路の利
得をA2、1位の回路の利得をA3とすると、A1=500、A2
=30、A3=2となり、Zero電圧挿入部33は非動作状態な
ので、単なる反転加算器として動作し、A0+A1+A2+A3
=2532となる。
Next, the CPU 17 outputs 12H as the control data signal (f). Since the upper nibble signal (f-2) is 1H, only the output of the output terminal Y 1 of the decoder 45 becomes H level, and only the output terminal Q 1 of the latch 45 is held at H level by the latch signal (e) ( At this point, the H level of Q 0 is released). On the other hand, the lower nibble signal (f-1) having a value of 2H
Is latched by a latch 48d, the output of the output terminal Q 0 of the latch 48d is at L level, the output of the output terminal Q 1 is at H level,
Similarly, the outputs of the output terminals Q 2 and Q 3 are held at the L level. As a result, the coefficient "2" is set in the coefficient switching circuit 62d (details will be described later). Thereafter, in the same procedure, as control data signal (f), 23H, 35H, 42
Output H and set the coefficients from 10th to 1000th to "3", "5", and "2", respectively. Now, the operation of the coefficient switching circuit 62a will be described in detail. When the above 42H is output as the control data signal (f), the data signal applied to the input terminals D 0 to D 3 of the latch 48a is latched and its output terminal is output. The output of Q 1 is at H level, and the outputs of output terminals Q 0 , Q 2 and Q 3 are at L level.
Hold on to the level. As a result, analog switch 38b
Only closed. Therefore, since the input resistance 59 is 4 [Ω] and the feedback resistance 57a is 8000 [Ω], assuming that the gain in this 1000th circuit is A 0 , A 0 = 8000/4 = 2000, and so on. If the gain of the 1st circuit is A 1 , the gain of the 10th circuit is A 2 , and the gain of the 1st circuit is A 3 , then A 1 = 500, A 2
= 30, A 3 = 2, and the Zero voltage insertion unit 33 is in the non-operating state, so it operates as a mere inverting adder, and A 0 + A 1 + A 2 + A 3
= 2532.

次に、CPU17は、桁移動部31を所定の状態に設定する
が、係数付加部32は、1000位〜1位までの4桁しか設定
できないので式(4)に示す演算結果が1000位〜1位の
4桁になっているか否かを判定し、4桁になるように桁
移動部31を設定する。因みに、較正値3950[με]の荷
重変換器において、定格容量がそれぞれ1000[t]、10
0[t]、10[t]、1[t]、100[kg]である場合、
係数付加回路7に要求される総合利得は式(1)〜式
(4)によって、それぞれ253164,25316,2532,253.2,2
5.32となるので、桁移動部31はそれぞれ0.01倍、0.1
倍、1倍、10倍、100倍に設定すればよいことになる。
従って、本実施例の場合は、1倍に設定するために制御
データ信号(f)として52Hを係数付加回路7へ出力す
る。デコーダ45は、上位ニブル信号(f−2)として5H
をデコードし、出力端Y5の出力がHレベルになり、ラッ
チ信号(e)によってラッチ49の出力Q5がHレベルに保
持される。一方、下位ニブル信号(f−1)として2Hが
デコーダ44でデコードされ、出力端Y2がHレベルになり
上記ラッチ49の出力Q5の出力信号によりラッチ47の入力
信号がラッチされ、ラッチ47の出力端Q2がHレベルに保
持される。その結果、アナログスイッチ37cが閉成さ
れ、入力抵抗54が入力端子36と演算増幅器40の反転入力
端との間に接続される。この入力抵抗54と帰還抵抗51は
共に同じ抵抗値Rであるから利得が1の反転増幅器とし
て作動する。尚、反転部34は、利得が1の反転増幅器
で、係数付加回路7の入力信号と出力信号との極性を一
致させるためだけのものである。
Next, the CPU 17 sets the digit moving unit 31 to a predetermined state, but the coefficient adding unit 32 can set only four digits from the 1000th place to the 1st place. It is determined whether the first digit is 4 digits, and the digit moving unit 31 is set to have 4 digits. By the way, in the load transducer with the calibration value of 3950 [με], the rated capacity is 1000 [t] and 10 respectively.
In case of 0 [t], 10 [t], 1 [t], 100 [kg],
The total gain required for the coefficient adding circuit 7 is calculated by the equations (1) to (4) as 253164, 25316, 2532, 253.2, 2 respectively.
Since it is 5.32, the digit moving unit 31 is 0.01 times and 0.1 times, respectively.
It should be set to 1x, 1x, 10x, 100x.
Therefore, in the case of the present embodiment, 52H is output to the coefficient adding circuit 7 as the control data signal (f) in order to set 1 time. The decoder 45 outputs 5H as the higher nibble signal (f-2).
Is decoded, the output of the output terminal Y 5 becomes H level, and the output Q 5 of the latch 49 is held at H level by the latch signal (e). On the other hand, 2H as the lower nibble signal (f-1) is decoded by the decoder 44, the output terminal Y 2 becomes H level, the input signal of the latch 47 is latched by the output signal of the output Q 5 of the latch 49, and the latch 47 The output terminal Q 2 of is held at the H level. As a result, the analog switch 37c is closed, and the input resistor 54 is connected between the input terminal 36 and the inverting input terminal of the operational amplifier 40. Since both the input resistor 54 and the feedback resistor 51 have the same resistance value R, they operate as an inverting amplifier with a gain of 1. The inverting section 34 is an inverting amplifier having a gain of 1, and is only for matching the polarities of the input signal and the output signal of the coefficient adding circuit 7.

上述のように係数付加回路7を設定した後、CPU17は、A
/D変換回路8に制御信号(j)をもって、係数付加回路
7のアナログ出力信号(g)をデジタル値に変換して8
ビット出力信号(i)として出力するよう第1のI/O9を
介して指示する。A/D変換回路8は、応答信号(h)を
もって変換終了をCPU17に告知し、CPU17は、その時の8
ビット出力信号を取込み、そのデータをデジタル表示器
16に表示する。その後、CPU17は、指示読取り動作に戻
り、オペレータの指示に従った上述の動作を繰返す。
After setting the coefficient adding circuit 7 as described above, the CPU 17
The control signal (j) is applied to the / D conversion circuit 8 to convert the analog output signal (g) of the coefficient adding circuit 7 into a digital value and
It is instructed via the first I / O 9 to output as the bit output signal (i). The A / D conversion circuit 8 notifies the CPU 17 of the end of conversion with the response signal (h), and the CPU 17 notifies the CPU 8 at that time.
Captures bit output signals and displays the data on a digital display
Display on 16. After that, the CPU 17 returns to the instruction reading operation and repeats the above-described operation according to the operator's instruction.

上述のように本発明装置は、バーコードリーダ5を備え
ているので、従来例のように変換器に付された試験成績
表等から定格容量、較正値等をオペレータが目視によっ
て読取る必要がなく、また係数付加回路7をCPU17が自
動的に設定するので、較正のための基本操作が大幅に改
善され、特に専門知識を持たないオペレータにも容易に
較正・測定の操作が可能である。つまりオペレータが操
作すべきことは、測定もしくはバーコード読取りの指示
と、光学式スキャナ3をバーコードパターン2上でスキ
ャンすることのみであり、測定器の操作に神経を使うこ
となく、本来の目的である測定結果の分析等の作業に専
念することができ、測定・分析作業の効率化は図れる。
As described above, since the device of the present invention includes the bar code reader 5, it is not necessary for the operator to visually read the rated capacity, the calibration value and the like from the test result table and the like attached to the converter as in the conventional example. Moreover, since the coefficient adding circuit 7 is automatically set by the CPU 17, the basic operation for calibration is greatly improved, and even an operator who has no special knowledge can easily perform the operation of calibration and measurement. In other words, what the operator should operate is only the instruction of measurement or barcode reading and scanning of the optical scanner 3 on the barcode pattern 2. Therefore, it is possible to concentrate on the work such as the analysis of the measurement result, and the efficiency of the measurement / analysis work can be improved.

尚、本発明は、上述し且つ図面に示した実施例に限ら
ず、種々の変形実施が可能であることはいうまでもな
い。例えば、係数付加回路7の出力信号を外部に取出す
端子を設け、アナログ記録計、いわゆるペンレコーダ等
に接続することも可能であり、また内部においてメータ
等に接続し、アナログ表示させることも可能である。一
方、CPU17は、8ビットデータバスのものに限ることな
く、測定の精度、ユーザの要望等によって16ビット、4
ビットのものも可能であり、また第1のI/O9、第2のI/
O10、第3のI/O11を省略してデータバス12に直結するこ
とも可能である。
Needless to say, the present invention is not limited to the embodiment described above and shown in the drawings, and various modifications can be made. For example, it is possible to provide a terminal for taking out the output signal of the coefficient adding circuit 7 and connect it to an analog recorder, a so-called pen recorder or the like, or connect it internally to a meter or the like and display it in analog form. is there. On the other hand, the CPU 17 is not limited to an 8-bit data bus, but 16 bits
Bits are also possible, first I / O9, second I / O9
It is also possible to omit O10 and the third I / O11 and directly connect to the data bus 12.

(e) 効果 以上詳述したように、本発明によれば、物理量−電気量
変換器固有の較正値を含んだ個体情報が所定のコード規
則に従って変換されたバーコード(パターン)を予め当
該物理量−電気量変換器に直接または間接的に付してお
き、このバーコードを光学式スキャナで読取る操作をす
ることにより、バーコードデコーダが光学スキャナから
得られたバーコードキャラクタをコード規則に従って逆
変換して個体情報に含まれている較正値を解読し、係数
演算手段が制御手段の制御を受けてその解読された較正
値に対応する係数を算出しデジタル信号として係数付加
手段に出力し、係数付加手段としての可変利得増幅器が
制御手段の制御を受けて物理量−電気量変換器の出力信
号にその係数を乗ずるように利得を変化し、この係数付
加手段によって得られたアナログ信号をアナログ/デジ
タル変換手段がデジタル信号に変換し、表示手段がバー
コードに付された個体情報およびアナログ/デジタル変
換手段から出力される測定データ等を表示するように構
成したので、従来の較正装置の問題点とされていた、例
えば変換器に付されている試験成績表等より較正値等を
読取り、比較計算を行ったり、その読取った数値をスイ
ッチにより設定する手間がかかることおよび読取り誤り
が生じる虞れがあること、上記試験成績表等により極性
を知り、切換スイッチを該当する極性に設定し、次いで
測定レンジの設定およびメータをフルスケールに合わせ
るために、検波出力電圧を直流増幅器の外部操作可能な
可変抵抗器等を操作するといった煩雑な調整が必要であ
ること、当該装置に精通した者でなければ容易に操作が
できないこと、等の問題点を悉く解消することができ、
特にバーコードリーダで物理量−電気量変換器に付され
たバーコードを読取るだけの簡単な操作で、誤りなく迅
速に較正をすることができ、しかも較正値は、対応する
係数に変換し、物理量測定器の測定系内に挿入された可
変利得増幅器よりなる係数付加手段に転送してその利得
を変化させるように構成したので、部材の共通化による
コストアップの抑制が図られると共に多数の較正値を測
定することができ、その上、一般に大量に市販されてい
るバーコードリーダを読取り手段として採用可能にして
この面でもコストアップを最小限に抑制し得る較正装置
を提供することができる。
(E) Effect As described above in detail, according to the present invention, a barcode (pattern) obtained by converting individual information including a calibration value specific to a physical quantity-electric quantity converter according to a predetermined code rule is stored in advance as the physical quantity. -By attaching the bar code directly or indirectly to the electrical quantity converter and reading the bar code with the optical scanner, the bar code decoder reverses the bar code character obtained from the optical scanner according to the code rule. Then, the calibration value included in the individual information is decoded, the coefficient calculation means receives the control of the control means, calculates the coefficient corresponding to the decoded calibration value, and outputs it as a digital signal to the coefficient addition means. Under the control of the control means, the variable gain amplifier as the addition means changes the gain so that the output signal of the physical quantity-electric quantity converter is multiplied by the coefficient, and the coefficient addition means is added. The analog signal obtained by the above is converted into a digital signal by the analog / digital conversion means, and the display means is configured to display the individual information attached to the bar code and the measurement data output from the analog / digital conversion means. Therefore, it has been troublesome to read the calibration value and the like from the test result table etc. attached to the converter, which has been a problem of the conventional calibration device, to perform the comparison calculation, and to set the read numerical value with the switch. In order to detect this and the possibility of reading errors, to know the polarity from the above test result table, set the selector switch to the appropriate polarity, then set the measurement range and set the meter to full scale. Familiar with the device, requiring complicated adjustments such as operating a variable resistor that can operate the voltage externally of the DC amplifier. It is possible to solve problems such as that it can not be operated easily by only those who have done it,
In particular, it is possible to calibrate quickly without error by a simple operation of reading the bar code attached to the physical quantity-electric quantity converter with a bar code reader, and the calibration value is converted into the corresponding coefficient to obtain the physical quantity. Since the gain is changed by transferring it to the coefficient adding means consisting of the variable gain amplifier inserted in the measuring system of the measuring instrument, the cost increase due to the common use of members can be suppressed and a large number of calibration values can be obtained. In addition, it is possible to provide a calibration device that can measure the above-mentioned value and can use a bar code reader that is generally commercially available in large quantities as a reading means, and can suppress the cost increase to the minimum also in this respect.

【図面の簡単な説明】[Brief description of drawings]

第1図は、本発明の一実施例の構成を示すブロック図、
第2図は、バーコードリーダの構成を示すブロック図、
第3図は、係数付加回路の一実施例を示す回路図、第4
図は、バーコードシンボルの構成図、第5図は、バーコ
ードデコーダの概略動作フローチャート、第6図は、制
御データ信号のビット定義を示した図、第7図は、本発
明装置全体の動作を説明をするための概略フローチャー
ト、第8図は、従来例の構成を示す回路図、第9図は、
第8図の回路を改善した他の従来例の構成を示す回路
図、第10図は、さらに改善を加えた他の従来例の構成を
示す回路図である。 1……変換器、 1a……測定用ブリッジ、 1b……測定ブリッジ用電源、 2……バーコードパターン、 3……光学式スキャナ、 4……バーコードデコーダ部、 6……前置増幅器、 7……係数付加回路、 8……A/D変換回路、 9……第1のI/O、 10……第2のI/O、 11……第3のI/O、 11a……キーボード、 12……8ビットデータバス、 13……16ビットアドレスバス、 14……制御信号線、 15……応答信号線、 16……デジタル表示器、 17……CPU、 18……ROM、 19……RAM、 20……光学センサ、 21……波形整形回路、 22……エッジ検出回路、 23……バーコードデコーダ、 24……バッファ回路、 25……ゲート回路、 26……エラー表示回路、 28……発音体、 31……桁移動部、 32……係数付加部、 33……Zero電圧挿入部、 34……反転部、 35……選択部、 37a〜37e,38a〜38d,39a〜39d……アナログスイッチ、 40,41a〜41d,42,43……演算増幅器、 44〜46……デコーダ、 47,48a〜48d,49,50……ラッチ、 62a〜62d……係数切換回路。
FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention,
FIG. 2 is a block diagram showing the configuration of the bar code reader,
FIG. 3 is a circuit diagram showing an embodiment of the coefficient adding circuit, and FIG.
FIG. 5 is a block diagram of a bar code symbol, FIG. 5 is a schematic operation flowchart of a bar code decoder, FIG. 6 is a view showing bit definitions of control data signals, and FIG. 7 is an operation of the entire apparatus of the present invention. 8 is a schematic flow chart for explaining the above, FIG. 8 is a circuit diagram showing a configuration of a conventional example, and FIG.
FIG. 8 is a circuit diagram showing a configuration of another conventional example in which the circuit of FIG. 8 is improved, and FIG. 10 is a circuit diagram showing a configuration of another conventional example in which the circuit is further improved. 1 ... Converter, 1a ... Measuring bridge, 1b ... Measuring bridge power supply, 2 ... Bar code pattern, 3 ... Optical scanner, 4 ... Bar code decoder section, 6 ... Preamplifier, 7 ... coefficient addition circuit, 8 ... A / D conversion circuit, 9 ... first I / O, 10 ... second I / O, 11 ... third I / O, 11a ... keyboard , 12 …… 8-bit data bus, 13 …… 16-bit address bus, 14 …… control signal line, 15 …… response signal line, 16 …… digital display, 17 …… CPU, 18 …… ROM, 19… ... RAM, 20 ... Optical sensor, 21 ... Wave shaping circuit, 22 ... Edge detection circuit, 23 ... Bar code decoder, 24 ... Buffer circuit, 25 ... Gate circuit, 26 ... Error display circuit, 28 …… Sound generator, 31 …… Digit shift part, 32 …… Coefficient addition part, 33 …… Zero voltage insertion part, 34 …… Inversion part, 35 …… Selection part, 37a to 37e, 38a to 38d, 39a 39d ...... analog switches, 40,41A~41d, 42, 43 ...... operational amplifier, 44 to 46 ...... decoder, 47,48A~48d, 49, 50 ...... latch, 62a to 62d ...... factor switching circuit.

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】荷重、圧力、変位、加速度、トルク、ひず
み、温度等の物理量を電気量に変換する物理量−電気量
変換器を用いて上記物理量を測定する物理量測定器にお
いて、上記物理量−電気量変換器固有の較正値を含んだ
個体情報が所定のコード規則に従って変換され当該物理
量−電気量変換器に直接または間接的に付されたバーコ
ードを、光学的に読取る光学式スキャナとこの光学式ス
キャナから得られたバーコードキャラクタを上記コード
規則に従って逆変換するバーコードデコーダよりなるバ
ーコードリーダと、このバーコードリーダによって得ら
れた個体情報に含まれている較正値に対応する係数を算
出する係数演算手段と、この係数演算手段から出力され
る係数をデジタル制御信号として受け、上記物理量−電
気量変換器の出力信号にその係数を乗ずるように利得が
上記係数によって制御される可変利得増幅器よりなる係
数付加手段と、この係数付加手段によって得られたアナ
ログ信号をデジタル信号に変換するアナログ/デジタル
変換手段と、上記係数演算手段に上記係数を算出させる
と共に算出された上記係数を上記係数付加手段に入力さ
せ上記物理量−電気量変換器の出力信号に上記係数を乗
ずるように上記係数付加手段を制御する制御手段と、こ
の制御手段から転送されるデータおよび上記アナログ/
デジタル変換手段から出力される測定データを表示する
表示手段とから構成されていることを特徴とする物理量
測定器における較正装置。
1. A physical quantity measuring instrument for measuring a physical quantity using a physical quantity-electric quantity converter for converting a physical quantity such as load, pressure, displacement, acceleration, torque, strain, and temperature into an electric quantity. An optical scanner that optically reads a bar code directly or indirectly attached to the physical quantity-electric quantity converter by converting individual information including a calibration value specific to the quantity converter according to a predetermined code rule, and the optical scanner. Formula Bar code reader which converts the bar code character obtained from the scanner according to the above code rule, and the coefficient corresponding to the calibration value contained in the individual information obtained by this bar code reader. And a coefficient output from the coefficient calculating means as a digital control signal to output the physical quantity-electric quantity converter. Coefficient adding means whose gain is controlled by the coefficient so that the signal is multiplied by the coefficient, an analog / digital converting means for converting an analog signal obtained by the coefficient adding means into a digital signal, Control means for causing the coefficient calculating means to calculate the coefficient and for inputting the calculated coefficient to the coefficient adding means to control the coefficient adding means so as to multiply the output signal of the physical quantity-electric quantity converter by the coefficient. , The data transferred from this control means and the analog /
A calibration device in a physical quantity measuring instrument, comprising: a display device for displaying measurement data output from a digital conversion device.
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