JPH075279A - Timer circuit - Google Patents

Timer circuit

Info

Publication number
JPH075279A
JPH075279A JP5143746A JP14374693A JPH075279A JP H075279 A JPH075279 A JP H075279A JP 5143746 A JP5143746 A JP 5143746A JP 14374693 A JP14374693 A JP 14374693A JP H075279 A JPH075279 A JP H075279A
Authority
JP
Japan
Prior art keywords
register
clock
timer
basic
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5143746A
Other languages
Japanese (ja)
Inventor
Manabu Kobayashi
学 小林
Kenichi Narukawa
健一 成川
Original Assignee
Yokogawa Electric Corp
横河電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yokogawa Electric Corp, 横河電機株式会社 filed Critical Yokogawa Electric Corp
Priority to JP5143746A priority Critical patent/JPH075279A/en
Publication of JPH075279A publication Critical patent/JPH075279A/en
Pending legal-status Critical Current

Links

Abstract

PURPOSE:To reduce power consumption and make the change of setting accuracy easy by comparing with the set time and changing the setting accuracy accordingly to a frequency dividing clock. CONSTITUTION:At a setting register 31 of a timer part 30, a timer value corresponding to the time data is set and the output frequency of a frequency clock generation circuit 10 is set so as to get desired accuracy. Then a reset pulse is input to an input terminal 24 to reset a basic time data producing part 20, a basic clock is counted one by one with a counter 22 and the count value of the counter 22 at the moment of every rise of the frequency dividing clock is held with a frequency dividing register 23. On the other hand, an adding circuit 32 of each timer part 30 receives the output data A of the frequency dividing register 23 and the output data B of an adding register 33 and outputs A+B to a comparison circuit 34. The comparison circuit 34 outputs a timeout signal when the input value, A+B exceeds the timer value set in the setting register 31.

Description

【発明の詳細な説明】Detailed Description of the Invention
【0001】[0001]
【産業上の利用分野】本発明はタイマー回路に関し、詳
しくは、複数の時間信号を出力するのに適した低消費電
力のタイマー回路構成に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a timer circuit, and more particularly to a low power consumption timer circuit configuration suitable for outputting a plurality of time signals.
【0002】[0002]
【従来の技術】例えばシーケンス制御にあたっては、予
め設定された時間関係で所定の処理が実行される。その
ためには、予め設定された時間が経過した時点でタイム
アウト信号を出力する複数のタイマーが必要になる。そ
こで、従来、このように複数のタイマーを必要とする場
合には、例えば図3に示すように、基本クロック発生回
路1から出力される基本クロックを共有するように構成
された同一構成の複数のタイマーモジュール2が用いら
れていた。
2. Description of the Related Art For example, in sequence control, a predetermined process is executed with a preset time relationship. For that purpose, a plurality of timers that output a time-out signal when a preset time has elapsed are required. Therefore, conventionally, when a plurality of timers are required in this way, a plurality of timers of the same configuration configured to share the basic clock output from the basic clock generation circuit 1 as shown in FIG. The timer module 2 was used.
【0003】図4はこのような従来のタイマーモジュー
ル2の一例のブロック図である。3は基本クロックカウ
ンタであり、基本クロック発生回路1から出力される基
本クロックを計数する。4は時間設定部であり、所望の
時間データが設定される。5はタイムアウト検出部であ
り、基本クロックカウンタ3の計数値と時間設定部4の
設定値とを基本クロックに従って逐次比較し、基本クロ
ックカウンタ3の計数値が時間設定部4の設定値と等し
くなった時点でタイムアウト信号を出力する。
FIG. 4 is a block diagram of an example of such a conventional timer module 2. A basic clock counter 3 counts the basic clocks output from the basic clock generation circuit 1. A time setting unit 4 sets desired time data. Reference numeral 5 denotes a time-out detection unit, which sequentially compares the count value of the basic clock counter 3 and the setting value of the time setting unit 4 according to the basic clock, and the count value of the basic clock counter 3 becomes equal to the setting value of the time setting unit 4. A time-out signal is output at the point of time.
【0004】[0004]
【発明が解決しようとする課題】しかし、図4の構成に
よれば、タイムアウト検出部5は基本クロックカウンタ
3の計数値と時間設定部4の設定値とを基本クロックに
従って逐次比較しているために消費電力が大きくなり、
回路構成も大型になるという問題点がある。また、この
ようなタイマーの設定精度は基本クロックの周波数(周
期)によって一義的に決まることから任意に変えること
は困難であり、自由度が低い。
However, according to the configuration of FIG. 4, the timeout detection unit 5 sequentially compares the count value of the basic clock counter 3 and the set value of the time setting unit 4 according to the basic clock. Power consumption increases,
There is a problem that the circuit configuration becomes large. Further, since the setting accuracy of such a timer is uniquely determined by the frequency (cycle) of the basic clock, it is difficult to arbitrarily change it, and the degree of freedom is low.
【0005】本発明はこのような問題点を解決するもの
であって、その目的は、消費電力を比較的小さくでき、
設定精度の変更が容易に行えるタイマー回路を実現する
ことにある。
The present invention solves such a problem, and an object thereof is to make power consumption relatively small.
It is to realize a timer circuit that can easily change the setting accuracy.
【0006】[0006]
【課題を解決するための手段】本発明は、このような問
題点を解決するために、分周クロック発生回路と、基本
クロック発生回路,基本クロックを計数するカウンタ,
このカウンタの計数値を分周クロックに従って分周デー
タとしてホールドして出力する分周レジスタとで構成さ
れた基本時間データ生成部と、所望の時間データが設定
される設定レジスタ,基本時間データ生成部の分周レジ
スタにホールドされた分周データを分周クロックに従っ
て累積加算する累積加算手段,これら設定レジスタに設
定された時間データと累積加算手段の出力データの大小
関係を比較してタイムアウト信号を出力する比較手段と
で構成された少なくとも一つのタイマー部、とからなる
ことを特徴とする。
In order to solve such problems, the present invention provides a divided clock generation circuit, a basic clock generation circuit, a counter for counting basic clocks,
A basic time data generation unit configured by a frequency division register that holds and outputs the count value of this counter as frequency division data according to a frequency division clock, a setting register in which desired time data is set, and a basic time data generation unit Accumulating means for accumulatively adding the divided data held in the dividing register according to the dividing clock, and comparing the time data set in these setting registers with the output data of the accumulating means to output a timeout signal And at least one timer unit composed of a comparison means for
【0007】[0007]
【作用】基本時間データ生成部は、基本クロックの計数
値を分周クロックに従ってホールドしたデータを基本時
間データとして出力する。タイマー部は、基本時間デー
タを分周クロックに従って累積加算したデータと予め設
定された時間データとの大小関係を比較してタイムアウ
ト信号を出力する。
The basic time data generator outputs the data obtained by holding the count value of the basic clock in accordance with the divided clock as the basic time data. The timer section compares the magnitude relation between the data obtained by cumulatively adding the basic time data according to the frequency dividing clock and the preset time data, and outputs a time-out signal.
【0008】これにより、タイマー部の比較動作は分周
クロックに従って行われることになり、基本クロックに
従って比較動作を行う場合に比べて比較回数が減ること
から消費電力を少なくできる。また、時間の設定精度は
分周クロックの設定周波数(周期)を変更することによ
って容易に変更できる。
As a result, the comparison operation of the timer section is performed according to the divided clock, and the number of comparisons is reduced as compared with the case where the comparison operation is performed according to the basic clock, so that the power consumption can be reduced. The time setting accuracy can be easily changed by changing the set frequency (cycle) of the divided clock.
【0009】[0009]
【実施例】以下、図面を用いて本発明の実施例を説明す
る。図1は本発明の一実施例の回路図である。図1にお
いて、10は分周クロック発生回路、20は基本時間デ
ータ生成部、30はタイマー部である。なお、タイマー
部30は必要に応じて複数ブロックが基本時間データ生
成部20に対して並列に接続されるが、図1では1つだ
けを代表して示している。
Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a circuit diagram of an embodiment of the present invention. In FIG. 1, 10 is a divided clock generation circuit, 20 is a basic time data generation unit, and 30 is a timer unit. Note that the timer unit 30 has a plurality of blocks connected in parallel to the basic time data generation unit 20 as necessary, but only one is shown as a representative in FIG.
【0010】基本時間データ生成部20は、基本クロッ
クを出力する基本クロック発生回路21、この基本クロ
ック発生回路21から出力される基本クロックを計数す
るカウンタ22、このカウンタ22の計数値を分周クロ
ック発生回路10から出力される分周クロックに従って
分周データとしてホールドして出力する分周レジスタ2
3などで構成されている。24はリセットパルスの入力
端子であり、オアゲート25の一方の入力端子に接続さ
れるとともに分周レジスタ23のリセット端子に接続さ
れている。オアゲート25の他方の入力端子には分周ク
ロック発生回路10の出力端子が接続され、オアゲート
25の出力端子はカウンタ22のリセット端子に接続さ
れている。
The basic time data generator 20 includes a basic clock generating circuit 21 for outputting a basic clock, a counter 22 for counting the basic clocks output from the basic clock generating circuit 21, and a count value of the counter 22 for dividing clocks. Frequency division register 2 which holds and outputs frequency division data according to the frequency division clock output from the generation circuit 10.
It is composed of 3, etc. A reset pulse input terminal 24 is connected to one input terminal of the OR gate 25 and also to the reset terminal of the frequency dividing register 23. The output terminal of the divided clock generating circuit 10 is connected to the other input terminal of the OR gate 25, and the output terminal of the OR gate 25 is connected to the reset terminal of the counter 22.
【0011】タイマー部30は、所望の時間データが設
定される設定レジスタ31、加算回路32、加算レジス
タ33、比較回路34などで構成されている。加算回路
32の一方の入力端子には基本時間データ生成部20の
分周レジスタ23の出力データが加えられて他方の入力
端子には加算レジスタ33の出力データが加えられ、加
算回路32の出力データは比較回路34の一方の入力端
子に加えられるとともに加算レジスタ33の入力端子に
加えられている。加算レジスタ33のクロック端子には
分周クロック発生回路10から出力される分周クロック
が加えられ、リセット端子にはオアゲート36の出力デ
ータが加えられている。これら加算回路32および加算
レジスタ33は基本時間データ生成部20の分周レジス
タ23にホールドされた分周データを分周クロックに従
って累積加算する累積加算手段を構成している。なお、
オアゲート36の一方の入力端子にはリセットパルスの
入力端子24が接続され、他方の入力端子にはリセット
パルスの入力端子35が接続されている。すなわち、タ
イマー部30のリセット動作は、入力端子24に加えら
れるリセットパルスに従って基本時間データ生成部20
と同時に行わせることもできるし、入力端子35に加え
られるリセットパルスに従って基本時間データ生成部2
0とは独立して各タイマー部30毎に個別に行わせるこ
ともできる。比較回路34の他方の入力端子には設定レ
ジスタ31の出力データが加えられている。比較回路3
4は設定レジスタ31に設定された時間データと累積加
算手段を構成する加算回路32の出力データの大小関係
を比較し、両者が等しくなったかまたは加算回路32の
出力データが設定レジスタ31に設定された時間データ
よりも大きくなった時点でタイムアウト信号を出力す
る。
The timer section 30 is composed of a setting register 31, in which desired time data is set, an adder circuit 32, an adder register 33, a comparison circuit 34 and the like. The output data of the dividing register 23 of the basic time data generator 20 is added to one input terminal of the adder circuit 32, and the output data of the adder register 33 is added to the other input terminal of the adder circuit 32. Is added to one input terminal of the comparison circuit 34 and is also added to the input terminal of the addition register 33. The divided clock output from the divided clock generation circuit 10 is applied to the clock terminal of the addition register 33, and the output data of the OR gate 36 is applied to the reset terminal. The adder circuit 32 and the adder register 33 constitute a cumulative addition means for cumulatively adding the frequency-divided data held in the frequency-division register 23 of the basic time data generator 20 in accordance with the frequency-divided clock. In addition,
The reset pulse input terminal 24 is connected to one input terminal of the OR gate 36, and the reset pulse input terminal 35 is connected to the other input terminal. That is, the reset operation of the timer unit 30 is performed according to the reset pulse applied to the input terminal 24.
The basic time data generator 2 can be operated at the same time, or according to a reset pulse applied to the input terminal 35.
It is also possible to cause each timer unit 30 to perform the operation independently of 0. The output data of the setting register 31 is added to the other input terminal of the comparison circuit 34. Comparison circuit 3
Reference numeral 4 compares the size relation between the time data set in the setting register 31 and the output data of the adding circuit 32 constituting the cumulative adding means, and if the two are equal, the output data of the adding circuit 32 is set in the setting register 31. The time-out signal is output when it becomes larger than the time data.
【0012】このように構成された装置の動作を図2の
フローチャートで説明する。まず、タイマー部30の設
定レジスタ31に所望の時間データTRnに対応したタ
イマー値tsetを設定する(ステップ)。ここで、基
本クロック発生回路21の出力周波数をfxとすると、
時間データTRnは、TRn=tset・1/fxで表すこと
ができる。次に、分周クロック発生回路10の出力周波
数fyを所望の設定精度がえられるように(fy<fx
を満たす範囲の値に設定する(ステップ)。続いて、
入力端子24にリセットパルスを入力することにより、
カウンタ22,分周レジスタ23および加算レジスタ3
3をリセットしクリアする(ステップ)。その後、カ
ウンタ22は基本クロックを逐次計数し、分周レジスタ
23は分周クロックの立ち上がり毎にその時点における
カウンタ22の計数値をホールドする(ステップ)。
なお、カウンタ22の計数値は分周レジスタ23にホー
ルドされた後に分周クロックの立ち上がりに同期してリ
セットクリアされる。
The operation of the apparatus thus configured will be described with reference to the flowchart of FIG. First, the timer value t set corresponding to the desired time data TR n is set in the setting register 31 of the timer unit 30 (step). Here, if the output frequency of the basic clock generation circuit 21 is f x ,
The time data TR n can be represented by TR n = t set · 1 / f x . Next, the output frequency f y of the divided clock generation circuit 10 is set so that a desired setting accuracy can be obtained (f y <f x ).
Set to a value within the range that satisfies (step). continue,
By inputting a reset pulse to the input terminal 24,
Counter 22, frequency division register 23 and addition register 3
Reset and clear 3 (step). After that, the counter 22 sequentially counts the basic clock, and the frequency dividing register 23 holds the count value of the counter 22 at that time every rising edge of the frequency dividing clock (step).
The count value of the counter 22 is held in the frequency division register 23 and then reset and cleared in synchronization with the rising edge of the frequency division clock.
【0013】一方、各タイマー部30の加算回路32の
一方の入力端子には分周クロックの立ち上がり毎に更新
ホールドされる分周レジスタ23の出力データAが入力
され、他方の入力端子には加算レジスタ33の出力デー
タBが入力される。これにより、加算回路32の出力デ
ータはA+Bになる。この出力データは比較回路34の
一方の入力端子に入力されるとともに加算レジスタ33
の入力端子に帰還され、B=A+Bになる(ステップ
)。このステップの処理は各タイマー部で同時に並
行して実行される。各タイマー部30の比較回路34
は、設定レジスタ31に設定されているタイマー値t
setと加算回路32の出力データA+B(=B)の大小
関係を比較し(ステップ)、両者が等しくなったかま
たは加算回路32の出力データBが設定レジスタ31に
設定された時間データtsetよりも大きくなった時点で
タイムアウト信号を出力する(ステップ)。
On the other hand, the output data A of the frequency division register 23, which is updated and held at each rising edge of the frequency division clock, is input to one input terminal of the adder circuit 32 of each timer unit 30, and the addition data is added to the other input terminal. The output data B of the register 33 is input. As a result, the output data of the adder circuit 32 becomes A + B. This output data is input to one input terminal of the comparison circuit 34 and is added to the addition register 33.
Is fed back to the input terminal of and B = A + B (step). The processing of this step is simultaneously executed in parallel in each timer unit. Comparison circuit 34 of each timer unit 30
Is the timer value t set in the setting register 31.
The magnitude relationship between the set and the output data A + B (= B) of the adder circuit 32 is compared (step), and both are equal, or the output data B of the adder circuit 32 is set to be larger than the time data t set set in the setting register 31. When it becomes large, a time-out signal is output (step).
【0014】このように構成することにより、基本クロ
ック発生回路21から出力されるクロックを分周クロッ
ク発生回路10から出力されるクロックで分周して各タ
イマー部30に分周クロックに同期させて分配している
ので、各タイマー部30におけるタイムアウト判定まで
の加算回路32および比較回路34の動作回数を基本ク
ロック発生回路から出力されるクロックに従って動作さ
せていた従来の構成に比べて削減でき、全体の消費電力
を低減できる。
With this configuration, the clock output from the basic clock generation circuit 21 is divided by the clock output from the divided clock generation circuit 10, and each timer unit 30 is synchronized with the divided clock. Since the distribution is performed, the number of operations of the adder circuit 32 and the comparison circuit 34 until the time-out determination in each timer unit 30 can be reduced as compared with the conventional configuration in which the operation is performed according to the clock output from the basic clock generation circuit. Power consumption can be reduced.
【0015】また、タイマー部の増設は容易であり、消
費電力の低減効果はタイマー部の数に比例して大きくな
る。また、分周クロックの周波数fyを高くすることに
よりタイマー部の設定精度を高くできるが消費電力の低
減効果は小さくなり、分周クロックの周波数fyを低く
することにより消費電力の低減効果は大きくできるがタ
イマー部の設定精度は低くなるので、用途に応じて適切
な値に設定すればよい。
Further, it is easy to add a timer unit, and the effect of reducing power consumption increases in proportion to the number of timer units. Moreover, the effect of reducing can increase the setting accuracy of the timer unit power consumption by increasing the frequency f y of the divided clock is reduced, the effect of reducing power consumption by reducing the frequency f y of the divided clock is Although the value can be increased, the setting accuracy of the timer unit is lowered, so it may be set to an appropriate value according to the application.
【0016】また、このように分周クロックの周波数f
yによってタイマー部30のタイマー精度を設定してい
るので、分周クロックの周波数fyを変化させる毎にタ
イマー設定値を設定しなおしたり、タイマー設定値の桁
の読替えを行う必要はなく、操作が容易になる。
Further, in this way, the frequency f of the divided clock is
Since the timer precision of the timer unit 30 is set by y , it is not necessary to reset the timer setting value or read the digit of the timer setting value each time the frequency f y of the divided clock is changed. Will be easier.
【0017】[0017]
【発明の効果】以上詳細に説明したように、本発明によ
れば、消費電力を比較的小さくでき、設定精度の変更が
容易に行える操作性の優れたタイマー回路を実現するこ
とができる。
As described in detail above, according to the present invention, it is possible to realize a timer circuit which has relatively low power consumption and is easy to change the setting accuracy.
【図面の簡単な説明】[Brief description of drawings]
【図1】本発明の一実施例の回路図である。FIG. 1 is a circuit diagram of an embodiment of the present invention.
【図2】図1の動作を説明するフローチャートである。FIG. 2 is a flowchart illustrating the operation of FIG.
【図3】従来のタイマー回路の一例を示す回路図であ
る。
FIG. 3 is a circuit diagram showing an example of a conventional timer circuit.
【図4】図3のタイマーモジュールの一例を示すブロッ
ク図である。
FIG. 4 is a block diagram showing an example of the timer module of FIG.
【符号の説明】[Explanation of symbols]
10 分周クロック発生回路 20 基本時間データ生成部 21 基本クロック発生回路 22 カウンタ 23,36 分周レジスタ 24,35 リセットパルス入力端子 25 オアゲート 30 タイマー部 31 設定レジスタ 32 加算回路 33 分周レジスタ 34 比較回路 10 divided clock generation circuit 20 basic time data generation unit 21 basic clock generation circuit 22 counter 23, 36 frequency division register 24, 35 reset pulse input terminal 25 OR gate 30 timer unit 31 setting register 32 adder circuit 33 frequency division register 34 comparison circuit

Claims (1)

    【特許請求の範囲】[Claims]
  1. 【請求項1】分周クロック発生回路と、 基本クロック発生回路,基本クロックを計数するカウン
    タ,このカウンタの計数値を分周クロックに従って分周
    データとしてホールドして出力する分周レジスタとで構
    成された基本時間データ生成部と、 所望の時間データが設定される設定レジスタ,基本時間
    データ生成部の分周レジスタにホールドされた分周デー
    タを分周クロックに従って累積加算する累積加算手段,
    これら設定レジスタに設定された時間データと累積加算
    手段の出力データの大小関係を比較してタイムアウト信
    号を出力する比較手段とで構成された少なくとも一つの
    タイマー部、とからなるタイマー回路。
    1. A divided clock generating circuit, a basic clock generating circuit, a counter for counting the basic clock, and a dividing register for holding and outputting the count value of this counter as divided data according to the divided clock. A basic time data generation unit, a setting register in which desired time data is set, cumulative addition means for cumulatively adding the frequency division data held in the frequency division register of the basic time data generation unit according to a frequency division clock,
    A timer circuit comprising at least one timer unit configured by comparing means for comparing the time data set in these setting registers with the output data of the cumulative addition means and outputting a time-out signal.
JP5143746A 1993-06-15 1993-06-15 Timer circuit Pending JPH075279A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5143746A JPH075279A (en) 1993-06-15 1993-06-15 Timer circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5143746A JPH075279A (en) 1993-06-15 1993-06-15 Timer circuit

Publications (1)

Publication Number Publication Date
JPH075279A true JPH075279A (en) 1995-01-10

Family

ID=15346056

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5143746A Pending JPH075279A (en) 1993-06-15 1993-06-15 Timer circuit

Country Status (1)

Country Link
JP (1) JPH075279A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2006106917A1 (en) * 2005-03-31 2008-09-11 日本電気株式会社 Timer circuit, portable communication terminal using the same, and electronic device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2006106917A1 (en) * 2005-03-31 2008-09-11 日本電気株式会社 Timer circuit, portable communication terminal using the same, and electronic device
US7949891B2 (en) 2005-03-31 2011-05-24 Nec Corporation Timer circuit storing a plurality of time measurements with different sets of measurement time that can be realized by starting the time measurements asynchronously

Similar Documents

Publication Publication Date Title
US5592659A (en) Timing signal generator
JP2000174615A (en) Method and device for automatically correcting internal clock frequency of integrated circuit
US3992635A (en) N scale counter
JP3312648B2 (en) Pulse signal generating device and pulse signal generating method
JPH075279A (en) Timer circuit
JP3183494B2 (en) Timing signal generation circuit
US5854755A (en) Clock frequency multiplication device
US4508000A (en) Frequency-selectable signal generator
JPS5532176A (en) Logic comparing apparatus
KR970025140A (en) Memory device for digital video signal processing
JPH07202691A (en) Frequency synthesizer device
JPH06348507A (en) Microcomputer
JP2725419B2 (en) Counting circuit
SU1043827A1 (en) Pulse repetition frequency divider with controlled fractional countdown ratio
SU1499339A1 (en) Square rooting device
JP2757714B2 (en) Frame pulse generation circuit
CN111313870A (en) Narrow pulse precision time delay synchronization method and device based on phase compensation
KR910008976Y1 (en) Tone generator program
SU1742812A1 (en) Extreme indicator
JP2619016B2 (en) Digital control device
SU1631700A1 (en) Device for digital phase detection of pulse trains at inequal frequencies
CN112688672A (en) Apparatus and method for generating PWM wave
SU714383A1 (en) Arrangement for shaping predetermined duration pulses
SU1166104A1 (en) Device for calculating values of sine-cosine dependensies
SU1483461A1 (en) Polynomial division unit