JPH0748637B2 - Digital signal processor - Google Patents
Digital signal processorInfo
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- JPH0748637B2 JPH0748637B2 JP62297489A JP29748987A JPH0748637B2 JP H0748637 B2 JPH0748637 B2 JP H0748637B2 JP 62297489 A JP62297489 A JP 62297489A JP 29748987 A JP29748987 A JP 29748987A JP H0748637 B2 JPH0748637 B2 JP H0748637B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はディジタル信号の処理を行うディジタル信号処
理用プロセッサに関し、特に、ディジタル信号の演算処
理を行う演算部における係数設定に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital signal processing processor for processing digital signals, and more particularly to coefficient setting in a calculation section for processing digital signals.
（従来の技術） 従来、この種のディジタル信号処理用プロセッサではフ
ィルタ処理等の処理をディジタル演算により実行してい
る。このディジタル演算処理により演算結果のダイナミ
ックレンジが増大した場合、ディジタル信号処理用プロ
セッサでは演算結果がプロセッサの演算レンジを超えな
い様に適当な値を乗算するスケーリング操作が頻繁に行
なわれる。(Prior Art) Conventionally, in this type of digital signal processing processor, processing such as filter processing is executed by digital calculation. When the dynamic range of the calculation result is increased by the digital calculation process, the digital signal processing processor frequently performs a scaling operation for multiplying an appropriate value so that the calculation result does not exceed the calculation range of the processor.
従来、このスケーリング操作は、例えば特開昭56-10126
6号公報も開示されるディジタル信号処理用プロセッサ
では、読み出し専用メモリ内に乗算係数をフィルタ処理
等に用いる係数と共に格納しておき、この乗算係数をス
ケーリングの際に読み出し専用メモリより読み出し、ス
ケーリングを必要とする演算結果に対して乗ずることに
より行なわれる。また、高速な演算を実行するために、
読み出し専用メモリには出力すべき内容のアドレスを示
すアドレスポインタは読み出し専用メモリの読み出し後
に自動的に＋１歩進する機能を有する。Conventionally, this scaling operation is performed by, for example, Japanese Patent Laid-Open No. 56-10126.
In the digital signal processing processor also disclosed in Japanese Patent Publication No. 6, the multiplication coefficient is stored in the read-only memory together with the coefficient used for the filter processing, and the multiplication coefficient is read from the read-only memory at the time of scaling and scaling is performed. It is performed by multiplying the required calculation result. In addition, in order to execute high-speed calculation,
The read-only memory has an address pointer that indicates the address of the content to be output, and has a function of automatically incrementing by 1 after reading the read-only memory.
（発明が解決しようとする問題点） しかしながら、前記従来のディジタル信号処理用プロセ
ッサでは、高速に演算処理を行うためにはスケーリング
のための係数が同一のものであっても係数が使用される
順序に従い個々に読み出し専用メモリ内に格納していな
ければならないのでスケーリングのためにメモリ容量が
増大するという問題があった。(Problems to be Solved by the Invention) However, in the above-mentioned conventional digital signal processing processor, in order to perform arithmetic processing at high speed, the order in which the coefficients are used even if the coefficients for scaling are the same. Therefore, the memory capacity must be individually stored in the read-only memory, which causes a problem that the memory capacity increases due to scaling.
本発明は以上述べたスケーリングに必要とする係数をメ
モリ内に格納しておく必要を除去することにより経済
性、高速性に優れたディジタル信号処理用プロセッサを
提供することを目的とする。It is an object of the present invention to provide a processor for digital signal processing which is excellent in cost efficiency and high speed by eliminating the need to store the coefficient required for scaling as described above in a memory.
（問題点を解決するための手段） 本発明のディジタル信号処理用プロセッサは命令により
任意の値を設定し、該値に基づいてアドレス信号を出力
すると共に、前記値を＋１歩進させるアドレスポインタ
と、 前記アドレスポインタからのアドレス信号により読み出
しをする読み出し専用メモリと、 入力される係数設定信号に基づいて、予め設定した2n値
（ｎは整数値）の係数と前記読み出し専用メモリから読
み出された係数とのうちのいずれかを選択して出力する
係数選択回路と、 前記係数選択回路の出力信号を用いてディジタル信号の
演算処理を行なう演算部と を具備することを特徴とするものである。(Means for Solving Problems) The digital signal processing processor of the present invention sets an arbitrary value by an instruction, outputs an address signal based on the value, and an address pointer for incrementing the value by +1. A read-only memory that reads out by an address signal from the address pointer, and a coefficient of 2 n value (n is an integer value) preset based on an input coefficient setting signal and the read-only memory. A coefficient selecting circuit for selecting and outputting one of the coefficients, and a calculating section for calculating a digital signal using an output signal of the coefficient selecting circuit. .
（作用） 本発明によれば以上のようにディジタル信号処理用プロ
セッサを構成したので、技術的手段は次のように作用す
る。読み出し専用メモリは、アドレスポインタからのア
ドレス信号で指示されたアドレスの内容を係数選択回路
へ出力するように働く。係数選択回路は係数設定信号に
基づいて、予め設定された2nの値の係数、例えばスケー
リングのための係数を発生させて出力するか、又は読み
出し専用メモリからアドレスポインタにより読み出され
た信号（出力信号）を出力するように働く。従って、こ
れらを持つ演算部は、例えば係数選択回路で発生した2n
の値の係数を用いてスケーリング操作のための演算を高
速に行うことができる。従って、従来のように、同一の
係数を使用される順序に従って、読み出し専用メモリに
格納する必要がなくなるので、必要なメモリの容量を低
減させることが可能となる。(Operation) According to the present invention, since the digital signal processing processor is configured as described above, the technical means operates as follows. The read-only memory serves to output the contents of the address designated by the address signal from the address pointer to the coefficient selection circuit. Based on the coefficient setting signal, the coefficient selection circuit generates and outputs a coefficient having a preset value of 2 n , for example, a coefficient for scaling, or outputs the signal (read out from the read-only memory by the address pointer ( Output signal). Therefore, the arithmetic unit having these is, for example, 2 n generated in the coefficient selection circuit.
By using the coefficient of the value of, the calculation for the scaling operation can be performed at high speed. Therefore, unlike the conventional case, it is not necessary to store the same coefficient in the read-only memory in the order in which it is used, so that the required memory capacity can be reduced.
（実施例） 第１図は本発明の１実施例を示す信号処理用プロセッサ
の演算部の構成図である。本実施例の演算部は、アドレ
ス信号10を入力する入力端子、アドレスポインタ11、読
み出し専用メモリ12、係数選択回路13、係数設定信号14
sを入力する入力端子14、係数レジスタ15、乗算入力A16
a,乗算入力B16b及び加算入力16cを持つ演算回路16、演
算結果保持用のアキュムレータ17、内部のバス18及び乗
算レジスタ19を備える。(Embodiment) FIG. 1 is a block diagram of an arithmetic unit of a signal processing processor showing an embodiment of the present invention. The arithmetic unit of this embodiment includes an input terminal for inputting the address signal 10, an address pointer 11, a read-only memory 12, a coefficient selection circuit 13, and a coefficient setting signal 14.
Input terminal 14 for inputting s, coefficient register 15, multiplication input A16
a, an arithmetic circuit 16 having a multiplication input B16b and an addition input 16c, an accumulator 17 for holding an arithmetic result, an internal bus 18, and a multiplication register 19.
次に動作を説明する。Next, the operation will be described.
アドレス信号10sは命令によって読み出し専用のアドレ
スポインタ11に設定される信号である。読み出し専用メ
モリのアドレスポインタ11はアドレス信号10sが設定さ
れる他、読み出し専用メモリ12の読み出しにより自動的
に＋１歩進する機能を有し、読み出し専用メモリ12に係
数の格納されているアドレスを指示する。The address signal 10s is a signal set in the read-only address pointer 11 by an instruction. The address pointer 11 of the read-only memory is set with an address signal 10s and also has a function of automatically incrementing by +1 when the read-only memory 12 is read, and indicates the address where the coefficient is stored in the read-only memory 12. To do.
この読み出し専用メモリ12には、フィルタ演算で使用す
る係数が、使用される順序に従って順次格納されており
読み出し専用メモリ12のアドレスポインタ11の＋１歩進
機能により高速な演算を可能としている。Coefficients used in the filter calculation are sequentially stored in the read-only memory 12 in the order in which they are used, and the +1 step function of the address pointer 11 of the read-only memory 12 enables high-speed calculation.
係数選択回路13は命令をデコードして得られた係数設定
信号14によって読み出し専用メモリ12より読み出された
値か自ら発生した値を選択し、係数レジスタ15はその値
を保持すると共に演算回路16の乗算入力A16aに出力す
る。演算回路16は乗算入力A16aと乗算入力B16bの積をア
キュムレータ17に出力するか前記積と加算入力16cとの
和を出力する。The coefficient selection circuit 13 selects a value read from the read-only memory 12 or a value generated by the coefficient setting signal 14 obtained by decoding the instruction, and the coefficient register 15 holds the value and the arithmetic circuit 16 Output to the multiplication input A16a of. The arithmetic circuit 16 outputs the product of the multiplication input A16a and the multiplication input B16b to the accumulator 17, or outputs the sum of the product and the addition input 16c.
アキュムレータ17は演算回路16の演算結果を保持し、バ
ス18、および演算回路16の加算入力16cに出力する。The accumulator 17 holds the calculation result of the arithmetic circuit 16 and outputs it to the bus 18 and the addition input 16c of the arithmetic circuit 16.
乗算レジスタ19はバス18上のデータを命令により取り込
んで保持し、乗算入力B16bに出力する。The multiplication register 19 fetches and holds the data on the bus 18 by an instruction and outputs it to the multiplication input B16b.
係数選択回路13が自ら発生した値とは主にスケーリング
のための係数として使用されるもので2n（ｎは整数）を
発生する。スケーリングのために使用する係数は精度が
要求されることがなく前記の数値により目的を達成する
ことができる。The value generated by the coefficient selection circuit 13 is used mainly as a coefficient for scaling, and 2 n (n is an integer) is generated. The coefficient used for scaling does not require precision, and the above-mentioned numerical values can achieve the purpose.
次に本発明の特徴をなす係数選択回路13を第２図により
詳細に説明する。同図の係数選択回路13は、読み出し専
用メモリ12の出力30か、自ら発生する係数1.0（SC1）、
0.5（SC1/2）、0.125（SC1/8）を選択するアンドゲート
31とオアゲート32a〜32cとから構成される。なお、同図
では、説明を簡単にするため自ら発生する係数はｎを0,
−1,−３に限定し、各係数を20＝1.0,2-1＝0.5,2-3＝0.
125とする。読み出し専用メモリ12よりの出力30のうちb
17をMSB,b00をLSBとした18ビットの数値で表され、仮想
小数点はb15とb14の間に位置している。命令デコード出
力であるROMEN,SC1,SC1/2,SC1/8はそれぞれ、アンドゲ
ート31、オアゲート32a〜33cの一方の端子に入力され、
係数選択回路13は出力すべき出力に対し次の第１表の真
理値表に示される関係がある。Next, the coefficient selection circuit 13 which is a feature of the present invention will be described in detail with reference to FIG. The coefficient selection circuit 13 shown in FIG. 1 is the output 30 of the read-only memory 12 or the coefficient 1.0 (SC1) generated by itself.
AND gate to select 0.5 (SC1 / 2), 0.125 (SC1 / 8)
31 and OR gates 32a to 32c. In the figure, in order to simplify the description, the coefficient generated by itself is n = 0,
-1, it is limited to -3, the coefficients 2 0 = 1.0,2 -1 = 0.5, 2 -3 = 0.
Set to 125. B out of 30 outputs from read-only memory 12
It is represented by an 18-bit number with 17 as the MSB and b00 as the LSB, and the virtual decimal point is located between b15 and b14. Instruction decode outputs ROMEN, SC1, SC1 / 2, SC1 / 8 are respectively input to one terminal of the AND gate 31 and OR gates 32a to 33c,
The coefficient selection circuit 13 has the relationship shown in the following truth table of Table 1 with respect to the output to be output.
命令により読み出し専用メモリ12の出力30が選択される
と、その出力30はアンドゲート31及びオアゲート35,36,
37に影響を受けず、そのまま係数選択回路の出力34に出
力される。 When the output 30 of the read-only memory 12 is selected by the instruction, the output 30 is output by the AND gate 31 and the OR gates 35, 36 ,.
It is not affected by 37, and is directly output to the output 34 of the coefficient selection circuit.
一方、命令により自ら係数を発生する場合、読み出し専
用メモリ12の出力30はアンドゲート31によりφとなり、
ORゲート32a,32b,32cにより1.0,0.5,0.125に対応するビ
ットSC1,SC1/2,SC1/8が唯一１となり、対応する係数を
係数選択回路13の出力34として出力する。On the other hand, when the coefficient is generated by the instruction itself, the output 30 of the read-only memory 12 becomes φ by the AND gate 31,
Bits SC1, SC1 / 2, SC1 / 8 corresponding to 1.0, 0.5, 0.125 are uniquely set to 1 by the OR gates 32a, 32b, 32c, and the corresponding coefficient is output as the output 34 of the coefficient selection circuit 13.
尚自ら発生すす係数はスケーリングに使用する他、通常
のフィルタ係数として利用することができ、係数1.0は
前記フィルタ係数として用いられる。The soot coefficient generated by itself can be used not only for scaling but also as a normal filter coefficient, and the coefficient 1.0 is used as the filter coefficient.
なお、ディジタルフィルタ演算の乗算係数のうちフィル
タゲイン係数は精度がとくに必要なく、使用する値も0.
5/0.25/0.125と限定されている場合が多い。本発明はこ
のゲイン係数をハードコアとしてプログラムにより設定
できるように構成したものである。従って、フィルタ演
算を多く含むディジタルコーデック等で有効である。It should be noted that the filter gain coefficient of the multiplication coefficients of the digital filter operation does not require precision, and the value to be used is 0.
Often limited to 5 / 0.25 / 0.125. The present invention is configured such that this gain coefficient can be set by a program as a hard core. Therefore, it is effective in a digital codec including many filter calculations.
（発明の効果） 以上詳細に説明したように、本発明によればわずかなハ
ードウェアの増加により2nの数値の係数を自ら発生する
ことにより、高速に演算処理ができると共に、主にスケ
ーリングの際に使用する係数をあらかじめ読み出し専用
メモリ内に格納しておく必要がなくなるので、メモリー
容量の減少が外れ、経済性の向上が期待できる。(Effects of the Invention) As described in detail above, according to the present invention, a coefficient of a numerical value of 2 n is generated by itself by a slight increase in hardware, whereby high-speed arithmetic processing can be performed, and mainly scaling Since it is not necessary to store the coefficient used at that time in the read-only memory in advance, it is possible to expect reduction in memory capacity and improvement in economic efficiency.
第１図は本発明の一実施例を示す演算部の構成図、第２
図は係数選択回路の内部構成図である。 10,14…入力端子、11…アドレスポインタ、12…読み出
し専用メモリ、13…係数選択回路、15…係数レジスタ、
16…演算回路、17…アキュムレータ、18…バス、19…乗
算レジスタ、31…アンドゲート、32a〜32c…オアゲー
ト。FIG. 1 is a block diagram of an arithmetic unit showing an embodiment of the present invention, and FIG.
The figure is an internal block diagram of the coefficient selection circuit. 10, 14 ... Input terminal, 11 ... Address pointer, 12 ... Read-only memory, 13 ... Coefficient selection circuit, 15 ... Coefficient register,
16 ... Arithmetic circuit, 17 ... Accumulator, 18 ... Bus, 19 ... Multiplication register, 31 ... AND gate, 32a to 32c ... OR gate.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−101266（ＪＰ，Ａ) 特開 昭51−144547（ＪＰ，Ａ) 特開 昭58−169674（ＪＰ，Ａ) 特公 昭55−34614（ＪＰ，Ｂ２) ─────────────────────────────────────────────────── ─── Continuation of front page (56) Reference JP-A-56-101266 (JP, A) JP-A-51-144547 (JP, A) JP-A-58-169674 (JP, A) JP-B-55- 34614 (JP, B2)
Claims (1)
号処理用プロセッサにおいて、 命令により任意の値を設定し、該値に基づいてアドレス
信号を出力すると共に、前記値を＋１歩進させるアドレ
スポインタと、 前記アドレスポインタからのアドレス信号により読み出
しをする読み出し専用メモリと、 入力される係数設定信号に基づいて、予め設定した2n値
（ｎは整数値）の係数と前記読み出し専用メモリから読
み出された係数とのうちのいずれかを選択して出力する
係数選択回路と、 前記係数選択回路の出力信号を用いてディジタル信号の
演算処理を行なう演算部と を具備することを特徴とするディジタル信号処理用プロ
セッサ。1. A digital signal processing processor for processing a digital signal, wherein an arbitrary value is set by an instruction, an address signal is output based on the value, and an address pointer which increments the value by +1. A read-only memory that reads out by an address signal from the address pointer, and a coefficient of 2 n value (n is an integer value) preset based on an input coefficient setting signal and the read-only memory A coefficient selection circuit for selecting and outputting any one of the coefficients, and a calculation section for calculating the digital signal by using the output signal of the coefficient selection circuit. Processor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62297489A JPH0748637B2 (en) | 1987-11-27 | 1987-11-27 | Digital signal processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62297489A JPH0748637B2 (en) | 1987-11-27 | 1987-11-27 | Digital signal processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01140807A JPH01140807A (en) | 1989-06-02 |
| JPH0748637B2 true JPH0748637B2 (en) | 1995-05-24 |
Family
ID=17847166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62297489A Expired - Lifetime JPH0748637B2 (en) | 1987-11-27 | 1987-11-27 | Digital signal processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748637B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0633535B1 (en) * | 1993-01-22 | 2003-08-13 | Olympus Optical Co., Ltd. | Image processor |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7506141A (en) * | 1975-05-26 | 1976-11-30 | Philips Nv | DIGITAL FILTER. |
| JPS56101266A (en) * | 1980-01-18 | 1981-08-13 | Nec Corp | Processor for signal processing |
-
1987
- 1987-11-27 JP JP62297489A patent/JPH0748637B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01140807A (en) | 1989-06-02 |
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