JPH07336784A - クロック同期装置 - Google Patents

クロック同期装置

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JPH07336784A
JPH07336784A JP6126320A JP12632094A JPH07336784A JP H07336784 A JPH07336784 A JP H07336784A JP 6126320 A JP6126320 A JP 6126320A JP 12632094 A JP12632094 A JP 12632094A JP H07336784 A JPH07336784 A JP H07336784A
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input
phase
node
clock
network
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JP6126320A
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Meiki Yahata
明樹 矢幡
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Toshiba Corp
Original Assignee
Toshiba Corp
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    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0676—Mutual

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)

Abstract

(57)【要約】 【目的】 広域網の下に閉域網をつなげる上で、同期外
れなどの心配が無く安定して動作する信頼性の高いクロ
ック同期装置を提供する。 【構成】このメッシュ型の閉域網内の各ノード１、２・
・ｉ・・ｎに使用されている多入力フェーズ・ロックド
・ループ（ＰＬＬ）回路は、ハード的には、位相比較器
２１、可変周波数発振器（ＶＦＯ）２２、ループ・フィ
ルタ２３、加算器２４、２５などからなり、広域網に対
して従属同期をとる上で、ある一つの支配的入力に対す
るゲインを、他の入力に対するゲインの総和よりも十分
大きくとるよう構成されている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、例えばＬＡＮやＭＡＮ
などの閉域の通信網を広域の通信網にクロック同期させ
るためのクロック同期装置に関する。
【０００２】
【従来の技術】近年、光通信の発達と共にＬＡＮやＭＡ
Ｎなどの閉域網も高速ディジタル伝送が行われるように
なった。
【０００３】従来の閉域網において、外部のディジタル
広域網とデータ通信を行う上では、網間で当然クロック
同期をとる必要がある。通常、閉域網は広域網の下につ
ながるので閉域網が広域網に従属同期することになる。
【０００４】この場合、信頼性などの面で閉域網内の複
数の箇所にクロック同期装置を設ける必要があった。
【０００５】ところで、このように複数の箇所にクロッ
ク同期装置を設けた場合でも従属同期を取っている所
は、ある瞬間を見れば１ケ所であり、その箇所の同期に
支障が出たときには他の同期装置へ同期を移動すること
になる。この同期移動の際にはクロック同期装置間で複
雑な制御信号のやり取りが必要であり、この間、同期が
フリーになることから、同期外れなどの不具合が起こる
心配がある。
【０００６】そこで、外部から複数の同期装置で同時に
同期を取ることができれば、１ケ所の同期入力が無くな
っても、系への影響が軽微であるなら同期の移動におけ
る不具合の発生を避けられる。この考え方は広域網から
複数の箇所で従属同期を取り、同時に閉域網の中では相
互同期を取るというハイブリッド同期の考え方である。
しかしながら、このハイブリッド同期の動作に関して
の研究はあまり多くはされていない。したがって、実際
にハイブリッド同期の考え方を使う場合にどのような設
計をして、どのような定数を使うべきかは今だ明らかで
はなく、ハイブリッド同期はその利点にもかかわらずほ
どんど使われていないのが現状である。
【０００７】
【発明が解決しようとする課題】このように上述した従
来のクロック同期装置では、閉域網を広域網に従属同期
させた場合、従属同期を取っている箇所に支障が出たと
きには、他の同期装置へ同期を移動することになるが、
この間、同期がフリーになることから、同期外れなどの
不具合が起こる心配があるという問題があった。
【０００８】本発明はこのような課題を解決するために
なされたもので、広域網の下に閉域網をつなげて従属同
期をとる上で、同期外れなどの心配が無く安定して動作
する信頼性の高いクロック同期装置を提供することを目
的としている。
【０００９】
【課題を解決するための手段】請求項１記載のクロック
同期装置は、上記した目的を達成するために、閉域網を
広域網のような外部網にクロック同期させるにあたり、
前記外部網からは従属同期をとり、前記閉域網内では網
を構成するノードどうしで相互に同期を取り合うクロッ
ク同期装置において、前記各ノードに、前記クロック同
期をとる上で、ある一つの支配的入力に対するゲイン
を、他の入力に対するゲインの総和より十分大きくとる
よう構成したフェーズ・ロックド・ループ回路を設けて
なる。
【００１０】請求項２記載のクロック同期装置は、請求
項１記載のクロック同期装置において、前記フェーズ・
ロックド・ループ回路は、あるノードのＬ番目の大きさ
のゲインが、Ｌ＋１番目以降の大きさのゲインの総和よ
り十分大きくなるよう構成されている。
【００１１】請求項３記載のクロック同期装置は、請求
項１記載のクロック同期装置において、前記外部網から
クロック同期が得られるノードでは、前記支配的入力が
前記外部網からの入力である。
【００１２】請求項４記載のクロック同期装置は、請求
項１記載のクロック同期装置において、ある一つのノー
ドが受けるクロック入力が、同時には３以下である。
【００１３】請求項５記載のクロック同期装置は、請求
項１記載のクロック同期装置において、前記支配的入力
が他ノードからの出力であるものは、該他ノードはその
支配的入力が前記外部網からの入力である。
【００１４】請求項６記載のクロック同期装置は、請求
項１記載のクロック同期装置において、前記フェーズ・
ロックド・ループ回路は、前記支配的入力が他ノードか
らの出力であるものは、該他ノードはその支配的入力が
外部網からの入力であるという条件を満足しないとき、
前記支配的入力にクロックを与えるノードをさかのぼる
ことにより、前記支配的入力が前記外部網からの入力で
あるノードにたどりつくよう構成されている。
【００１５】
【作用】本発明では、閉域網を広域網のような外部網に
クロック同期させるにあたり、外部網からは従属同期を
とり、閉域網内では網を構成するノードどうしで相互に
同期を取り合う。この際、フェーズ・ロックド・ループ
（ＰＬＬ）回路により、ある一つの支配的入力に対する
ゲインが、他の入力に対するゲインの総和よりも十分大
きくとられる。
【００１６】すなわち、ハイブリッド同期をとる上で、
ＰＬＬ回路のゲインの範囲が限定されるので、同期外れ
などの心配が無くなり、網間のクロック同期を安定して
とることができる。
【００１７】
【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。
【００１８】図１は網のクロック同期系のモデルを示す
図、図２は図１の網のあるノードに使用されているクロ
ック同期装置としての多入力フェーズ・ロックド・ルー
プ回路（以下、多入力ＰＬＬ回路と称す）を示す図であ
る。
【００１９】図１に示すように、この網は、複数のノー
ド１、２・・ｉ・・ｎからなるメッシュ型の閉域網であ
って、外部の広域網から同一周波数のクロックが、複数
の入力端Ａ1 ，Ａ2 ，・・Ａi ，・・Ａn に供給される
ように構成されている。
【００２０】各クロックの位相は必ずしも同一ではな
い。また各ノード間をつなぐリンクにはそれぞれ遅延が
存在する。
【００２１】図２に示すように、あるノード、例えばノ
ードｉなどに使用されている多入力ＰＬＬ回路（系）
は、ハード的には、位相比較器２１、可変周波数発振器
（ＶＦＯ）２２、ループ・フィルタ２３、加算器２４、
２５などから構成されている。位相比較器２１は、減算
器２１ａと位相比較特性ｇ（θ）２１ｂとを合わせたも
のであり、それにゲインＫが掛けられる。ループ・フィ
ルタ２３は、機能的に見ると、完全積分器と不完全積分
器とがある。このループ・フィルタ２３が完全積分器で
あれば、この多入力ＰＬＬ回路は、無定位型のＰＬＬ回
路となる。またループ・フィルタ２３が不完全積分器で
あれば、この多入力ＰＬＬ回路は、定位型のＰＬＬ回路
となる。ＶＦＯ２２の中心角周波数はωvci である。こ
のＶＦＯ２２はその入力値に応じて発振周波数を変える
ことができる。
【００２２】このノードｉおいて、入力端Ａi は外部か
らのクロックを受ける。その入力に対するＰＬＬのルー
プ・ゲインをＫAiとする。入力Ｂi,j は、他ノードｊか
らのクロックを受ける。この入力に対するループ・ゲイ
ンをＫBi,jとする。外部からの入力を従属同期入力と呼
び、その入力に対するゲインを従属同期ゲインとする。
また他ノードからの入力を相互同期入力と呼び、その入
力に対するゲインを相互同期ゲインとする。γj,i はノ
ードｊからノードｉへのリンクの遅延による位相シフト
である。リンクがないところはＰＬＬのゲインが“０”
と解釈すればよい。通常は自ノードの出力を改めて入力
にすることはないので、ＫBi,iは“０”である。これを
入れてもｎ個のノードのときは最大ｎ＋１入力のＰＬＬ
を考えればよい。広域網のクロックは、一つの原子発振
器から出ているので、広域網から受けるノードｉへの入
力Ａi の位相φAi(t) は次のように表せる。
【００２３】 φAi(t) ＝ωc t ＋ξAi ｉ：１〜ｎ……………………………（１） ωc ：広域網の統一角周波数図２に示したノードｉの多
入力ＰＬＬの安定状態における入出力位相関係は下記の
式（２）、（３）で表わせる。
【００２４】 φBi,j(t) ＝φAi(t) −λi,j ………………………………………（２） φQi(t) ＝φAi(t) −δi ……………………………………………（３） この場合、ループ・フィルタ２３の入力、すなわち位相
比較器２１の出力の総和ｖi (t) は、 となる。
【００２５】以下、最初にループ・フィルタ２３が不完
全積分器、つまり無定位型ＰＬＬ回路の場合について考
察し、定位型については、無定位型を基に説明する。
【００２６】まず、この網において、位相比較特性が正
弦状の場合について説明する。
【００２７】この場合、広域網からの入力位相およびリ
ンクの遅延による位相シフトがどのようになっても位相
安定点が存在するような十分条件を求める。無定位型Ｐ
ＬＬ回路では安定状態においては、すべてのノードで、 ｖi (t) ＝０……………………………………………………………（５） であると共に、このＰＬＬ回路の位相制御の仕組みより
δi の変化に対してＶi(t) の変化が正の関係でなけれ
ばならない。したがって、 ｄ｛ｖi (t) ｝／ｄδi ≧０…………………………………………（６） となる。ここで位相特性は正弦状であるので、 ｇ（θ）＝ｓｉｎ（θ）………………………………………………（７） となる。
【００２８】すべてのノードで式（５）および式（６）
が満足されるための条件を求める。ここで多入力間の位
相差と入出力位相差の関係をループ・ゲインの変化に対
して調べて見る。
【００２９】式（４）は正弦波の和であるので、ｖ
i (t) もすべての正弦波成分のベクトル和となる正弦波
である。
【００３０】各正弦波成分の大きさを考えると、ある成
分の大きさが他のすべての成分の大きさの和より大きい
ならば、他の成分の位相がどのように変化しようと、最
大の成分のベクトルが支配的である。なおここでは一番
大きなゲインを持つ入力を支配的入力と称す。
【００３１】一方、どの成分の大きさもその他の成分の
大きさの和より小さいときは、どの成分も支配的になる
ことはできず、合成ベクトルは各成分の相対的位相関係
により、どの方向でも取り得る。
【００３２】このことを考慮して、式（４）の各成分の
大きさ、つまりループ・ゲインの大きさの相互関係か
ら、以下、およびなどの 3種類の形態に分けて、
それぞれの形態の安定状態においてδi とλi,j との関
係がどのようになるかを見る。 Ａ型：従属同期入力が支配的な場合、 このとき式（４）においてｓｉｎ（δi ）の成分が支配
的であるので、ＫAiｓｉｎ（δi ）の正の傾斜部分で変
化すれば式（５）および式（６）を満足する安定状態に
できる。すなわち、すべてのλi,j （ｊ：１〜ｎ）の変
化に対してδiは−π/2からπ/2の間で変化し、その周
期は 2πである。
【００３３】Ｂ型：相互同期入力の一つが支配的な場
合、 このとき式（４）において、ｓｉｎ（δi −λi,k ）の
成分が支配的であるので、λi,k 以外のすべての位相変
化に対してもＫBi,kｓｉｎ（δi −λi,k ）の正の傾斜
部分で変化すれば安定状態にできる。すなわち、ｊ≠ｋ
のλi,j の変化に対してはδi は幅π以内で周期 2πで
変化する。
【００３４】支配的入力λi,k の増加に対しても安定状
態は上記の正の傾斜部分にあるから、δi −λi,k は−
π/2からπ/2の間で変化し、その周期は 2πである。す
なわちλi,k の変化に対してδi はλi,k ・δi 座標面
上で45度の傾斜線にからんで変化する。もしλi,k が 2
π以内の幅で周期 2πで変化するなら、δi は他の入力
にかかわらず、 2π以内の幅で周期 2πで変化する。
【００３５】Ｃ型：Ａ、Ｂ型以外のどの入力も支配的
でない場合、すべての入力の相対的位相関係により、λ
i,j の増加とともにδi は増加するか、幅π以内で周期
2πで変化するかになる。すべてのλi,j が 2π以内の
幅で周期 2πで変化するなら、δi も 2π以内の幅で周
期 2πで変化することになる。しかし、λi,j のどれか
が連続的に増加するならば、δi が一定幅の範囲内に留
まるという保証はなく、他の入力の位相関係によっては
同時に増加し続けることになる。
【００３６】次に、図３を参照して、上記多入力ＰＬＬ
回路の中で従属同期入力と 2つの相互同期入力がある場
合（ 3入力ＰＬＬ回路）について説明する。図３は 3入
力ＰＬＬ回路の安定状態における入力間の位相差と入出
力位相差の関係の一例を示す図である。
【００３７】同図に示すように、例えばＣ型（Type C）
の場合などは、入力間の位相差により入出力位相差の関
係が大きく変わることが分かる。
【００３８】メッシュ網に安定した位相関係が存在する
ためには、図２において、あるノード、例えばノード１
などに入ってくるリンクの一つを、例えばＢ1,n とＱn
の間で切って、Ｂ1,n 入力の相対位相λ1,n に対してＱ
n 出力の相対位相δn ' ＝δn ＋ξA1−ξAnの変化を見
る。
【００３９】これを δn ' ＝ｐｈ（λ1,n ）………………………………………………（１０） で表す。
【００４０】一方、Ｑn とＢ1,n をリンクでつなぐと、
位相シフトγn,1 があるので、 λ1,n ＝δn ' ＋γn,1 ………………………………………………（１１） ここで、ξAiやγj,i がどんな値をとっても式（１０）
および式（１１）を満足するλ1,n とδn ' が存在する
なら、系の位相安定点は存在する。式（１１）は傾斜45
度の直線であるので、式（１０）といつも交点が存在す
る条件を求める。 λ1,n の変化に対してδn ' が一定
の範囲内で断続することなく周期的に変化する形態であ
れば、必ず式（１０）および式（１１）に交点があるの
で位相安定点が十分存在する。
【００４１】したがって、あるリンクを切って、そのリ
ンクの位相をどのように変化させても、網を通ってその
リンクに戻ってくる位相変化が断続することなく一定範
囲内であるならば十分安定と言える。
【００４２】これを十分満足させるため、次のように検
証する。
【００４３】（Ｓ１）…まずＡ型ノードをすべて「同期
良ノード」とし、その出力側リンクを「同期良リンク」
とする。
【００４４】（Ｓ２）…支配的入力が「同期良リンク」
であるＢ型ノードとその出力側リンクを「同期良ノー
ド」および「同期良リンク」とする。
【００４５】（Ｓ３）…他ノードからの入力すべてが
「同期良リンク」であるＣ型ノードとその出力側リンク
を「同期良ノード」および「同期良リンク」とする。
【００４６】（Ｓ４）…（Ｓ２）と（Ｓ３）を繰り返
す。
【００４７】以上のような手順の後、すべてのノードが
「同期良ノード」になれば、どのリンクを切っても、そ
のリンクの位相変化に対して、網を通ってそのリンクに
戻ってくる位相変化は断続することなく一定範囲内であ
り、系の安定位相は十分存在する。
【００４８】論理的には、以上の通りであるが、Ｃ型の
場合には複数の成分のベクトル和がほとんど“０”にな
ることが起こり得る。このような状態では安定点が存在
すると言っても、そこへ収束するための総合的ゲインが
きわめて小さくて収束し難くなるという現象が起こり得
る。また、図３のＣ型のグラフを見れば分かるように、
入力位相の少しの変化が出力位相に大きな変化を与える
ことも見てとれる。以上を考えると系の中にＣ型のノー
ドがあるのは好ましくない。
【００４９】またＡ型およびＢ型においても、ゲインの
大きさの関係が式（８）および式（９）における等式に
近い値ならば、収束するための総合的ゲインが“０”に
きわめて近くなることがあり、収束し難いなどの不具合
が起こり得る。
【００５０】次に三角状位相特性の場合について述べ
る。
【００５１】この場合、すべてのノードで式（５）およ
び式（６）が満足されねばならない。 ここで位相特性
を二等辺三角状とすると位相比較特性のピーク値を
“１”に合わせるように正規化すると、 （2m−0.5 ）π≦θ≦（2m＋0.5 ）π： ｇ（θ）＝ 0.5（θ−2mπ）／π……………………………（１２ａ） （2m＋0.5 ）π＜θ＜（2m＋1.5 ）π： ｇ（θ）＝− 0.5｛θ−（2m＋１）π｝／π………………（１２ｂ） ここでピーク値を正弦状位相特性と同じく“１”とした
ため、この特性のゲイン（傾斜）は 0.5πであるので、
三角状位相特性の場合の実際のループ・ゲインは、以下
に使うループ・ゲインの値 0.5π倍であることを注意し
ておく。
【００５２】ここでも多入力間の位相差と入出力位相差
の関係をループ・ゲインの変化に対して調べて見る。
【００５３】ここでも、上述した正弦状位相特性の場合
と同様に式（４）の各成分の大きさ、つまりループ・ゲ
インの大きさの相互関係から、 3種類の形態に分けて、
それぞれの形態の安定状態において、λi,j とδi との
関係がどのようになるかを見てみる。
【００５４】Ａ型：従属同期入力が支配的な場合、す
なわち式（８）の場合、このとき式（４）においてｇ
（δi ）の成分が支配的であるので、すべてのλ
i,j （ｊ：１〜ｎ）の変化に対してもＫAi・ｇ（δi ）
の正の傾斜部分で変化すれば式（５）および式（６）を
満足する安定状態にできる。すなわちλi,j （ｊ：１〜
ｎ）の変化に対してδi は−π/2からπ/2の間で変化
し、その周期は 2πである。
【００５５】Ｂ型：相互同期入力の一つが支配的な場
合、すなわち式（９）の場合、このとき式（４）におい
て、ｇ（δi −λi,k ）の成分が支配的であるので、λ
i,k 以外のすべての位相変化に対してもＫBi,k・ｇ（δ
i −λi,k ）の正の傾斜部分で変化すれば安定状態にで
きる。すなわちｊ≠ｋのλi,j の変化に対してはδi は
幅π以内で変化し、その周期は 2πである。支配的入力
の位相λi,k の増加に対しても安定状態はＫBi,k・ｇ
（δi −λi,k ）の正の傾斜部分であり、δi −λi,k
は−π/2からπ/2の間で変化し、その周期は 2πであ
る。すなわち、λi,k の変化に対してδi はλi,k ・δ
i 座標平面上で45度の傾斜線にからんで変化する。もし
λi,k が 2π以内の幅で周期 2πで変化するなら、δi
は他の入力にかかわらず、 2π以内の幅で周期 2πで変
化する。
【００５６】Ｃ型：Ａ、Ｂ型以外のどの入力も支配的
でない場合、このときは正弦状位相特性の場合とかなり
違う特性を示す。ある入力位相λi, k に対するδi の変
化を見るため、ｊ≠ｋのλi,j を固定して、式（４）の
項を２つに分割して考える。このとき、 ｖis（δi ，λi,k ）＝ＫBi,k・ｇ（δi −λi,k ）……………（１３） またどの成分も支配的でないことから、 以上のことから、λi,k 以外の位相の組み合わせによ
り、式（１４）の合成特性の大きさが式（１３）のピー
ク値ＫBi,kよりも小さい領域で、その傾斜の大きさが式
（１３）の傾斜 2ＫBi,k／πよりも大きい部分が有り得
る。図４（ａ）で、負の傾斜におけるこの部分の両端を
点ｐ1 （δi 1 ，ｖic 1 ）および点ｐ2 （δi 2 ，ｖic
2 ）とする。
【００５７】 −（ｖic 1 −ｖic 2 ）／（δi 1 −δi 2 ）＞ 2ＫBi,k／π……（１６） λi,k を与えたときの安定な相対的相対的出力位相δi
は、 ｖis（δi ，λi,k ）＋ｖic（δi ）＝０…………………………（１７） で、しかも両者合わせた傾斜度が正でなければならな
い。したがって式（１４）がｐ1 とｐ2 の間にあるとき
は、両者を合わせた傾斜度が正になりえず、安定位相は
存在しない。
【００５８】点ｐ1 （δi 1 ，ｖic 1 ）に相当する安定
位相は、式（１７）を満足しなければならないことか
ら、このときの入力位相差λi,k 1 は、 λi,k 1 ＝δi 1 ＋ｖic 1 π／ 2ＫBi,k ………………………（１８ａ） 同じく点ｐ2 （δi 2 ，ｖic 2 ）に相当する位相差は、 λi,k 2 ＝δi 2 ＋ｖic 2 π／ 2ＫBi,k ………………………（１８ｂ） 式（１３）および式（１４）は、周期 2πの関数である
ので、式（１４）上に点ｐ3 （δi 2 − 2π，ｖic 2 ）
も存在する。
【００５９】この点に相当する位相安定点の入力位相差
λi,k 3 は、 λi,k 3 ＝λi,k 2 − 2π…………………………………………（１８ｃ） 点ｐ1 、ｐ2 、ｐ3 に相当する入力位相差と入出力位相
差の関係は、図４（ｂ）に示すλi,k ・δi 座標平面上
において点ｑ1 、ｑ2 、ｑ3 で示される。点ｐ3 と点ｐ
1 とを結ぶ式（１４）上の点に対応する位相安定点は、
この 2つの点（点ｐ1 と点ｐ3 ）間で図４（ａ）のグラ
フがどのような形をとるかによるが、例えば式（１４）
上のピーク値がＫBi,kより小さく、また負の傾斜で大き
さが 2ＫBi,k／πより大きい部分が上記の部分以外に無
いとすれば、図４（ｂ）に示す点ｑ3 と点ｑ1 の間は連
続することになる。なおここでは、この間の形態につい
ては議論しない。
【００６０】一方、図４（ａ）に示す点ｐ1 および点ｐ
2 の各点からπ離れた点ｐ4 （δi 1 −π，−ｖic 1 ）
および点ｐ5 （δi 2 −π，−ｖic 2 ）を結ぶ正の傾斜
と、式（１３）の負の傾斜との組み合わせでも安定状態
が生じる。点ｐ4 と点ｐ5 に相当する位相安定点ｑ4 と
位相安定点ｑ5 とを求めると、λi,k ・δi 座標平面上
でそれぞれ（λi,k 1 ，δi 1 −π），（λi,k 2 ，δ
i 2 −π）である。以上のグラフはλi,k 軸に関しても
δi 軸に関しても周期 2πの周期関数であるが、安定状
態における入力位相差と入出力位相差との関係は、図４
（ｂ）に示したように、グラフの間に隙間があくように
なる。
【００６１】ここで、45度の傾斜線に対してこの隙間が
空いているか否かを調べてみる。
【００６２】点ｑ6 （λi,k 2 ，δi 2 − 2π）から点
ｑ4 （λi,k 1 ，δi 1 −π）への傾斜が45度以上であ
れば、45度の傾斜線に対して隙間が空く可能性がある。
【００６３】この 2点間の傾斜Grは、 Gr＝（δi 1 −π−δi 2 ＋ 2π）／（λi,k 1 −λi,k 2 ） ＝（δi 1 −δi 2 ＋π）／｛δi 1 −δi 2 ＋（ｖic 1 −ｖic 2 ）π／ 2ＫBi,k｝＞１………………………………………………………（１９） となる。なぜなら、（ｖic 1 −ｖic 2 ）＜ 2ＫBi,k……………………（２０） よって、Ｃ型の場合、45度の傾斜線に対して隙間ができ
る。
【００６４】次に、図５を参照して 3入力ＰＬＬ回路の
安定状態における入力間の位相差に対する入出力位相差
の関係について説明する。図５は３入力ＰＬＬ回路の安
定状態における入力間の位相差に対する入出力位相差の
関係の一例を示す図である。
【００６５】この場合、上述したように、あるリンクを
切って、そこの位相を連続的に変化させ、切った点に戻
ってきた位相の変化の仕方を見て、いつも安定状態が存
在するか否かを判断する。網を通ってそのリンクに戻っ
てくる位相変化が断続することなく一定範囲内であるな
らば十分安定と言える。
【００６６】同図に示すように、ここでも位相安定点が
十分存在するためには、網内にＣ型のノードがないこと
を十分条件の一つに入れる。なぜなら式（１０）と式
（１１）とが交点を持たない可能性があるからである。
また例え安定状態にあったとしても、わずかな入力位相
の変化が出力位相のジャンプを起こすことがあり、系の
安定動作にとって極めて好ましくない。これが正弦状位
相比較特性の場合と異なるところである。もちろん、Ｃ
型ノードが無いことは必要条件ではない。
【００６７】したがって、上記同様に検証を行うと、 （Ｓ１）…網内にＣ型ノードが無い。
【００６８】（Ｓ２）…まずＡ型ノードをすべて「同期
良ノード」とし、その出力側リンクを「同期良リンク」
とする。
【００６９】（Ｓ３）…支配的入力が「同期良インク」
であるＢ型ノードとその出力側リンクを「同期良ノー
ド」および「同期良リンク」とする。
【００７０】（Ｓ４）…（Ｓ３）を繰り返す。
【００７１】以上のような手順の後、すべてのノードが
「同期良ノード」になれば、どのリンクを切っても、そ
のリンクの位相変化に対して、網を通ってそのリンクに
戻ってくる位相変化は、断続することなく一定範囲内で
あり、系の位相安定点は十分存在する。
【００７２】最後に定位型の場合について説明する。
【００７３】定位型ＰＬＬ回路は、ループ・フィルタ２
３として不完全積分器を使用している。ループ・フィル
タ２３およびＶＦＯ２２の伝達関数は、それぞれ Ｆ（ｓ）＝（ｓ＋ａ）／（ｓ＋ｂ）…………………………………（２１） Ｒ（ｓ）＝１／ｓ………………………………………………………（２２） である。
【００７４】安定状態では、定位型ＰＬＬの性質より、 ωc ＝ωvci ＋ｖi (t) ・Ｆ（０）…………………………………（２３） となる。すなわち、 ここで便宜的に、 （ωc −ωvci ）・ｂ／ａ＝ｋvci ・Ｋsi…………………………（２５） とおく。但し、 とする。ちなみにＫsi・ａ／ｂは、すべての入力が同相
であるときの同期保持範囲であるので、ｋvci は入力と
ＰＬＬの中心周波数の差の同期保持範囲に対する比と言
ってよい。
【００７５】式（２４）と式（２５）より 位相比較特性ｇ（θ）は、最大値、最小値が１，−１、
つまり、 −１≦ｇ（θ）≦１……………………………………………………（２８） になるように正規化されているとして、λi,j のすべて
の値に対して式（２７）が成り立つδi が存在するため
のループ・ゲインに対する条件を求める。
【００７６】まず、Ａ型の場合、Ａi 入力に対してＢ
i,j 入力すべてが逆相であるとき式（２４）の左辺の直
流分の変化幅が一番小さい。このことからループ・ゲイ
ンの条件は、 したがって、 ＫAi≧Ｋsi（１＋｜ｋvci ｜）／２…………………………………（３０） であることがゲインに対する条件である。この式（３
０）を満足するノードをＡＮ型とする。
【００７７】同様にＢ型のときの条件は、 ＫBi,k≧Ｋsi（１＋｜ｋvci ｜）／２………………………………（３１） であり、この式（３１）を満足するノードをＢＮ型とす
る。
【００７８】そしてＡＮ型およびＢＮ型以外のノードを
ＣＮ型とする。
【００７９】上記同様に検証すると、 （Ｓ１）…網内にＣＮ型ノードが無い。
【００８０】（Ｓ２）…まずＡＮ型ノードをすべて「同
期良ノード」とし、その出力側リンクを「同期良リン
ク」とする。
【００８１】（Ｓ３）…支配的入力が「同期良インク」
であるＢＮ型ノードとその出力側リンクを「同期良ノー
ド」および「同期良リンク」とする。
【００８２】（Ｓ４）…（Ｓ３）を繰り返す。
【００８３】以上のような手順の後、すべてのノードが
「同期良ノード」になれば、系の位相安定は十分存在す
る。
【００８４】一方、例えばディジタル型ＰＬＬ回路など
のときには、ループ・フィルタ２３とＶＦＯ２２の伝達
関数は、それぞれ、 Ｆ（ｚ）＝｛1-（1-ａd ）ｚ-1｝／｛1-（1-ｂd ）ｚ-1｝…………（３４） 但し 1≧ａd ≧０， 1≧ｂd ≧０ Ｒ（ｚ）＝ｚ-1／（1-ｚ-1）………………………………………（３５） となるので、アナログ型のａ、ｂの代わりにａd 、ｂd
を使えばよい。無定位型ではｂd ＝０である。また、周
波数はサンプリング周波数で正規化される。
【００８５】以上を纏めてみる。
【００８６】式（３０）および式（３１）によって決ま
るＡＮ型およびＢＮ型、それ以外のＣＮ型は定位型につ
いての分類であったが、無定位型ではｂ＝０であるの
で、 ｋvci ＝０………………………………………………………………（３７） となり、ＡＮ型、ＢＮ型およびＣＮ型は、無定位型にお
けるＡ型、Ｂ型およびＣ型を含んでいることが分かる。
したがってＡＮ型、ＢＮ型およびＣＮ型のみを議論すれ
ばよい。
【００８７】例えばＣＮ型（Ｃ型）が許されるのは、無
定位型の正弦状位相比較特性のときのみであり、また、
このときでもＣＮ型があると位相安定点があっても、そ
こへの収束がきわめて遅くなる可能性を示した。したが
って、ここで求める位相安定点があるための十分条件に
はＣＮ型がないこととしても差し支えなく、むしろＣＮ
型がないことかが適切と言える。したがって、メッシュ
網のクロック同期系では、以下ような検証が実行され
る。
【００８８】（Ｓ１）…網内にＣＮ型ノードが無い。
【００８９】（Ｓ２）…まずＡＮ型ノードをすべて「同
期良ノード」とし、その出力側リンクを「同期良リン
ク」とする。
【００９０】（Ｓ３）…支配的入力が「同期良インク」
であるＢＮ型ノードとその出力側リンクを「同期良ノー
ド」および「同期良リンク」とする。
【００９１】（Ｓ４）…（Ｓ３）を繰り返す。
【００９２】以上のような手順の後、すべてのノードが
「同期良ノード」になれば、系の位相安定点は十分存在
する。
【００９３】以上のことはＢＮ型において、その支配的
入力をたどってノードを遡って行けばＡＮ型にたどりつ
くことが重要である。このことから、クロック同期系の
接続の仕方の設計方法の基準が得られる。
【００９４】ここで、複数のクロック同期系の中の 1つ
が故障した場合（ 1点故障）、クロック同期が少なくと
も保持されるように考えてみる。
【００９５】クロック同期故障の原因は次のようなこと
が考えられる。
【００９６】１．広域網からのクロックが１つのノード
で切れる。
【００９７】２．リンクの一つが切れる。
【００９８】３．一つのノードが故障し、そのノードが
クロック系から切り放される。
【００９９】この３．の場合、そのノードから出るリン
クすべてが切れたことに等しい。
【０１００】このようなことが発生し、もしもクロック
系から切り放されずに系のクロックからずれた周波数を
出し続けることがあっても、その影響がなるべく少ない
ことが望ましい。
【０１０１】以上の点から信頼性を考慮すべきことを挙
げると、 １．ＡＮ型またはＢＮ型で入力端Ａi への入力またはＢ
i,k への入力が切れても、ＣＮ型になってはいけない。
最大のゲインを“０”として、新たに最大になったゲイ
ンで式（３０）または式（３１）が成り立つようにゲイ
ンを選ばねばならない。
【０１０２】あるノードに入力数が多いことは、信頼性
を向上する上で必ずしも役に立つことではない。ゲイン
の大きさと順位を最適に設定しないと、ＣＮ型になる恐
れがある。
【０１０３】通常、 1点故障への対応ならば、 2つの入
力があればよい。
【０１０４】ちなみに、ノードｉの入力に対するゲイン
ＫAi、ＫBi,jを大きい順番にならべて、Ｌ（エル）番目
に大きいゲインをＫi L で表してみると、 Ｋi L ＝αi L ・Ｋsi…………………………………………………（３６） となる。
【０１０５】ここでαi L の条件は、 となる。但し rは自然数とする。またＬが“１”のと
き、Σによる和は“０”とする。
【０１０６】２．ノードが故障したときの影響を少なく
するためには、出力クロックを供給する相手ノードの数
が多くない方がよい。できればせいぜい 2以下にした
い。
【０１０７】３．広域網からクロックがもらえるノード
においてＢＮ型にする利点はない。ＢＮ型であると、他
ノードからの影響を受け易い。広域網からクロックをも
らえるノードはＡＮ型を選ぶ。
【０１０８】次に図６を参照して本発明の他の実施例に
ついて説明する。
【０１０９】図６は本発明の他の実施例の網のクロック
同期系を示す図である。
【０１１０】同図において、１〜４はノードであり、 4
個ある。各ノード１〜４に入力されている数字は、各入
力に対するループ・ゲインを表すものとする。
【０１１１】この場合、仮に｜ｋvci ｜が 0.1程度とす
れば、ノード１とノード４がＡＮ型であり、ノード２と
ノード３がＢＮ型である。ノード２はノード１から「同
期良リンク」を支配的入力に受け、またノード３はノー
ド４から「同期良リンク」を支配的入力に受け、それぞ
れ「同期良ノード」となる。これにより、この網のクロ
ック同期系は安定する。
【０１１２】しかし、広域網から、例えばノード１への
入力がなくなった場合、ノード１はＣＮ型になってしま
い、網のクロック系が不安定になる恐れがある。これは
各ノードの入力が多く、またそのゲインの大きさの順位
づけが適切になされていないためである。
【０１１３】次に図７を参照してこの発明の他の実施例
について説明する。
【０１１４】図７は、この発明の他の実施例の網のクロ
ック同期系を示す図である。
【０１１５】同図において、ノード１、２、４はＡＮ型
であり、ノード３はＢ型である。
【０１１６】この場合、広域網からどの入力がなくなっ
たとしても、またリンクが一つ切れたとしても各ノード
は、ＡＮ型またはＢＮ型にとどまり、網のクロック同期
系は安定にとどまることが分かる。ノード４は 3入力で
あり、ゲインの順位づけを配慮してあるので、 2つの入
力が切れたとしても同期動作に支障をきたすことはな
い。
【０１１７】このように本実施例によれば、閉域網を広
域網のような外部にクロック同期させるにあたり、外部
網からは従属同期をとり、閉域網内では閉域網を構成す
るノードどうしで相互に同期を取り合うときに、各ノー
ドのクロック同期をとるためのフェーズ・ロックド・ル
ープのゲインの関係を、ある一つの支配的入力に対する
ゲインを他の入力に対するゲインの総和より十分大きく
とるよう構成した多入力ＰＬＬ回路を使用したことによ
り、広域網の下に閉域網をつなげる上で、同期外れなど
の心配が無くなり、従来にない信頼性の高いクロック同
期系統を得ることができる。
【０１１８】またＬ番目の大きさのゲインをＬ＋１番目
以降の大きさのゲインの総和より十分大きくとるよう構
成した多入力ＰＬＬ回路を各ノードに設けたことによ
り、もしＬ番目までの大きさのゲインを持つ入力が無く
なったとしても、安定点が存在するようになるので、ク
ロック同期をとる上で信頼性を高く維持できる。
【０１１９】さらに外部網からクロック同期が得られる
ノードでは、一番大きなゲインを持つ入力が外部網から
の入力であるので、他のノードの影響を小さくでき、系
が安定して動作するようになる。
【０１２０】また一つのノードが受けるクロック入力
を、同時には 3以下と限定したので、多入力時における
ゲインの選択に気を配る必要が無くなり、単純で信頼性
の高いクロック同期系を構成できる。
【０１２１】さらに、支配的入力が他ノードからの出力
であるものは、他ノードはその支配的入力が外部網から
の入力であるとするようにクロック同期系統を設計す
る。またこれを満足しないときは支配的入力にクロック
を与えるノードをさかのぼることにより、支配的入力が
外部網からの入力であるノードにたどりつくようにクロ
ック同期系統を設計するようにしたので、広域網の下に
閉域網をつなげる上で、同期外れなどの心配が無くな
り、従来にない信頼性の高いクロック同期系統を得るこ
とができきる。
【０１２２】この結果、クロックにて同期をとるような
通信網の信頼性を向上することができる。
【０１２３】
【発明の効果】以上説明したように本発明によれば、フ
ェーズ・ロックド・ループの、ある一つの支配的入力に
対するゲインを、他の入力に対するゲインの総和よりも
十分大きくとるようにしたので、広域網の下に閉域網を
つなげる上で、同期外れなどの心配が無くなり、従来に
ない信頼性の高いクロック系統を得ることができる。
【０１２４】この結果、このクロック系統を使った通信
網の信頼性を向上することができる。
【図面の簡単な説明】
【図１】この発明に係る一実施例の網のクロック同期系
のモデルを示す図である。
【図２】図１の網内のあるノードに使用されている多入
力フェーズ・ロックド・ループを示す図である。
【図３】本発明のＰＬＬの特性を説明するための特性図
である。
【図４】本発明のＰＬＬの特性を説明するための特性図
である。
【図５】本発明のＰＬＬの特性を説明するための特性図
である。
【図６】本発明のＰＬＬの有効性を説明するための図で
ある。
【図７】本発明のＰＬＬの有効性を説明するための図で
ある。
【符号の説明】
１、２、３、４・・ｉ・・ｎ…ノード、Ａ1 ，Ａ2 ，・
・Ａi ，・・Ａn …入力端、２１…位相比較器、２１ａ
…減算器、２１ｂ…位相比較特性ｇ（θ）、２２…可変
周波数発振器（ＶＦＯ）、２３…ループ・フィルタ、２
４、２５…加算器。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 閉域網を広域網のような外部網にクロッ
    ク同期させるにあたり、前記外部網からは従属同期をと
    り、前記閉域網内では網を構成するノードどうしで相互
    に同期を取り合うクロック同期装置において、 前記各ノードに、 前記クロック同期をとる上で、ある一つの支配的入力に
    対するゲインを、他の入力に対するゲインの総和より十
    分大きくとるよう構成したフェーズ・ロックド・ループ
    回路を設けてなることを特徴とするクロック同期装置。
  2. 【請求項２】 請求項１記載のクロック同期装置におい
    て、 前記フェーズ・ロックド・ループ回路は、あるノードの
    Ｌ番目の大きさのゲインが、Ｌ＋１番目以降の大きさの
    ゲインの総和より十分大きくなるよう構成されているこ
    とを特徴とするクロック同期装置。
  3. 【請求項３】 請求項１記載のクロック同期装置におい
    て、 前記外部網からクロック同期が得られるノードでは、前
    記支配的入力が前記外部網からの入力であることを特徴
    とするクロック同期装置。
  4. 【請求項４】 請求項１記載のクロック同期装置におい
    て、 ある一つのノードが受けるクロック入力が、同時には３
    以下であることを特徴とするクロック同期装置。
  5. 【請求項５】 請求項１記載のクロック同期装置におい
    て、 前記支配的入力が他ノードからの出力であるものは、該
    他ノードはその支配的入力が前記外部網からの入力であ
    るとしたことを特徴とするクロック同期装置。
  6. 【請求項６】 請求項１記載のクロック同期装置におい
    て、 前記フェーズ・ロックド・ループ回路は、前記支配的入
    力が他ノードからの出力であるものは、該他ノードはそ
    の支配的入力が外部網からの入力であるという条件を満
    足しないとき、前記支配的入力にクロックを与えるノー
    ドをさかのぼることにより、前記支配的入力が前記外部
    網からの入力であるノードにたどりつくよう構成されて
    いることを特徴とするクロック同期装置。
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