JPH07326670A - Semiconductor integrated circuit - Google Patents

Semiconductor integrated circuit

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JPH07326670A
JPH07326670A JP11865994A JP11865994A JPH07326670A JP H07326670 A JPH07326670 A JP H07326670A JP 11865994 A JP11865994 A JP 11865994A JP 11865994 A JP11865994 A JP 11865994A JP H07326670 A JPH07326670 A JP H07326670A
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JP
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integrated circuit
semiconductor integrated
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wiring
metal
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JP11865994A
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Japanese (ja)
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Yasukuni Nishioka
Takeshi Tanaka
剛 田中
泰城 西岡
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Texas Instr Inc <Ti>
テキサス インスツルメンツ インコーポレイテツド
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Abstract

PURPOSE: To ensure a high speed operation of an integrated circuit, keeping high integration by resducing wiring capacitance among multi-layered wirings formed in a semiconductor integrated circuit, and narrowing an interval between the adjacent wirings.
CONSTITUTION: An insulating film 3 is deposited on a wiring layer under conditions where a gap 4 can be produced between finely processed adjacent wirings, and a gap of low dielectric is permitted to be existent between the adjacent wirings.
COPYRIGHT: (C)1995,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、半導体集積回路装置技術に関し、特に、金属配線の間隙が狭い半導体集積回路装置に適用して有効な技術に関するものである。 BACKGROUND OF THE INVENTION The present invention relates to a semiconductor integrated circuit device technology, particularly to a technique effective clearance of the metal wiring is applied to a narrow semiconductor integrated circuit device.

【0002】 [0002]

【従来技術】例えば、従来の金属配線の状態を図10に示す。 BACKGROUND ART For example, indicating the state of the conventional metal wiring in FIG. 半導体基板11は、単結晶シリコンから成り、その表面には酸化シリコンの絶縁層12が形成され、その表面に下層金属配線13がパターン形成されている。 The semiconductor substrate 11 is made of single crystal silicon, the the surface insulating layer 12 of silicon oxide is formed, the lower metal wiring 13 is patterned on its surface. そして、この下層金属配線と上層金属配線17の層間絶縁膜として機能する酸化シリコン膜14,16及びこの絶縁膜の平坦化に寄与するSOG膜15とを有している半導体集積回路が先行技術として考えられる。 Then, as a semiconductor integrated circuit and a contributing SOG film 15 to planarize the silicon oxide film 16 and the insulating film serving as an interlayer insulating film of the lower layer metal wiring and an upper metal wiring 17 is prior art Conceivable. 例えば、多層配線に関する刊行物に、特開平5−218028等がある。 For example, in publications relating to multi-layer wiring, there is JP-A-5-218028 and the like.

【0003】 [0003]

【発明が解決しようとする課題】この従来の多層配線の構造の多くは、酸化シリコン膜14の比誘電率が約4程度であり、回路の高集積化に伴って下層金属配線13の間隔が1ミクロン以下となる最近の半導体装置においては、配線間の容量が増大するため、特に、電気信号の伝搬速度を遅延させる等、半導体集積回路装置の電気的特性に悪影響を及ぼし始めている。 [Problems that the Invention is to Solve This Many structure of a conventional multilayer wiring, a relative dielectric constant of about 4 silicon oxide film 14, the interval between the lower metal wiring 13 with the high integration of circuits in a recent semiconductor device to be 1 micron or less, since the capacitance between wirings is increased, in particular, such as to delay the propagation speed of electrical signals, are beginning to have an adverse effect on the electrical characteristics of the semiconductor integrated circuit device.

【0004】然るに、上記従来技術においては、層間絶縁膜の膜厚や材料を決定する際、アルファ線や平坦性等に考慮しているが、隣接する金属配線間の配線容量を低減させるための対策については十分な手段が施されていなかった。 [0004] However, in the above prior art, when determining the thickness and material of the interlayer insulating film, but considering the alpha and flatness, etc., to reduce the wiring capacitance between adjacent metal lines sufficient means has not been subjected to the measures.

【0005】また、電気信号の伝搬速度の遅延を避けるため、所定配線間の許容間隔やMOSトランジスタの閾値電圧の許容範囲等が狭小となる結果、半導体集積回路の製造プロセスに一定の限界が生じるに至っている。 [0005] In order to avoid the propagation velocity of the delayed electrical signals, the result of the allowable range or the like in the threshold voltage of the acceptance interval and the MOS transistors between the predetermined wiring becomes narrow, a certain limit is generated in the manufacturing process of the semiconductor integrated circuit It has led to.

【0006】本発明は、上記課題に着目してなされたものであり、その目的は、金属若しくは単結晶シリコン・ [0006] The present invention has been made in view of the above problems, a metal or a single crystal silicon
ストリップからなる配線間の配線容量を有効に低減することができる技術を提供することにある。 It is to provide a technique which can effectively reduce the wiring capacitance between the wiring made of the strip.

【0007】本発明の他の目的は、半導体集積回路装置の動作速度を向上させることができる技術を提供することである。 Another object of the present invention is to provide a technique capable of improving the operating speed of the semiconductor integrated circuit device. 本発明の他の目的は、半導体集積回路装置の製造プロセスの制約を緩和することができる技術を提供することにある。 Another object of the present invention is to provide a technique capable of mitigating the limitations of the manufacturing process of the semiconductor integrated circuit device. 本発明の新規な構成及び効果は、明細書の記載および添付図面から明らかになるであろう。 Novel structure and advantages of the present invention will become apparent from the description and the accompanying drawings of the specification.

【0008】 [0008]

【課題を解決するための手段】本願において開示される発明のうち、代表的なものの概要を説明すれば、以下の如くである。 SUMMARY OF THE INVENTION Among the inventions disclosed in the present application will be described the outline of typical, is as follows.

【0009】本発明の半導体装置は、微細化する金属配線の間に比誘電率が約1と非常に小さい空隙を有することによって、この金属配線間の静電容量を低減させ集積回路の電気的特性を向上させるものである。 [0009] The semiconductor device of the present invention, by having a very small gap relative dielectric constant of about 1 between the metal wires to miniaturize electrical integrated circuits reduces the capacitance between the metal wires it is intended to improve the characteristics. 具体的には、半導体装置の配線工程において、微細な金属配線を形成し、前記金属配線の間の溝の間に、CVD法またはスパッタ法を用いて隣接する金属配線間に空隙を生じるような条件で絶縁膜を形成する。 Specifically, in the wiring process of a semiconductor device, to form a fine metal wire, between the grooves between the metal wiring, such as occurs a gap between adjacent metal lines by a CVD method or a sputtering method forming an insulating film under the conditions. 更に、絶縁膜の比誘電率がシリコン酸化膜の比誘電率よりも低い材料、例えば、ポリイミド系樹脂を選択すれば前記金属配線間の静電容量をより低減させることも可能である。 Furthermore, a material lower than the dielectric constant of the silicon oxide film relative dielectric constant of the insulating film, for example, it is possible to further reduce the capacitance between the metal lines by selecting a polyimide resin.

【0010】 [0010]

【作用】上記発明によれば、隣接する配線相互間に低誘電率の空隙を配置させたことにより、当該配線相互間の誘電率を有効に低減させることが可能となる。 According to the above invention, by which is arranged a gap of low dielectric constant between adjacent lines each other, it is possible to effectively reduce the dielectric constant between the wiring other. 更に、該空隙の上に形成される回路及び配線層の信頼性を低下させることなく半導体装置を集積化して、歩留まりを向上させることが可能となる。 Furthermore, by integrating the semiconductor device without degrading the reliability of the circuit and the wiring layer formed on the void, it is possible to improve the yield.

【0011】この結果、電気信号が金属配線を充電若しくは放電する際の時間を、従来に比して短縮することができるので、電気信号の伝搬速度を高速にすることができる。 [0011] As a result, the time when the electric signal charges or discharges the metal wiring can be shortened as compared with the prior art, the propagation velocity of the electrical signal can be performed at high speed.

【0012】 [0012]

【実施例】図1から図4は、本発明の一実施例である半導体集積回路装置の製造プロセスを示す。 EXAMPLES FIGS. 1-4, showing a manufacturing process of a semiconductor integrated circuit device according to an embodiment of the present invention. 本実施例の半導体集積回路用の金属配線は、微細加工されたDRA Metal wiring for a semiconductor integrated circuit of this embodiment, a microfabricated DRA
M、MPU、マスクROM、ゲート・アレイ等に応用することができる。 M, MPU, mask ROM, can be applied to the gate array or the like.

【0013】まず、図1には、半導体基板の上の絶縁膜1を形成し、その上に金属配線2をパターン形成した態様が示されている。 [0013] First, in FIG. 1, an insulating film 1 on the semiconductor substrate, embodiments of the metal wire 2 was patterned is shown thereon. 例えば、本実施例においては、金属配線の間隔は、64MDRAMの場合、0.04μmであり、また、256mDRAMの場合、0.025μm For example, in this embodiment, the spacing of the metal wires in the case of 64M DRAM, a 0.04 .mu.m, also in the case of 256 MDRAM, 0.025 .mu.m
でパターニングすることができる。 In can be patterned. もっとも、配線密度が厳しくなければ、低誘電体の空隙を特に設ける必要はない。 However, Nakere if not particularly necessary to provide a gap of low dielectric strict wiring density. 図2には、その後、CVD法を用いて絶縁膜3を金属配線2及び前記絶縁膜基板1の上に堆積させる態様を示す。 FIG 2, then, shows a mode of depositing the insulating film 3 by a CVD method on the metal wiring 2 and the insulating film substrate 1. この際、金属配線1の上部の角に従って堆積するような条件で絶縁膜3を堆積させていく。 At this time, gradually depositing the insulating film 3 under conditions such that deposited according to the top corners of the metal wire 1. 図3には、 In FIG. 3,
この条件で膜を堆積していくと隣接配線間の溝が絶縁膜で充填される前に隣接金属配線上部の膜同士を接触させ、空隙4を形成する状態を示す。 Contacting the membrane of the adjacent metal wires upper before the grooves between adjacent lines and continue to deposit a film is filled with an insulating film in this condition, showing a state of forming the space 4. このとき、比誘電率が約1の空隙を形成することができ、隣接配線間の容量を低減する手段を提供することができる。 In this case, it is possible to dielectric constant of form about 1 void, it can provide a means for reducing the capacitance between adjacent wirings. 図4には、金属配線1と金属配線2を接続するためのコンタクト穴(図9参照。)を形成した後に、金属配線5を形成する工程を示す。 FIG 4, after forming the contact holes (see FIG. 9.) For connecting the metal wire 1 and the metal wire 2, showing the step of forming the metal wiring 5. また、上記の絶縁膜3が低誘電率のものであれば金属配線2と金属配線5との容量も低減できる。 The capacitance between the metal wires 2 and the metal wire 5 as long as the above insulating film 3 is a low dielectric constant can be reduced.
CVD法には、例えばモノシランと酸素を反応させて酸化シリコンを形成する方法や通常のTEOS−CVDにSiF 4若しくはC 26を添加してフッ素をシリコン酸化膜にドープする方法、CVD法でポリイミド系の絶縁膜を堆積させる方法等がある。 The CVD method, for example, the methods and conventional TEOS-CVD to form a silicon oxide by reacting monosilane and oxygen by the addition of SiF 4 or C 2 F 6 fluorine method for doping a silicon oxide film, a CVD method and a method of depositing an insulating film polyimide.

【0014】図5から図8には、本発明の第2の実施例である半導体集積回路装置の工程順断面図を示す。 [0014] FIGS. 5-8 illustrate the process sequence sectional diagram of a semiconductor integrated circuit device according to a second embodiment of the present invention.

【0015】まず、図5は、絶縁膜1の上に金属配線2 [0015] First, FIG. 5, a metal wiring on the insulating film 1 2
を形成した断面図を、図6は、スパッタ法を用いて絶縁膜6を金属配線2及び絶縁膜1の上に堆積させた断面図をそれぞれ示す、金属配線2の上部の角にコンフォーマル(conformal)な膜が堆積するような条件で膜を堆積することができる。 The sectional view is formed and FIG. 6 shows a cross-sectional view deposited on the metal wiring 2 and the insulating film 1 to the insulating film 6 by sputtering, respectively, conformal to the upper corners of the metal wire 2 ( it is possible to deposit films under conditions such that deposition conformal) film. 図7は、この条件で膜を堆積していくと隣接配線間の溝が絶縁膜で充填される前に隣接金属配線上部の膜同士が接触し、空隙4を形成する工程断面図を示す。 Figure 7 is to contact the film of the adjacent metal wires upper before and continue to deposit a film under this condition grooves between adjacent wires are filled with an insulating film, showing the cross-sectional views of processes forming a space 4. このとき比誘電率が約1の空隙を形成することによって隣接配線間の容量を低減することができる。 In this case it is possible to reduce the capacitance between adjacent wirings by relative dielectric constant forms about 1 void. 図8は、下部金属配線2と上部金属配線5を接続するためのコンタクト穴(図9参照)を形成した後、 8, after forming a contact hole (see FIG. 9) for connecting the lower metal interconnection 2 and an upper metal wiring 5,
金属配線5を形成した断面図を示す。 It shows a cross-sectional view of forming the metal wires 5. また、上記の絶縁膜3が低誘電率のものであれば金属配線2と金属配線5 Further, as long as the above insulating film 3 having a low dielectric constant metal wires 2 and the metal wires 5
と間の容量も低減できる。 It can also be reduced capacitance between the. このとき、スパッタされる膜には、シリコン酸化膜、フッ素をドープしたシリコン酸化膜(SiOF)、ポリイミド、ポリテトラフルオロエチレン(PTFE)等を適宜選択して用いることができる。 At this time, the film to be sputtered, the silicon oxide film, a fluorine-doped silicon oxide film (SiOF), a polyimide, can be appropriately selected and used polytetrafluoroethylene (PTFE) or the like.

【0016】前記絶縁膜には、上記フッ素を含有する酸化シリコンの他、有機物を含有する酸化シリコン、テフロン等の低誘電率の材料によって形成することもできる。 [0016] The insulating layer, another silicon oxide containing the above-mentioned fluorine, silicon oxide containing an organic substance, may be formed of a material having a low dielectric constant such as Teflon. 図9は、本発明の別の実施例である半導体メモリの要部断面を示す。 Figure 9 shows another fragmentary cross-sectional of a semiconductor memory which is an embodiment of the present invention. 上記実施例は下部金属配線相互の容量を低減する態様を説明したが、本実施例は、3層金属配線を用いたDRAMに適用したものである。 The above embodiment explained the manner of reducing the capacity of the lower metal interconnection another, but this embodiment is applied to a DRAM using a three-layer metal wiring. 即ち、上記実施例と同様のプロセスを用いて、先ず、高融点金属であるタングステンからなる第1レベルのB/L20を形成し、次にタングステンからなる第2レベルのYセレクト線5を形成し、最後に、アルミとチタン・ナイトライドとの積層構造によるW/L2を形成することで、同一レベルの金属配線間の容量を空隙4,4′,4″によって低減しつつ、上層若しくは下層の金属配線相互の容量を層間絶縁膜1,3,6によって低減することができる。もっともメモリ・セル・プレート電極等と金属配線との容量も層間絶縁膜によって低減することができるのは言うまでもない。特に、空隙部4には、材料に含有されるアルファ線を放射する放射性物質が存在し得ないため、DRAMキャパシタの電荷蓄積ノード22等に対する悪影響 That is, a process similar to the above embodiment, first, a first level of B / L20 made of tungsten which is a refractory metal, then forming a second level of Y select lines 5 made of tungsten Finally, by forming the W / L2 of the laminate structure of aluminum and titanium nitride, the void capacity between the same levels of metal interconnect 4, 4 ', while reducing by 4 ", upper or lower the capacity of the metal wiring mutually can be reduced by an interlayer insulating film 1, 3, 6. However capacitance between the memory cell plate electrode or the like and the metal wire also can be reduced by an interlayer insulating film of course. in particular, the air gap 4, since the radioactive substance that emits alpha rays contained in the material can not exist, adverse effects on the charge storage node 22 and the like of a DRAM capacitor 生じる虞がない点で有利である。 It is advantageous in that there is no possibility that occur.

【0017】更に、上記空隙の高さを金属配線の厚さより高くすればより配線容量の低減を図ることが可能となる。 Furthermore, the height of the gap it is possible to reduce the more wiring capacitance if higher than the thickness of the metal wiring. この場合、パターニングした各金属配線2,5,2 In this case, each metal wiring was patterned 2,5,2
0の間に存在する各絶縁層6,3,1をエッチバックして溝を深く掘った後に、上記プロセスと同様に低誘電率の材料を堆積させることで金属配線の厚さをより大きな空隙を形成するのである。 Each insulating layer 6,3,1 existing between 0 after digging deep trenches is etched back, a larger gap the thickness of the metal wire by depositing a low dielectric constant of the material in the same manner as above process than is to form.

【0018】以上の説明では、主としてDRAMの金属配線に適用した場合について説明したが、これに限定されず、例えば、SRAM、EEPROM、EPROM、 [0018] In the above description, a case has been described in which mainly applied to the metal wiring DRAM, not limited to this, for example, SRAM, EEPROM, EPROM,
マイクロプロセッサ等の多層配線を有する半導体集積回路装置に適用することも可能である。 It is also applicable to a semiconductor integrated circuit device having a multilayer wiring, such as a microprocessor.

【0019】 [0019]

【発明の効果】本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、 Among the inventions disclosed in the present application, according to the present invention will be briefly described effects obtained by typical,
次の通りである。 It is as follows. すなわち、徴細化する金属配線の間に非常に小さい比誘電率(約1)の空隙を形成することによって、この金属配線の間の静電容量を減少することができる。 That is, by forming a gap of a very small dielectric constant between the metal wiring symptoms comminution (about 1), it is possible to reduce the capacitance between the metal wires. 具体的には、CVD法またはスパッタ法によって隣接配線の金属配線の上部の角にコンフォーマル(c Specifically, CVD method or conformal corners of the upper metal interconnect adjacent wirings by sputtering (c
onformal)な膜が堆積するような条件で膜を堆積させていくと、隣接配線間の溝が絶縁膜で充填される前に接触し、空隙を形成することができ、半導体集積回路装置の配線間の静電容量を減らすことが可能となる。 When Onformal) film is gradually condition film is deposited in such depositing, in contact before the grooves between adjacent wires are filled with an insulating film, it is possible to form voids, wiring of a semiconductor integrated circuit device it is possible to reduce the capacitance between.
よって、集積回路の動作速度等の電気的特性を向上し得るという効果を奏する。 Therefore, an effect that may improve the electrical characteristics of the operation speed of the integrated circuit.

【0020】また、CVD法またはスパッタ法で堆積される膜が低誘電率の膜であれば更に、配線間の容量を低減することができ、また、上部の金属配線との容量も同時に低減できる。 Further, the film deposited by CVD or sputtering is more if the film having a low dielectric constant, it is possible to reduce the capacitance between wirings, also possible capacity reduction at the same time the upper metal interconnect .

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1の実施例である半導体集積回路用の金属配線の断面図である。 1 is a cross-sectional view of a metal wiring for a semiconductor integrated circuit according to a first embodiment of the present invention.

【図2】本発明の第1の実施例である配線工程の一部断面図である。 2 is a partial cross-sectional view of a first embodiment in which the wiring process of the present invention.

【図3】本発明の第1の実施例である配線間の空隙部の断面図である。 3 is a cross-sectional view of a gap portion between the first an example wiring of the present invention.

【図4】本発明の第1の実施例である半導体集積回路用の上部及び下部配線の要部断面図である。 4 is a fragmentary cross-sectional view of the upper and lower wiring for a semiconductor integrated circuit according to a first embodiment of the present invention.

【図5】本発明の第2の実施例である半導体集積回路用の金属配線の断面図である。 5 is a cross-sectional view of a metal wiring for a semiconductor integrated circuit according to a second embodiment of the present invention.

【図6】本発明の第2の実施例である配線工程の一部断面図である。 6 is a partial cross-sectional view of a second embodiment in which the wiring process of the present invention.

【図7】本発明の第2の実施例である配線間の空隙部の断面図である。 7 is a cross-sectional view of a gap portion between the second is an example wiring of the present invention.

【図8】本発明の第2の実施例である半導体集積回路用の上部及び下部配線の要部断面図である。 8 is a fragmentary cross-sectional view of the upper and lower wiring for a semiconductor integrated circuit according to a second embodiment of the present invention.

【図9】本発明の別の実施例であるダイナミック型半導体メモリの要部の前方及び後方断面図を合成したものである。 [9] in which the front and rear cross-sectional view of a main part of a dynamic type semiconductor memory which is another embodiment of the present invention were synthesized.

【図10】従来の多層配線の断面図である。 10 is a cross-sectional view of a conventional multilayer wiring.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 絶縁膜基板 2 金属配線 3 CVD法で堆積させた絶縁膜 4 空隙部 5 金属配線 6 スパッタ法で堆積させた絶縁膜 11 単結晶シリコン 12 酸化シリコン 13 下層金属配線 14 酸化シリコン 15 SOG膜 16 酸化シリコン 17 上層金属配線 19 ソース・ドレイン 20 タングステン配線層 21 キャパシタ・プレート電極 22 電荷蓄積ノード 30 ワードライン 1 insulator substrate 2 metal wires 3 CVD method insulating film 11 is deposited an insulating film 4 void portion 5 metal wiring 6 sputtering deposited monocrystalline silicon 12 silicon oxide 13 underlying metal interconnect 14 the silicon oxide 15 SOG film 16 oxide silicon 17 upper metal wiring 19 drain 20 tungsten wiring layer 21 capacitor plate electrode 22 charge storage node 30 wordlines

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 6識別記号 庁内整理番号 FI 技術表示箇所 23/12 N ────────────────────────────────────────────────── ─── front page continued (51) Int.Cl. 6 identification symbol Agency Docket No. FI art display portion 23/12 N

Claims (5)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 半導体基板上に形成される半導体集積回路を構成する相互配線であって、複数の金属配線と、この金属配線相互間の溝部に位置する低誘電率の空隙と、 1. A cross wiring constituting the semiconductor integrated circuit formed on a semiconductor substrate, a plurality of metal wires, and the gap of low dielectric constant located in the groove between the metal wires cross,
    この空隙及び金属配線の上に堆積させる絶縁膜とを含む半導体集積回路装置。 The void and the semiconductor integrated circuit device comprising an insulating film is deposited on the metal wiring.
  2. 【請求項2】 前記絶縁膜は、CVD法によって堆積されている特許請求の範囲第1項の半導体集積回路装置。 Wherein said insulating film is a semiconductor integrated circuit device of the first term claims being deposited by CVD.
  3. 【請求項3】 前記絶縁膜は、スパッタ法によって堆積されている特許請求の範囲第1項の半導体集積回路装置。 Wherein said insulating film is a semiconductor integrated circuit device of the first term claims being deposited by sputtering.
  4. 【請求項4】 前記の絶縁膜の比誘電率は、シリコン酸化膜の比誘電率よりも低い特許請求の範囲第1項の半導体集積回路装置。 Wherein the dielectric constant of the insulating film, a semiconductor integrated circuit device of the range the first term of the relative dielectric constant lower claims than the silicon oxide film.
  5. 【請求項5】 前記絶縁膜は、フッ素を含有する酸化シリコン、有機物を含有する酸化シリコン、ポリイミド、 Wherein said insulating film is a silicon oxide containing fluorine, silicon oxide containing an organic substance, polyimide,
    テフロン等の低誘電体材料から選ばれた一つ、或は、これら材料を含む特許請求の範囲第1項の半導体集積回路装置。 One selected from a low dielectric material such as Teflon, or the semiconductor integrated circuit device of the range the first term of the claims containing these materials.
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