JPH07321570A - 演算増幅器 - Google Patents
演算増幅器Info
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- JPH07321570A JPH07321570A JP6109842A JP10984294A JPH07321570A JP H07321570 A JPH07321570 A JP H07321570A JP 6109842 A JP6109842 A JP 6109842A JP 10984294 A JP10984294 A JP 10984294A JP H07321570 A JPH07321570 A JP H07321570A
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- 238000010586 diagram Methods 0.000 description 7
- 230000004044 response Effects 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 4
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
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Abstract
(57)【要約】
【目的】低消費電流で波形の応答性が高く波形歪みが少
ない演算増幅器を提供する。 【構成】正負の入力端子を有し一対の差動増幅回路１
ａ，１ｂで構成した差動増幅段１と、差動増幅段１の差
動増幅回路１ａ，１ｂの出力に接続した一対のカレント
ミラー回路２ａ，２ｂで構成したカレントミラー段２
と、カレントミラー段２のカレントミラー回路２ａ，２
ｂの共通出力に接続し、２種類の電流源としてＱ２３，
Ｑ２４及び５ａ，５ｂを有するバッファ回路とを備えた
ものである。
ない演算増幅器を提供する。 【構成】正負の入力端子を有し一対の差動増幅回路１
ａ，１ｂで構成した差動増幅段１と、差動増幅段１の差
動増幅回路１ａ，１ｂの出力に接続した一対のカレント
ミラー回路２ａ，２ｂで構成したカレントミラー段２
と、カレントミラー段２のカレントミラー回路２ａ，２
ｂの共通出力に接続し、２種類の電流源としてＱ２３，
Ｑ２４及び５ａ，５ｂを有するバッファ回路とを備えた
ものである。
Description
【０００１】
【産業上の利用分野】本発明は、主に携帯用通信機等に
用いられる演算増幅器に関するものである。
用いられる演算増幅器に関するものである。
【０００２】
【従来の技術】従来の演算増幅器として、本出願人は、
低消費電流で波形の応答性が高い演算増幅器を特願平５
−１８４８２４号で提案した。すなわち、図７に示すよ
うに、差動増幅段１とカレントミラー段２とバッファ回
路３とを備え、差動増幅段１は、上下に対称配置された
第一、第二差動増幅回路１ａ，１ｂで、カレントミラー
段２は、上下に対称配置された第一、第二カレントミラ
ー回路２ａ，２ｂでそれぞれ構成されており、カレント
ミラー回路２ａ，２ｂの共通出力に、バッファ回路３が
接続され、演算増幅器１０が構成されている。
低消費電流で波形の応答性が高い演算増幅器を特願平５
−１８４８２４号で提案した。すなわち、図７に示すよ
うに、差動増幅段１とカレントミラー段２とバッファ回
路３とを備え、差動増幅段１は、上下に対称配置された
第一、第二差動増幅回路１ａ，１ｂで、カレントミラー
段２は、上下に対称配置された第一、第二カレントミラ
ー回路２ａ，２ｂでそれぞれ構成されており、カレント
ミラー回路２ａ，２ｂの共通出力に、バッファ回路３が
接続され、演算増幅器１０が構成されている。
【０００３】このうち、第一差動増幅回路１ａは、一対
のＮＰＮ型のトランジスターＱ１，Ｑ２で、第二差動増
幅回路１ｂは、一対のＰＮＰ型のトランジスターＱ４，
Ｑ５でそれぞれ構成されている。
のＮＰＮ型のトランジスターＱ１，Ｑ２で、第二差動増
幅回路１ｂは、一対のＰＮＰ型のトランジスターＱ４，
Ｑ５でそれぞれ構成されている。
【０００４】また、第一カレントミラー回路２ａは、Ｐ
ＮＰ型の３つのトランジスタＱ７，Ｑ８，Ｑ９で構成さ
れ、第二カレントミラー回路２ｂは、ＮＰＮ型の３つの
トランジスタＱ１０，Ｑ１１，Ｑ１２で構成されてい
る。一方、バッファ回路３は、ＮＰＮ型の２つのトラン
ジスタＱ２１，Ｑ２５と、ＰＮＰ型の２つのトランジス
タＱ２２，Ｑ２６からなるダイヤモンド型で構成され、
トランジスタＱ２３，Ｑ２４からなる電流源を備えてい
る。
ＮＰ型の３つのトランジスタＱ７，Ｑ８，Ｑ９で構成さ
れ、第二カレントミラー回路２ｂは、ＮＰＮ型の３つの
トランジスタＱ１０，Ｑ１１，Ｑ１２で構成されてい
る。一方、バッファ回路３は、ＮＰＮ型の２つのトラン
ジスタＱ２１，Ｑ２５と、ＰＮＰ型の２つのトランジス
タＱ２２，Ｑ２６からなるダイヤモンド型で構成され、
トランジスタＱ２３，Ｑ２４からなる電流源を備えてい
る。
【０００５】そして、上記の第一、第二差動増幅回路１
ａ，２ａの一方のトランジスタＱ１，Ｑ４のベースは、
正相入力端子ＩＮ1 に、他方のトランジスタＱ２，Ｑ５
のベースは、逆相入力端子ＩＮ2 にそれぞれ共通に接続
されている。
ａ，２ａの一方のトランジスタＱ１，Ｑ４のベースは、
正相入力端子ＩＮ1 に、他方のトランジスタＱ２，Ｑ５
のベースは、逆相入力端子ＩＮ2 にそれぞれ共通に接続
されている。
【０００６】また、第一差動増幅回路１ａを構成するト
ランジスタＱ１のコレクタは、第一差動増幅回路１ａの
出力となり、第一カレントミラー回路２ａの入力部に接
続され、トランジスタＱ２のコレクタは正電源に接続さ
れ、トランジスタＱ１，Ｑ２のエミッタは第一定電流回
路４ａに共通して接続されている。また、第二差動増幅
回路１ｂを構成するトランジスタＱ４のコレクタは、第
二差動増幅回路１ｂの出力となり、第二カレントミラー
回路２ｂの入力部に接続され、トランジスタＱ５のコレ
クタは負電源に接続され、トランジスタＱ４，Ｑ５のエ
ミッタは第二定電流回路４ｂに共通して接続されてい
る。なお、第一、第二定電流回路４ａ，４ｂは、例えば
トランジスタ回路や接合型のＦＥＴ回路からなるもので
ある。
ランジスタＱ１のコレクタは、第一差動増幅回路１ａの
出力となり、第一カレントミラー回路２ａの入力部に接
続され、トランジスタＱ２のコレクタは正電源に接続さ
れ、トランジスタＱ１，Ｑ２のエミッタは第一定電流回
路４ａに共通して接続されている。また、第二差動増幅
回路１ｂを構成するトランジスタＱ４のコレクタは、第
二差動増幅回路１ｂの出力となり、第二カレントミラー
回路２ｂの入力部に接続され、トランジスタＱ５のコレ
クタは負電源に接続され、トランジスタＱ４，Ｑ５のエ
ミッタは第二定電流回路４ｂに共通して接続されてい
る。なお、第一、第二定電流回路４ａ，４ｂは、例えば
トランジスタ回路や接合型のＦＥＴ回路からなるもので
ある。
【０００７】そして、第一、第二カレントミラー回路２
ａ，２ｂの出力部となるトランジスタＱ９，Ｑ１２のコ
レクタは、バッファ回路３の入力部に共通に接続される
とともに、正負電源にかけて位相補償用のコンデンサＣ
１，Ｃ２が接続されている。
ａ，２ｂの出力部となるトランジスタＱ９，Ｑ１２のコ
レクタは、バッファ回路３の入力部に共通に接続される
とともに、正負電源にかけて位相補償用のコンデンサＣ
１，Ｃ２が接続されている。
【０００８】バッファ回路３は、トランジスタＱ２１，
Ｑ２２の電流源に、トランジスタＱ２３，Ｑ２４を用
い、入力信号電圧に応じた電流が流れているカレントミ
ラー段２の動作電流で制御されている。すなわち、ＮＰ
Ｎ型トランジスタＱ２３は、そのコレクタが、バッファ
回路３のトランジスタＱ２１のエミッタとＱ２６のベー
スの接続点に接続され、エミッタが負電源に接続され、
さらに、ベースが第二カレントミラー回路２ｂのトラン
ジスタＱ１０とＱ１１の共通ベースに接続されている。
Ｑ２２の電流源に、トランジスタＱ２３，Ｑ２４を用
い、入力信号電圧に応じた電流が流れているカレントミ
ラー段２の動作電流で制御されている。すなわち、ＮＰ
Ｎ型トランジスタＱ２３は、そのコレクタが、バッファ
回路３のトランジスタＱ２１のエミッタとＱ２６のベー
スの接続点に接続され、エミッタが負電源に接続され、
さらに、ベースが第二カレントミラー回路２ｂのトラン
ジスタＱ１０とＱ１１の共通ベースに接続されている。
【０００９】また、ＰＮＰ型トランジスタＱ２４は、そ
のコレクタが、バッファ回路３のトランジスタＱ２２の
エミッタとＱ２５のベースの接続点に接続され、エミッ
タが正電源に接続され、さらに、ベースが第一カレント
ミラー回路２ａのトランジスタＱ７とＱ８の共通ベース
に接続されている。
のコレクタが、バッファ回路３のトランジスタＱ２２の
エミッタとＱ２５のベースの接続点に接続され、エミッ
タが正電源に接続され、さらに、ベースが第一カレント
ミラー回路２ａのトランジスタＱ７とＱ８の共通ベース
に接続されている。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来の演算増幅器１０では、 ・出力電圧の振幅が大きい場合、 ・負荷抵抗の値が低い場合、 ・最終段出力トランジスタＱ２５，２６のバラツキによ
り、ｈｆｅ（β）が著しく低い場合、等において、入力
波形に対する出力波形の応答性が悪化し、スルーレート
が低く、波形歪みが発生する。また、ローレベル又はハ
イレベル時にサグ(sag) が生じる等の問題が発生し、こ
れらの対策として演算増幅器の消費電流を大幅に増加し
なければならなかった。その結果、携帯用通信機等の低
消費電流化が達成できなかった。
来の演算増幅器１０では、 ・出力電圧の振幅が大きい場合、 ・負荷抵抗の値が低い場合、 ・最終段出力トランジスタＱ２５，２６のバラツキによ
り、ｈｆｅ（β）が著しく低い場合、等において、入力
波形に対する出力波形の応答性が悪化し、スルーレート
が低く、波形歪みが発生する。また、ローレベル又はハ
イレベル時にサグ(sag) が生じる等の問題が発生し、こ
れらの対策として演算増幅器の消費電流を大幅に増加し
なければならなかった。その結果、携帯用通信機等の低
消費電流化が達成できなかった。
【００１１】本発明は、このような問題を解消するため
になされたものであり、バッファ回路に２種類の電流源
を備え、低消費電流で波形の応答性が高く波形歪みが少
ない演算増幅器を提供することを目的とするものであ
る。
になされたものであり、バッファ回路に２種類の電流源
を備え、低消費電流で波形の応答性が高く波形歪みが少
ない演算増幅器を提供することを目的とするものであ
る。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明においては、一対のカレントミラー回路で
構成したカレントミラー段と、電流源を有し前記カレン
トミラー段の共通出力に接続されるバッファ回路とを備
えた演算増幅器において、前記バッファ回路の電流源
を、２種類の電流源で構成したことを特徴とするもので
ある。
めに、本発明においては、一対のカレントミラー回路で
構成したカレントミラー段と、電流源を有し前記カレン
トミラー段の共通出力に接続されるバッファ回路とを備
えた演算増幅器において、前記バッファ回路の電流源
を、２種類の電流源で構成したことを特徴とするもので
ある。
【００１３】また、正負の入力端子を有し一対の差動増
幅回路で構成した差動増幅段と、該差動増幅段の出力に
接続し一対のカレントミラー回路で構成したカレントミ
ラー段と、該カレントミラー段の共通出力に接続され電
流源を有するバッファ回路とを備えた演算増幅器におい
て、前記バッファ回路の電流源を、２種類の電流源で構
成したことを特徴とするものである。
幅回路で構成した差動増幅段と、該差動増幅段の出力に
接続し一対のカレントミラー回路で構成したカレントミ
ラー段と、該カレントミラー段の共通出力に接続され電
流源を有するバッファ回路とを備えた演算増幅器におい
て、前記バッファ回路の電流源を、２種類の電流源で構
成したことを特徴とするものである。
【００１４】また、前記２種類の電流源のうち、少なく
とも一方をバイアス回路と該バイアス回路によりバッフ
ァ回路の電流を制御する回路で構成したことを特徴とす
るものである。
とも一方をバイアス回路と該バイアス回路によりバッフ
ァ回路の電流を制御する回路で構成したことを特徴とす
るものである。
【００１５】また、前記２種類の電流源のうち、一方を
前記カレントミラー段の動作電流でバッファ回路の電流
を制御する回路で構成し、他方をバイアス回路と該バイ
アス回路によりバッファ回路の電流を制御する回路で構
成したことを特徴とするものである。
前記カレントミラー段の動作電流でバッファ回路の電流
を制御する回路で構成し、他方をバイアス回路と該バイ
アス回路によりバッファ回路の電流を制御する回路で構
成したことを特徴とするものである。
【００１６】
【作用】上記の構成によれば、バッファ回路に２種類の
電流源を備えているため、所定の電流及び入力波形に対
応した電流が共にバッファ回路に流れ、入力波形に対す
る出力波形の応答性が向上する。
電流源を備えているため、所定の電流及び入力波形に対
応した電流が共にバッファ回路に流れ、入力波形に対す
る出力波形の応答性が向上する。
【００１７】
【実施例】以下、本発明による演算増幅器の実施例を図
面を用いて説明する。なお、従来例と同一もしくは相当
する部分には同一符号を付し、その説明を省略する。
面を用いて説明する。なお、従来例と同一もしくは相当
する部分には同一符号を付し、その説明を省略する。
【００１８】本発明は、バッファ回路に電流を供給する
電流源に、カレントミラー段の動作電流でバッファ回路
に流れる電流を制御する第一の電流源と、それとは別の
第二の電流源の２種類を用いたことを特徴とするもので
ある。すなわち、図１に示すように、バッファ回路３
の、第一の電流源をなすトランジスタＱ２３，Ｑ２４の
コレクタと正電源又は負電源との間に第二の電流源５
ａ，５ｂを接続して、演算増幅器２０を構成したもので
ある。
電流源に、カレントミラー段の動作電流でバッファ回路
に流れる電流を制御する第一の電流源と、それとは別の
第二の電流源の２種類を用いたことを特徴とするもので
ある。すなわち、図１に示すように、バッファ回路３
の、第一の電流源をなすトランジスタＱ２３，Ｑ２４の
コレクタと正電源又は負電源との間に第二の電流源５
ａ，５ｂを接続して、演算増幅器２０を構成したもので
ある。
【００１９】このように構成した演算増幅器２０は、ト
ランジスタＱ２３，Ｑ２４及び電流源５ａ，５ｂが、バ
ッファ回路３の電流源となり、トランジスタＱ２３，Ｑ
２４は、カレントミラー回路２ａ、２ｂによりその動作
電流が制御され、入力信号の電圧変化に応じて、バッフ
ァ回路３のトランジスタＱ２１、Ｑ２２の動作電流及び
トランジスタＱ２５、Ｑ２６のベース電流を供給し、電
流源５ａ，５ｂは、トランジスタＱ２３，Ｑ２４とは別
に、バッファ回路３のトランジスタＱ２１、Ｑ２２の動
作電流及びトランジスタＱ２５、Ｑ２６のベース電流を
供給するものである。したがって、トランジスタＱ２
３，Ｑ２４のみを用いた従来の演算増幅器１０より、更
に入力波形に対する出力波形の応答性が向上する。
ランジスタＱ２３，Ｑ２４及び電流源５ａ，５ｂが、バ
ッファ回路３の電流源となり、トランジスタＱ２３，Ｑ
２４は、カレントミラー回路２ａ、２ｂによりその動作
電流が制御され、入力信号の電圧変化に応じて、バッフ
ァ回路３のトランジスタＱ２１、Ｑ２２の動作電流及び
トランジスタＱ２５、Ｑ２６のベース電流を供給し、電
流源５ａ，５ｂは、トランジスタＱ２３，Ｑ２４とは別
に、バッファ回路３のトランジスタＱ２１、Ｑ２２の動
作電流及びトランジスタＱ２５、Ｑ２６のベース電流を
供給するものである。したがって、トランジスタＱ２
３，Ｑ２４のみを用いた従来の演算増幅器１０より、更
に入力波形に対する出力波形の応答性が向上する。
【００２０】ここで、電流源５ａ，５ｂにトランジスタ
を用いた場合の演算増幅器３０を図２に示す。図２にお
いて、電流源５ａとしては、トランジスタＱ２７のコレ
クタをトランジスタＱ２３のコレクタに接続し、トラン
ジスタＱ２７のエミッタを負電源に接続し、トランジス
タＱ２７のベースを正負電源間に接続したバイアス回路
の第一の出力部に接続して構成している。また、電流源
５ｂとしては、トランジスタＱ２８のコレクタをトラン
ジスタＱ２４のコレクタに接続し、トランジスタＱ２８
のエミッタを正電源に接続し、トランジスタＱ２８のベ
ースを正負電源間に接続したバイアス回路の第二の出力
部に接続して構成している。この電流源５ａ，５ｂは、
バイアス回路によりバッファ回路３に流れる電流を制御
するものである。なお、トランジスタＱ３，Ｑ４は、第
一，第二定電流回路４ａ，４ｂに相当するものである。
を用いた場合の演算増幅器３０を図２に示す。図２にお
いて、電流源５ａとしては、トランジスタＱ２７のコレ
クタをトランジスタＱ２３のコレクタに接続し、トラン
ジスタＱ２７のエミッタを負電源に接続し、トランジス
タＱ２７のベースを正負電源間に接続したバイアス回路
の第一の出力部に接続して構成している。また、電流源
５ｂとしては、トランジスタＱ２８のコレクタをトラン
ジスタＱ２４のコレクタに接続し、トランジスタＱ２８
のエミッタを正電源に接続し、トランジスタＱ２８のベ
ースを正負電源間に接続したバイアス回路の第二の出力
部に接続して構成している。この電流源５ａ，５ｂは、
バイアス回路によりバッファ回路３に流れる電流を制御
するものである。なお、トランジスタＱ３，Ｑ４は、第
一，第二定電流回路４ａ，４ｂに相当するものである。
【００２１】このように構成した演算増幅器３０では、
バッファ回路３に流れる電流を、カレントミラー段２の
動作電流で制御する第一の電流源と、バイアス回路によ
り制御する第二の電流源とを備えるため、必要最小限の
消費電流で演算増幅器３０を動作させることができる。
また、電流源５ａ，５ｂとしては、トランジスタＱ２
７，Ｑ２８以外に、単に抵抗のみ、又は、図３に示すよ
うに、ゲートとソースを接続したＦＥＴＱ２９，Ｑ３０
で構成することも可能である。
バッファ回路３に流れる電流を、カレントミラー段２の
動作電流で制御する第一の電流源と、バイアス回路によ
り制御する第二の電流源とを備えるため、必要最小限の
消費電流で演算増幅器３０を動作させることができる。
また、電流源５ａ，５ｂとしては、トランジスタＱ２
７，Ｑ２８以外に、単に抵抗のみ、又は、図３に示すよ
うに、ゲートとソースを接続したＦＥＴＱ２９，Ｑ３０
で構成することも可能である。
【００２２】本発明の演算増幅器の効果を確認するた
め、図４に示す回路を用いて、従来の演算増幅器１０を
用いた場合と、本発明の演算増幅器３０を用いた場合の
波形の応答特性をシュミレーションした。その結果を図
５に示す。なお、図４の回路条件としては、演算増幅器
３０（１０）の出力に２ｋΩの抵抗Ｒ１と１０ｐＦのコ
ンデンサＣ３を並列に接続し、電源電圧Ｖｃｃを±２．
５ｖ、入力に１ＭＨｚで３Ｖｐｐの矩形波を加えたもの
である。
め、図４に示す回路を用いて、従来の演算増幅器１０を
用いた場合と、本発明の演算増幅器３０を用いた場合の
波形の応答特性をシュミレーションした。その結果を図
５に示す。なお、図４の回路条件としては、演算増幅器
３０（１０）の出力に２ｋΩの抵抗Ｒ１と１０ｐＦのコ
ンデンサＣ３を並列に接続し、電源電圧Ｖｃｃを±２．
５ｖ、入力に１ＭＨｚで３Ｖｐｐの矩形波を加えたもの
である。
【００２３】図５において、実線は本発明の演算増幅器
３０を用いたもので、破線は従来の演算増幅器１０を用
いたものである。図５の特性から、立上がり部のスルー
レートは、従来の演算増幅器１０では２６Ｖ／μｓｅｃ
であるのに対し、本発明の演算増幅器３０では、７３Ｖ
／μｓｅｃと向上し、また、ローレベルでのサグが改善
され、波形の変形が少なく歪みが改善されていることが
判る。
３０を用いたもので、破線は従来の演算増幅器１０を用
いたものである。図５の特性から、立上がり部のスルー
レートは、従来の演算増幅器１０では２６Ｖ／μｓｅｃ
であるのに対し、本発明の演算増幅器３０では、７３Ｖ
／μｓｅｃと向上し、また、ローレベルでのサグが改善
され、波形の変形が少なく歪みが改善されていることが
判る。
【００２４】この場合の消費電流は、従来の演算増幅器
１０の５００μA に対して、本発明の演算増幅器３０で
は５４６μA となり１０％以下の増加で特性が改善され
る。なお、従来の演算増幅器１０で同じ程度まで特性を
改善するには、消費電流は６７０μA が必要となり、３
０％以上の増加となる。
１０の５００μA に対して、本発明の演算増幅器３０で
は５４６μA となり１０％以下の増加で特性が改善され
る。なお、従来の演算増幅器１０で同じ程度まで特性を
改善するには、消費電流は６７０μA が必要となり、３
０％以上の増加となる。
【００２５】本発明による演算増幅器２０，３０のカレ
ントミラー回路は、図１のカレントミラー回路２ａ、２
ｂに限定されることはなく、カレントミラーの作用があ
れば他の回路を用いてもよい。例えば、図６に示すよう
に、ＮＰＮ型のトランジスタＱ３１のコレクタとベース
およびＮＰＮ型のトランジスタＱ３２のベースを共通に
接続するとともに、差動増幅回路１ｂのトランジスタＱ
４のコレクタと、バッファ回路３のトランジスタＱ２３
のベースに接続し、また、トランジスタＱ３１、Ｑ３２
のエミッタを負電源に接続し、さらに、トランジスタＱ
３２のコレクタを、バッファ回路３のトランジスタＱ２
１、２２の共通ベースに接続し構成したカレントミラー
回路２２ｂを用いてもよい。なお、図６では、カレント
ミラー回路２ｂに対応するものを図示したが、カレント
ミラー回路２ａに対応するものも同様に構成でき、この
場合、トランジスタＱ３１、Ｑ３２をＰＮＰ型に変更す
ればよい。
ントミラー回路は、図１のカレントミラー回路２ａ、２
ｂに限定されることはなく、カレントミラーの作用があ
れば他の回路を用いてもよい。例えば、図６に示すよう
に、ＮＰＮ型のトランジスタＱ３１のコレクタとベース
およびＮＰＮ型のトランジスタＱ３２のベースを共通に
接続するとともに、差動増幅回路１ｂのトランジスタＱ
４のコレクタと、バッファ回路３のトランジスタＱ２３
のベースに接続し、また、トランジスタＱ３１、Ｑ３２
のエミッタを負電源に接続し、さらに、トランジスタＱ
３２のコレクタを、バッファ回路３のトランジスタＱ２
１、２２の共通ベースに接続し構成したカレントミラー
回路２２ｂを用いてもよい。なお、図６では、カレント
ミラー回路２ｂに対応するものを図示したが、カレント
ミラー回路２ａに対応するものも同様に構成でき、この
場合、トランジスタＱ３１、Ｑ３２をＰＮＰ型に変更す
ればよい。
【００２６】なお、位相補償回路として、トランジスタ
Ｑ９、Ｑ１２のコレクタと正負電源間にコンデンサＣ
１，Ｃ２を接続したものを示したが、コンデンサと抵抗
の組み合わせによる回路を用いてもよく、その接続位置
もトランジスタＱ９、Ｑ１２のコレクタと正負電源間以
外に、位相補償に効果的な部分に接続することができ
る。また、図１の演算増幅器３０は、基本的な回路を示
したものであり、実際の使用に当たっては、各部に抵抗
を接続して構成する場合もある。
Ｑ９、Ｑ１２のコレクタと正負電源間にコンデンサＣ
１，Ｃ２を接続したものを示したが、コンデンサと抵抗
の組み合わせによる回路を用いてもよく、その接続位置
もトランジスタＱ９、Ｑ１２のコレクタと正負電源間以
外に、位相補償に効果的な部分に接続することができ
る。また、図１の演算増幅器３０は、基本的な回路を示
したものであり、実際の使用に当たっては、各部に抵抗
を接続して構成する場合もある。
【００２７】
【発明の効果】以上説明したように、本発明にかかる演
算増幅器によれば、カレントミラー段の動作電流でバッ
ファ回路に流れる電流を制御する回路と、それとは別の
電流源の２種類の電流源で、バッファ回路に電流を供給
するため、低消費電流で動作し、出力波形の応答性が高
く、スルーレートが向上し、波形のサグが改善され、波
形歪みが少ない演算増幅器を得ることができ、携帯用通
信機等の低消費電流化に寄与することができる。
算増幅器によれば、カレントミラー段の動作電流でバッ
ファ回路に流れる電流を制御する回路と、それとは別の
電流源の２種類の電流源で、バッファ回路に電流を供給
するため、低消費電流で動作し、出力波形の応答性が高
く、スルーレートが向上し、波形のサグが改善され、波
形歪みが少ない演算増幅器を得ることができ、携帯用通
信機等の低消費電流化に寄与することができる。
【図１】本発明の実施例による演算増幅器の回路図であ
る。
る。
【図２】図１の第二の電流源にトランジスタを用いた場
合の演算増幅器の回路図である。
合の演算増幅器の回路図である。
【図３】図１の第二の電流源にＦＥＴを用いた場合の、
（ａ）は負電源側、（ｂ）は正電源側を示す、第二の電
流源の回路図である。
（ａ）は負電源側、（ｂ）は正電源側を示す、第二の電
流源の回路図である。
【図４】波形の応答特性のシュミレーション回路図であ
る。
る。
【図５】本発明の実施例による演算増幅器の波形の応答
特性図である。
特性図である。
【図６】第二の実施例によるカレントミラー回路図であ
る。
る。
【図７】従来の演算増幅器の回路図である。
１ 差動増幅段 １ａ，１ｂ 第一、第二差動増幅回路 ２ カレントミラー段 ２ａ，２ｂ 第一、第二カレントミラー回路 ３ バッファ回路 ４ａ，４ｂ 定電流回路 Ｑ２３，Ｑ２４ 第一の電流源をなすトランジスタ ５ａ，５ｂ 第二の電流源 ２０，３０ 演算増幅器
Claims (4)
- 【請求項１】 一対のカレントミラー回路で構成したカ
レントミラー段と、電流源を有し前記カレントミラー段
の共通出力に接続されるバッファ回路とを備えた演算増
幅器において、前記バッファ回路の電流源を、２種類の
電流源で構成したことを特徴とする演算増幅器。 - 【請求項２】 正負の入力端子を有し一対の差動増幅回
路で構成した差動増幅段と、該差動増幅段の出力に接続
し一対のカレントミラー回路で構成したカレントミラー
段と、該カレントミラー段の共通出力に接続され電流源
を有するバッファ回路とを備えた演算増幅器において、
前記バッファ回路の電流源を、２種類の電流源で構成し
たことを特徴とする演算増幅器。 - 【請求項３】 前記２種類の電流源のうち、少なくとも
一方をバイアス回路と該バイアス回路によりバッファ回
路の電流を制御する回路で構成したことを特徴とする請
求項１又は請求項２のいずれかに記載の演算増幅器。 - 【請求項４】 前記２種類の電流源のうち、一方を前記
カレントミラー段の動作電流でバッファ回路の電流を制
御する回路で構成し、他方をバイアス回路と該バイアス
回路によりバッファ回路の電流を制御する回路で構成し
たことを特徴とする請求項１又は請求項２のいずれかに
記載の演算増幅器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10984294A JP3427482B2 (ja) | 1994-05-24 | 1994-05-24 | 演算増幅器 |
| US08/280,716 US5515005A (en) | 1993-07-27 | 1994-07-26 | Operational amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10984294A JP3427482B2 (ja) | 1994-05-24 | 1994-05-24 | 演算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07321570A true JPH07321570A (ja) | 1995-12-08 |
| JP3427482B2 JP3427482B2 (ja) | 2003-07-14 |
Family
ID=14520586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10984294A Expired - Fee Related JP3427482B2 (ja) | 1993-07-27 | 1994-05-24 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3427482B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6100762A (en) * | 1997-09-04 | 2000-08-08 | Nec Corportion | Operational amplifier having a wide input/output range and an improved slew rate |
| US6987420B2 (en) | 2002-10-01 | 2006-01-17 | Nec Electronics Corporation | Operational amplifier with self control circuit for realizing high slew rate throughout full operating range |
| JP2007110233A (ja) * | 2005-10-11 | 2007-04-26 | Asahi Kasei Microsystems Kk | 演算増幅器 |
-
1994
- 1994-05-24 JP JP10984294A patent/JP3427482B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6100762A (en) * | 1997-09-04 | 2000-08-08 | Nec Corportion | Operational amplifier having a wide input/output range and an improved slew rate |
| US6987420B2 (en) | 2002-10-01 | 2006-01-17 | Nec Electronics Corporation | Operational amplifier with self control circuit for realizing high slew rate throughout full operating range |
| US7049890B2 (en) | 2002-10-01 | 2006-05-23 | Nec Electronics Corporation | Operational amplifier with self control circuit for realizing high slew rate throughout full operating range |
| JP2007110233A (ja) * | 2005-10-11 | 2007-04-26 | Asahi Kasei Microsystems Kk | 演算増幅器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3427482B2 (ja) | 2003-07-14 |
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