JPH07321197A - Wiring structure of semiconductor integrated circuit and its manufacture - Google Patents

Wiring structure of semiconductor integrated circuit and its manufacture

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JPH07321197A
JPH07321197A JP10699394A JP10699394A JPH07321197A JP H07321197 A JPH07321197 A JP H07321197A JP 10699394 A JP10699394 A JP 10699394A JP 10699394 A JP10699394 A JP 10699394A JP H07321197 A JPH07321197 A JP H07321197A
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wiring
film
insulating film
groove
layer
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Yoshihiro Hayashi
喜宏 林
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日本電気株式会社
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Abstract

PURPOSE:To provide a wiring structure which settles lowering of reliability of a metallic wiring, an increase of wiring capacity or an increase of multilayer wiring through-hole resistance which actualize as a width or a pitch of a metallic wiring connecting an extremely fine semiconductor element reduces and a manufacturing method thereof. CONSTITUTION:A metallic wiring 15 covered with a thin conductive hard film 5 all over is buried in a groove with a sidewall film to increase the distance between wirings for reducing the inter-wiring capacity and a through-hole 16 which is larger than a width of the lower layer wiring 15 is formed. Thereby, longitudinal connection resistance between multilayer wirings is reduced by connecting a semiconductor element with an upper layer wiring 19 at an upper surface and a side surface of the lower layer wiring 15.

Description

【発明の詳細な説明】Detailed Description of the Invention
【0001】[0001]
【産業上の利用分野】本発明は半導体デバイスの構造に
関するものであり、詳しくは溝埋め込み配線の構造およ
びその製造方法に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the structure of a semiconductor device, and more particularly to the structure of a trench-embedded wiring and its manufacturing method.
【0002】[0002]
【従来の技術】半導体集積回路の加工技術の発達によ
り、最小パターンサイズが0.25μmあるいはそれ以
下になりつつある技術環境にあって、特に半導体素子を
接続する金属配線の幅あるいはピッチの減少に伴う金属
配線の信頼性の低下や配線間容量の増大といった技術的
な問題が顕在化している。また、多層配線に関して、微
細化による接続面積の減少に伴って、多層配線間のスル
ーホール抵抗(接続抵抗)の増大が懸念されている。特
に、配線間容量の増大あるいはスルーホール抵抗の増大
は、配線内の信号遅延時間を大きくする効果があるた
め、半導体集積回路の高速動作を阻害する。これらの問
題に対して、従来の技術は以下に述べる方法で対処して
いる。
2. Description of the Related Art In the technological environment where the minimum pattern size is becoming 0.25 μm or less due to the development of processing technology for semiconductor integrated circuits, especially the reduction of the width or pitch of the metal wiring connecting the semiconductor elements is reduced. Along with this, technical problems such as a decrease in reliability of metal wiring and an increase in inter-wiring capacitance have become apparent. Further, regarding the multilayer wiring, there is a concern that the through-hole resistance (connection resistance) between the multilayer wirings increases as the connection area decreases due to miniaturization. In particular, an increase in inter-wiring capacitance or an increase in through-hole resistance has the effect of increasing the signal delay time in the wiring, which impedes high-speed operation of the semiconductor integrated circuit. Conventional techniques deal with these problems by the method described below.
【0003】まず、金属配線の信頼性低下は、基板に作
用する機械的応力(ストレスマイグレーション)や電子
と金属との衝突によって引き起こされる応力(エレクト
ロマイグレーション)による金属配線のダメージによ
る。金属配線としてアルミ配線に注目すると、その信頼
性低下に対して従来の技術として最も一般に用いられて
いる方法は、アルミに銅等の不純物を添加する方法であ
る。不純物はアルミと反応して金属間化合物粒子を形成
するが、配線幅が小さくなってその金属間化合物粒子径
に近づくにつれて、高抵抗の金属間化合物がアルミ配線
を局所的にブロックして配線抵抗を増大させ、さらに金
属間化合物粒子前後のアルミ配線にボイドが形成してし
まう等の問題が顕在化してきた。
First, the deterioration of reliability of the metal wiring is caused by damage of the metal wiring due to mechanical stress (stress migration) acting on the substrate or stress (electromigration) caused by collision between electrons and metal. When attention is paid to aluminum wiring as the metal wiring, the most commonly used conventional method for reducing the reliability thereof is to add impurities such as copper to aluminum. Impurities react with aluminum to form intermetallic compound particles, but as the wiring width becomes smaller and approaches the intermetallic compound particle diameter, the high resistance intermetallic compound locally blocks the aluminum wiring and causes wiring resistance. And the problem that voids are formed in the aluminum wiring before and after the intermetallic compound particles has become apparent.
【0004】そこで、図10(a)に示すように、シリ
コン基板1上のシリコン酸化膜2の上に、アルミ膜4の
上面と下面とに硬質導電材料であるTiN膜5を形成し
た積層膜をドライエッチングで加工し、硬質層5でサン
ドイッチされたアルミ配線4を形成したり(ガードナー
ら、IEEE トランザクション、エレクトロンデバイ
ス ED−32、p174、1985)、あるいは図1
0(b)に示すように、アルミ配線4の上面の薄い領域
(〜500オングストローム)にひ素をイオン注入して
表面に硬質層6を形成して、アルミ配線を機械的に補強
する方法が試みられている(特開平5−67610号公
報「半導体装置およびその製造方法」あるいは特開平5
−90266号公報「半導体装置」参照)。
Therefore, as shown in FIG. 10 (a), a laminated film in which a TiN film 5 which is a hard conductive material is formed on the upper surface and the lower surface of an aluminum film 4 on a silicon oxide film 2 on a silicon substrate 1. Is processed by dry etching to form the aluminum wiring 4 sandwiched by the hard layers 5 (Gardner et al., IEEE Transaction, Electron Device ED-32, p174, 1985), or FIG.
As shown in 0 (b), a method of mechanically reinforcing the aluminum wiring by forming a hard layer 6 on the surface by ion-implanting arsenic into a thin region (up to 500 angstroms) of the upper surface of the aluminum wiring 4 has been tried. (Japanese Patent Application Laid-Open No. 5-67610, "Semiconductor Device and Manufacturing Method Thereof")
-90266 gazette "semiconductor device").
【0005】また、図10(c)に示すように、アルミ
のドライエッチングを用いない方法、すなわちダマシン
法を用いる場合は、溝が掘られている酸化膜2に、溝深
さの4分の3程度のアルミを成膜し、さらにブランケッ
トCVD法によってタングステンを成膜した積層膜を化
学機械研磨して、溝部にタングステン層21でキャップ
されたアルミ配線4を形成している(ローエルら、19
92 VMIC会議講演集、22〜28ページ)。タン
グステンキャップ21はアルミへの研磨キズ発生を抑制
することを主目的としているため2000オングストロ
ーム程度と厚いが、硬質材料であるタングステンキャッ
プの存在でアルミの機械的強度は補強される。
Further, as shown in FIG. 10 (c), when the method not using the dry etching of aluminum, that is, the damascene method is used, the oxide film 2 in which the groove is formed has a depth of ¼ of the groove depth. About 3 layers of aluminum are formed, and a laminated film formed of tungsten by a blanket CVD method is chemically mechanically polished to form an aluminum wiring 4 capped with a tungsten layer 21 in a groove (Lower et al., 19).
92 VMIC Conference Proceedings, 22-28). The tungsten cap 21 has a large thickness of about 2000 angstrom because its main purpose is to suppress the occurrence of polishing scratches on aluminum, but the mechanical strength of aluminum is reinforced by the presence of the hard tungsten cap.
【0006】このように、硬質膜の積層によりアルミを
機械的に補強して、配線信頼性を向上させている。
As described above, aluminum is mechanically reinforced by laminating hard films to improve wiring reliability.
【0007】また、図11に示すように、ダマシン法で
埋め込みタングステン配線を形成している例があるが
(上野ら、1992、アイ・イー・イー・イー国際電子
デバイス会議、テクニカルダイジェスト、305〜30
8ページ)、タングステンは硬く、十分な機械的強度を
有するものの、その抵抗が高いため局所配線以外の領域
に用いることはできない。ここで、上野らはタングステ
ン溝配線22にデバイス層に達するコンタクトホール1
4を自己整合的に形成しているが、単層構造の層間絶縁
膜2に溝3とその下の自己整合コンタクトホール14を
形成しているため、溝3の底は層間絶縁膜2内に位置し
ている。従って、エッチングで溝を形成する際、そのエ
ッチング停止層がなく、溝深さのバラツキによる埋め込
み配線抵抗のバラツキが問題になる。なお図11におい
て、10は素子分離酸化膜である。
As shown in FIG. 11, there is an example of forming a buried tungsten wiring by a damascene method (Ueno et al., 1992, IEE International Electronic Device Conference, Technical Digest, 305-305). Thirty
(P. 8), although tungsten is hard and has sufficient mechanical strength, it cannot be used in regions other than the local wiring because of its high resistance. Here, Ueno et al. Contact holes 1 reaching the device layer in the tungsten trench wiring 22.
4 are formed in a self-aligned manner, but since the groove 3 and the self-aligned contact hole 14 thereunder are formed in the interlayer insulating film 2 having a single-layer structure, the bottom of the groove 3 is located in the interlayer insulating film 2. positioned. Therefore, when the groove is formed by etching, there is no etching stop layer, and there is a problem that the buried wiring resistance varies due to the variation in the groove depth. In FIG. 11, 10 is an element isolation oxide film.
【0008】一方、配線間容量の増大に対して最も一般
的に行われる方法は、図12(a)に示すように、配線
間距離を広くする方法である。例えば、加工の最小寸法
を0.4μmとした場合、配線幅L′を0.4μmと
し、その間隔S′を0.6μmとする。その結果、配線
のピッチP′は最小加工寸法の2倍(ここでは、0.8
μm)よりも大きくなってしまっている(ここでは、
1.0μm)。
On the other hand, the most commonly used method for increasing the capacitance between wirings is to widen the distance between wirings, as shown in FIG. For example, when the minimum processing dimension is 0.4 μm, the wiring width L ′ is 0.4 μm and the interval S ′ is 0.6 μm. As a result, the wiring pitch P ′ is twice the minimum processing dimension (here, 0.8 μm).
.mu.m) (here,
1.0 μm).
【0009】他の方法として、図12(b)に示すよう
に、金属配線4を形成した後シリコン酸化膜(比誘電
率:3.9)よりも低誘電率の絶縁膜11で配線間を埋
め込む方法も行われている。例えば、ECR−CVD法
を利用して、比誘電率が3.0程度のフッ素添加シリコ
ン酸化膜が成膜されている(福田ら、1933、SSD
M国際会議講演論文集、158〜160ページ)。配線
ピッチをP″とすると、図12(a)の配線ピッチP′
よりも小さくできる。
As another method, as shown in FIG. 12B, after the metal wiring 4 is formed, an insulating film 11 having a dielectric constant lower than that of a silicon oxide film (relative dielectric constant: 3.9) is provided between the wirings. Embedding methods are also used. For example, a fluorine-added silicon oxide film having a relative dielectric constant of about 3.0 is formed by using the ECR-CVD method (Fukuda et al., 1933, SSD.
M International Conference Proceedings, 158-160). Assuming that the wiring pitch is P ″, the wiring pitch P ′ in FIG.
Can be smaller than
【0010】さらに、低誘電率の有機材料を用い、配線
間容量を低減する方法も提案されている(パラズザック
ら、1993、国際電子デバイス会議、テクニカルダイ
ジェスト、261〜264ページ)。
Further, a method of reducing the capacitance between wirings by using an organic material having a low dielectric constant has been proposed (Parazuzak et al., 1993, International Electronic Device Conference, Technical Digest, pages 261-264).
【0011】このように、配線間容量を低減するため、
(1)ドライエッチングで金属膜を加工して配線を形成
する際、配線ピッチを大きくして配線間距離を確保する
方法、あるいは(2)金属配線間に従来のシリコン酸化
膜よりも低誘電率の膜を埋め込む方法が行われている。
Thus, in order to reduce the capacitance between wirings,
(1) When forming a wiring by processing a metal film by dry etching, the wiring pitch is increased to secure a distance between the wirings, or (2) the dielectric constant between the metal wirings is lower than that of a conventional silicon oxide film. The method of embedding the film is used.
【0012】[0012]
【発明が解決しようとする課題】ところで、この従来の
技術で加工最小寸法が0.25μm以下となった配線の
信頼性向上や配線間容量の低減を図ろうとする場合、以
下に述べる問題が顕在化してきた。まず、アルミ配線を
機械的に補強するため、図10(a),(b)に示した
ように配線の上面・下面にTiN層5やAsのイオン注
入層6を形成したとしても、アルミ配線側面のダメージ
に対しては効果ない。特に、配線幅が微細になるほど厚
みを大きくして配線抵抗を下げる必要があるため、側面
積の割合が増大する傾向があり、このような従来の技術
は有効でないといった問題がある。
By the way, when attempting to improve the reliability of a wiring whose minimum processing dimension is 0.25 μm or less and to reduce the capacitance between wirings by the conventional technique, the following problems become apparent. It has turned into. First, in order to mechanically reinforce the aluminum wiring, even if the TiN layer 5 and the ion implantation layer 6 of As are formed on the upper and lower surfaces of the wiring as shown in FIGS. Has no effect on side damage. In particular, as the wiring width becomes finer, it is necessary to increase the thickness to reduce the wiring resistance, so that the ratio of the side area tends to increase, and there is a problem that such a conventional technique is not effective.
【0013】また、図10(c)に示したように、予め
溝の形成されたシリコン酸化膜にAl/Wからなる積層
膜を形成し、化学機械研磨法でシリコン酸化膜上の積層
膜を選択的に除去してやれば、上面がタングステン21
でキャップされたアルミ配線が得られる。しかしなが
ら、タングステンキャップ21は化学機械研磨法による
アルミ層4への機械的ダメージ(傷)回避を主目的とし
ているため、その膜厚を薄くすることはできない。この
ため、溝に埋め込まれた金属配線層内で高抵抗のタング
ステンが占める割合が大きくなってしまっている。さら
に、Al/Wの界面にさらに高抵抗の金属間化合物が形
成されるといった問題があった。
Further, as shown in FIG. 10C, a laminated film made of Al / W is formed on a silicon oxide film in which a groove is formed in advance, and the laminated film on the silicon oxide film is formed by a chemical mechanical polishing method. If selectively removed, the upper surface is made of tungsten 21
Aluminum wiring capped with can be obtained. However, since the tungsten cap 21 is mainly intended to avoid mechanical damage (scratch) to the aluminum layer 4 by the chemical mechanical polishing method, its thickness cannot be reduced. For this reason, the proportion of high-resistance tungsten occupying in the metal wiring layer embedded in the trench is increasing. Further, there is a problem that an intermetallic compound having a higher resistance is formed at the Al / W interface.
【0014】さらに、従来の埋め込み配線方法では、図
11に示したように、層間絶縁膜2に溝3をドライエッ
チングで形成する際、溝形成のエッチング停止層が存在
しないため、溝の深さを制御することが困難であった。
その結果、埋め込み配線の抵抗値が一定にならないとい
った問題もあった。
Further, in the conventional buried wiring method, as shown in FIG. 11, when the groove 3 is formed in the inter-layer insulating film 2 by dry etching, there is no etching stop layer for forming the groove. Was difficult to control.
As a result, there is a problem that the resistance value of the embedded wiring is not constant.
【0015】一方、配線間容量の低減に関して従来の技
術では、図12(a)に示したように、配線間の距離
S′を大きくし容量を低減するようにしているが、この
ため配線形成ピッチP′が増大してしまうといった問題
がある。また、図12(b)に示したように、シリコン
酸化膜より低誘電率のフッ素添加のシリコン酸化膜11
を層間絶縁膜として用いる場合、膜中に存在するフッ素
あるいは膜に吸収された水分との反応生成物であるフッ
酸がアルミ配線4を腐食してしまうといった問題があ
る。
On the other hand, regarding the reduction of the capacitance between wirings, in the conventional technique, as shown in FIG. 12A, the distance S'between wirings is increased to reduce the capacitance. There is a problem that the pitch P'increases. Further, as shown in FIG. 12B, a fluorine-added silicon oxide film 11 having a dielectric constant lower than that of the silicon oxide film 11 is formed.
When is used as an interlayer insulating film, there is a problem that fluorine existing in the film or hydrofluoric acid which is a reaction product with moisture absorbed in the film corrodes the aluminum wiring 4.
【0016】また、アルミ配線にダメージを与えない、
例えば300℃以下で0.25μm以下のスペースを完
全に埋め込むことは非常に困難である。同様に、低誘電
率の有機膜を埋め込むことも困難であるといった問題が
あった。
Also, the aluminum wiring is not damaged,
For example, it is very difficult to completely fill a space of 0.25 μm or less at 300 ° C. or less. Similarly, it is difficult to embed an organic film having a low dielectric constant.
【0017】また、図13に示すように、多層配線間の
接続に関して、例えば第1層目の配線15と第2層目の
配線19との間は、配線の幅よりも微細な径のスルーホ
ール16を介しているが、配線幅の微細化によりスルー
ホール径も微細化せざるをえず、その接触面積の増大で
スルーホール抵抗が大きくなってしまうといった問題が
あった。
Further, as shown in FIG. 13, regarding the connection between the multilayer wirings, for example, between the wiring 15 of the first layer and the wiring 19 of the second layer, a through having a diameter smaller than the width of the wiring is formed. Although the holes 16 are provided, there is a problem that the diameter of the through hole must be reduced due to the reduction of the wiring width, and the through hole resistance increases due to the increase of the contact area.
【0018】本発明の目的は、かかる従来技術の問題を
解決するため、すなわち高信頼性あるいは低配線間容量
を可能とする配線構造をそれぞれ提供することにあり、
さらにはそれらを統合化して高信頼性かつ低配線間容量
を可能ならしめる配線構造およびその製造方法を提供す
ることにある。
An object of the present invention is to solve the problems of the prior art, that is, to provide a wiring structure which enables high reliability or low inter-wiring capacitance, respectively.
Another object of the present invention is to provide a wiring structure and a manufacturing method thereof that integrate them to enable high reliability and low inter-wiring capacitance.
【0019】本発明の他の目的は、高信頼性かつ低配線
間容量を可能ならしめる多層配線構造を提供することに
ある。
Another object of the present invention is to provide a multi-layer wiring structure which enables high reliability and low inter-wiring capacitance.
【0020】[0020]
【課題を解決するための手段】本発明の配線構造は、絶
縁膜の溝に埋め込まれた金属配線において、金属配線の
表面のすべてが薄い導電性硬質層で覆われていることを
特徴とする。
The wiring structure of the present invention is characterized in that, in the metal wiring buried in the groove of the insulating film, the entire surface of the metal wiring is covered with a thin conductive hard layer. .
【0021】また本発明の配線構造は、絶縁膜の溝に埋
め込まれた金属配線において、金属配線側面および底面
に遷移金属あるいはそれらの窒化物の薄い硬質導電薄膜
が形成され、さらにその上面に薄いイオン注入層が形成
されていることを特徴とする。
Further, in the wiring structure of the present invention, in the metal wiring buried in the groove of the insulating film, a thin hard conductive thin film of a transition metal or a nitride thereof is formed on the side surface and the bottom surface of the metal wiring, and further, on the upper surface thereof. It is characterized in that an ion implantation layer is formed.
【0022】また本発明の配線構造は、絶縁膜に形成さ
れた溝に絶縁性側壁膜が形成され、前記溝にさらに金属
が埋め込まれていることを特徴とする。この場合前記絶
縁性側壁膜として低誘電体有機物を用いることができ
る。
Further, the wiring structure of the present invention is characterized in that an insulating side wall film is formed in a groove formed in the insulating film, and a metal is further embedded in the groove. In this case, a low dielectric organic material can be used as the insulating sidewall film.
【0023】また本発明の配線構造は、絶縁膜に任意の
ピッチで形成された溝に絶縁性側壁膜が形成され、前記
溝にさらに金属が埋め込まれて配線が形成されており、
前記ピッチを変更することなく溝に埋め込まれる配線間
の距離を大きくして配線間容量を低減させたことを特徴
とする。
Further, in the wiring structure of the present invention, the insulating side wall film is formed in the groove formed in the insulating film at an arbitrary pitch, and the wiring is formed by further burying metal in the groove.
It is characterized in that the inter-wiring capacitance is reduced by increasing the distance between the wirings embedded in the groove without changing the pitch.
【0024】また本発明の配線構造は、第1の絶縁膜上
の第2の絶縁膜に形成された溝と、この溝の底部より第
1の絶縁膜を貫いて下地デバイス層に達するコンタクト
ホールとに一括して金属が埋め込まれていることを特徴
とする。この場合、第2の絶縁膜に低誘電体膜を用いる
ことができる。
In the wiring structure of the present invention, the groove formed in the second insulating film on the first insulating film, and the contact hole reaching the underlying device layer through the first insulating film from the bottom of the groove. It is characterized in that the metal is embedded at once in and. In this case, a low dielectric film can be used as the second insulating film.
【0025】また本発明の配線構造は、下地にある第1
の絶縁膜表面を底部とする第2の低誘電体絶縁膜に形成
された側壁膜のある溝に、薄い導電性硬質層で覆われた
金属が埋め込まれていることを特徴とする。
Further, the wiring structure of the present invention has the first base layer.
The metal covered with a thin conductive hard layer is embedded in the groove having the side wall film formed in the second low dielectric insulating film having the surface of the insulating film as the bottom.
【0026】本発明の配線構造の製造方法は、トランジ
スタの形成された半導体基板上に第1の絶縁膜を形成す
る工程と、第1の絶縁膜上に第2の低誘電体絶縁膜を形
成する工程と、第2の絶縁膜上に第3の絶縁膜を形成す
る工程と、第1の絶縁膜をストッパーとして第3の絶縁
膜と第2の絶縁膜とを貫く溝を形成する工程と、前記溝
の側面に絶縁膜を形成する工程と、第3の絶縁膜をエッ
チング保護膜として前記溝の底部に下地トランジスタ領
域に達するコンタクトホールを形成する工程と、前記溝
およびコンタクトホール表面に薄い硬質導電膜を形成す
る工程と、前記溝およびコンタクトホールに一括して金
属を埋め込む工程と、第3の絶縁膜上の硬質絶縁膜と金
属とを除去する工程と、イオン注入層を前記金属の表面
層に形成する工程と、を含むことを特徴とする。
In the method of manufacturing a wiring structure of the present invention, a step of forming a first insulating film on a semiconductor substrate having a transistor formed thereon and a second low dielectric insulating film on the first insulating film. And a step of forming a third insulating film on the second insulating film, and a step of forming a groove penetrating the third insulating film and the second insulating film using the first insulating film as a stopper. A step of forming an insulating film on the side surface of the groove, a step of forming a contact hole reaching the base transistor region at the bottom of the groove using the third insulating film as an etching protection film, and a thin film on the groove and the surface of the contact hole. A step of forming a hard conductive film, a step of burying a metal in the groove and the contact hole at a time, a step of removing the hard insulating film and the metal on the third insulating film, and an ion implantation layer of the metal. Process of forming on surface layer , Characterized in that it comprises a.
【0027】本発明の多層配線構造は、溝埋め込み配線
が積み重ねられた多層配線構造において、下層配線の幅
よりも大きな径のスルーホールを下層配線中腹部にまで
達するように深く形成することで、下層配線の上面およ
び側面とを利用して上層配線と接続させて、多層配線間
の縦接続抵抗を低減化させたことを特徴とする。
According to the multilayer wiring structure of the present invention, in the multilayer wiring structure in which the trench-embedded wiring is stacked, the through hole having a diameter larger than the width of the lower layer wiring is deeply formed so as to reach the middle portion of the lower layer wiring. The upper and lower side surfaces of the lower layer wiring are used to connect to the upper layer wiring to reduce the vertical connection resistance between the multilayer wirings.
【0028】[0028]
【作用】先ず、配線信頼性向上に関して、アルミ配線の
側面と底面とがTiN等の薄い導電性硬質材料で覆わ
れ、かつその上面にイオン注入技術を利用して薄いAs
注入層を形成した構造、すなわちアルミ配線の表面層全
面が薄い導電性硬質材料で覆われた構造であるため、ア
ルミ配線全面が機械的に補強されている。硬質膜の電気
伝導度はアルミよりも大きいが、その膜厚が薄いため配
線断面積に占めるその割合は無視できる程度としてい
る。従って、配線抵抗の増大をもたらさない。
To improve the wiring reliability, first, the side surface and the bottom surface of the aluminum wiring are covered with a thin conductive hard material such as TiN, and the upper surface of the aluminum wiring is thinned by using an ion implantation technique.
Since the injection layer is formed, that is, the entire surface layer of the aluminum wiring is covered with a thin conductive hard material, the entire surface of the aluminum wiring is mechanically reinforced. Although the electric conductivity of the hard film is larger than that of aluminum, its ratio to the wiring cross-sectional area is negligible because the film thickness is small. Therefore, the wiring resistance is not increased.
【0029】この配線構造は、Cu等の不純物をいれた
Al配線にも適用できるが、これらの不純物を添加しな
くても十分な機械的強度を有するため、純アルミあるい
は固溶度以下の極微量のシリコンを添加したアルミ配線
に適用できる。このため、添加物とアルミとの高抵抗の
金属間化合物がアルミ配線をブロックしてしまうことも
なくなる。
This wiring structure can be applied to an Al wiring containing impurities such as Cu, but since it has sufficient mechanical strength without adding such impurities, it is pure aluminum or an electrode having a solid solubility or less. It can be applied to aluminum wiring with a small amount of silicon added. Therefore, the high resistance intermetallic compound of the additive and aluminum does not block the aluminum wiring.
【0030】さらに、層間絶縁膜に任意のピッチで溝を
形成しておき、その側壁に絶縁膜を形成した後に金属材
料を埋め込むことで、配線のピッチを変えずに絶縁性側
壁膜をつけた厚さ分だけ配線間に存在する絶縁膜の厚さ
が増加し、その結果配線間容量を減少させることができ
る。絶縁性側壁膜厚分だけ埋め込み配線金属の幅が減少
してしまうが、それに伴う抵抗の増加はその分に見合っ
ただけあらかじめ溝を深く形成しておけばよい。
Further, trenches are formed in the interlayer insulating film at an arbitrary pitch, the insulating film is formed on the sidewalls thereof, and then a metal material is embedded to form the insulating sidewall film without changing the wiring pitch. The thickness of the insulating film existing between the wirings is increased by the thickness, and as a result, the capacitance between the wirings can be reduced. Although the width of the embedded wiring metal is reduced by the thickness of the insulating side wall, the increase in resistance due to the reduction of the thickness of the insulating wiring can be achieved by forming the groove deep in advance correspondingly.
【0031】さらに、シリコン酸化膜より低誘電率のフ
ッ素添加のシリコン酸化膜を層間絶縁膜として用いる場
合、膜中に存在するフッ素あるいは膜に吸収された水分
との反応生成物であるフッ酸がAlを腐食してしまうと
いった問題に対しては、この絶縁性側壁膜の存在でアル
ミ配線ダメージが回避される。低誘電体膜へ溝埋め込み
配線を形成する方法を採用することで、低誘電体膜は微
細な配線間を回り込みよく埋め込むことは困難であった
問題も回避される。
Further, when a fluorine-added silicon oxide film having a dielectric constant lower than that of the silicon oxide film is used as the interlayer insulating film, fluorine existing in the film or hydrofluoric acid which is a reaction product with moisture absorbed in the film is not generated. With respect to the problem of corroding Al, the presence of this insulating side wall film prevents aluminum wiring damage. By adopting the method of forming the trench-embedded wiring in the low dielectric film, it is possible to avoid the problem that it was difficult to bury the low dielectric film between fine wirings and to bury it well.
【0032】また、層間絶縁膜を2層構造とすること
で、下部にある第1の絶縁膜をエッチング停止層をして
第2の絶縁膜に溝を形成すれば、溝深さは一定となる。
すなわち、溝埋め込み配線抵抗が均一となる。ここで、
微小ピッチの埋め込み配線の形成される第2の絶縁膜に
低誘電体絶縁膜を用いれば、配線間容量が低減される。
さらに、溝底部より第1の絶縁膜を貫いて下地デバイス
層に達する自己整合的に形成されたコンタクトホールと
に一括して金属を埋め込むことで、配線形成のプロセス
マージンが向上する。
Further, by forming the interlayer insulating film into a two-layer structure, if the first insulating film underneath is used as an etching stop layer to form a groove in the second insulating film, the groove depth becomes constant. Become.
That is, the resistance of the groove-embedded wiring becomes uniform. here,
If a low dielectric insulating film is used for the second insulating film in which the embedded wiring with a fine pitch is formed, the capacitance between wirings can be reduced.
Furthermore, the process margin for wiring formation is improved by burying metal in a self-aligned contact hole that penetrates the first insulating film from the bottom of the groove and reaches the underlying device layer.
【0033】さらに、上述した発明の統合化、すなわち
多層構造層間絶縁膜の上層低誘電体絶縁膜に形成された
絶縁性側壁膜付きの溝と、下部絶縁膜とに自己整合的に
形成されたコンタクトホールとに、TiN等の硬質膜や
イオン注入層からなる薄い導電性硬質膜で表面の覆われ
た金属を一括して埋め込み、さらに下層配線の上面およ
び側面とを利用して上層配線と接続させることで、高信
頼性・低配線間容量でかつ多層配線間の接続抵抗の小さ
い配線構造が得られる。
Further, the above-mentioned invention is integrated, that is, the groove with the insulating sidewall film formed in the upper low dielectric insulating film of the multi-layered interlayer insulating film and the lower insulating film are formed in a self-aligned manner. A metal whose surface is covered with a thin conductive hard film made of a hard film such as TiN or an ion-implanted layer is collectively buried in the contact hole, and is further connected to the upper layer wiring by utilizing the upper surface and the side surface of the lower layer wiring. By doing so, it is possible to obtain a wiring structure having high reliability, low inter-wiring capacitance, and small connection resistance between multilayer wirings.
【0034】[0034]
【実施例】以下、本発明の実施例について図面を用いて
説明する。
Embodiments of the present invention will be described below with reference to the drawings.
【0035】(実施例1)図1は、層間絶縁膜に形成さ
れた埋め込み配線の構造に本発明を適用した実施例であ
り、詳しくはシリコン基板1上の層間絶縁膜であるシリ
コン酸化膜2に形成された溝3にアルミ4を埋め込んだ
場合である。このアルミ埋め込み配線の底面および側面
には、チタンナイトライド(TiN)5が形成されてお
り、その上面にはヒ素(As)のイオン注入層6が形成
されている。すなわち、埋め込みアルミ配線の表面層が
完全に導電性硬質膜で覆われている。
(Embodiment 1) FIG. 1 is an embodiment in which the present invention is applied to a structure of a buried wiring formed in an interlayer insulating film, and more specifically, a silicon oxide film 2 which is an interlayer insulating film on a silicon substrate 1. This is the case where aluminum 4 is embedded in the groove 3 formed in 1. Titanium nitride (TiN) 5 is formed on the bottom and side surfaces of this aluminum-embedded wiring, and an arsenic (As) ion-implanted layer 6 is formed on the top surface thereof. That is, the surface layer of the embedded aluminum wiring is completely covered with the conductive hard film.
【0036】アルミ配線に高密度の電流が流れると、酸
化膜に向かってアルミ配線の一部が飛び出す領域(ヒロ
ック)が生じると、それと同体積のボイドがアルミ配線
内に生じる。すなわち、ヒロックの発生を完全に抑制す
れば、ボイドは発生しない。
When a high-density current flows through the aluminum wiring, a region (hillock) where a part of the aluminum wiring jumps out toward the oxide film is generated, and a void having the same volume as that is generated in the aluminum wiring. That is, voids do not occur if hillock generation is completely suppressed.
【0037】本発明はこの点に注目し、層間絶縁膜に埋
め込まれたアルミ配線の全表面を薄い導電性硬質膜で覆
ってヒロックの発生を抑制することで、ボイドの発生も
抑制している。さらに、薄い導電性硬質膜の存在により
配線の機械的強度が増加して、応力下でのアルミの塑性
変形をも抑制している。
The present invention pays attention to this point and suppresses the generation of hillocks by covering the entire surface of the aluminum wiring embedded in the interlayer insulating film with a thin conductive hard film, thereby suppressing the generation of voids. . Further, the presence of the thin conductive hard film increases the mechanical strength of the wiring, and also suppresses plastic deformation of aluminum under stress.
【0038】自明のことではあるが、従来の方法のよう
に層間絶縁膜形成時の応力がアルミ配線に作用しないた
め、このような薄い硬質膜でアルミ配線を覆わなくても
その配線信頼性が十分に大きいことは知られているが
(菊田ら、信学技報、SDM93−190(1994−
01)、53〜58ページ)、埋め込み構造で多層配線
を形成する場合には上層配線を埋め込むための層間絶縁
膜形成工程が行われるため、アルミ配線を導電性硬質膜
で完全に覆って機械的に十分な強度を持たせておく必要
がある。なお、ここでアルミ配線を覆う膜として、窒化
シリコン等の非導電性硬質膜を用いることもできるが、
多層配線形成を考えた場合には配線間の縦接続を困難と
させることから望ましくない。
It is self-evident that, unlike the conventional method, the stress at the time of forming the interlayer insulating film does not act on the aluminum wiring, so that the wiring reliability can be improved even if the aluminum wiring is not covered with such a thin hard film. It is known to be large enough (Kikuta et al., IEICE Tech. SDM93-190 (1994-
01), pp. 53-58), when the multi-layered wiring is formed by the buried structure, the interlayer insulating film forming step for burying the upper wiring is performed, so that the aluminum wiring is completely covered with the conductive hard film and mechanically formed. Need to have sufficient strength. It should be noted that a non-conductive hard film such as silicon nitride can be used here as a film for covering the aluminum wiring,
Considering formation of multi-layered wiring, it is difficult to make vertical connection between the wirings, which is not desirable.
【0039】図2は、上述した配線構造を得るための工
程断面図である。まず、図2(a)に示すように、シリ
コン基板1上のシリコン酸化膜2にフォトリソグラフィ
ー工程とドライエッチング工程で溝3を形成する。しか
る後、スパッタ法により密着層として50〜100オン
グストロームのチタン(Ti)を成膜し(図示せず)、
さらに図2(b)に示すように導電性硬質膜である窒化
チタン(TiN)5を50〜500オングストローム程
度成膜する。窒化チタン5の成膜は、通常のスパッタリ
ング法やコリメータスパッタ法あるいはCVD法を用い
る。さらに、溝部3を埋め込むようにアルミ4を成膜す
る。ここでは、通常のスパッタリング法よりも埋め込み
性のよいCVD法、コリメータスパッタリング法あるい
は高温リフロースパッタリング法をアルミ成膜に用い、
その膜厚は2000〜10000オングストローム程度
である。
2A to 2D are process sectional views for obtaining the above-mentioned wiring structure. First, as shown in FIG. 2A, a groove 3 is formed in a silicon oxide film 2 on a silicon substrate 1 by a photolithography process and a dry etching process. Then, a titanium (Ti) film of 50 to 100 angstrom is formed as an adhesion layer by a sputtering method (not shown),
Further, as shown in FIG. 2B, titanium nitride (TiN) 5, which is a conductive hard film, is deposited to a thickness of about 50 to 500 angstrom. The titanium nitride film 5 is formed by using a normal sputtering method, a collimator sputtering method, or a CVD method. Further, aluminum 4 is formed so as to fill the groove 3. Here, a CVD method, a collimator sputtering method, or a high-temperature reflow sputtering method, which has a better embedding property than a normal sputtering method, is used to form an aluminum film,
The film thickness is about 2000 to 10000 angstrom.
【0040】さらに、図2(c)に示すように化学機械
研磨法(Chemical Mechanical P
olishing:CMP)でシリコン酸化膜2上のア
ルミ4およびTiN5/Tiを除去する。Al/TiN
/Ti膜のCMPでは、pH3〜5程度の酸性水溶液に
50〜1000オングストローム程度のアルミナ粒子を
分散させたスラリー(ベイヤーら、米国特許第4944
836号明細書)やpH8〜10程度のアルカリ性水溶
液に10〜1000オングストローム程度のシリカ粒子
を分散させたスラリー液あるいは研磨剤粒子の含まれな
いアミン水溶液(林ら、特願平4−276866号明細
書)を加工液として用いる。
Further, as shown in FIG. 2C, a chemical mechanical polishing method (Chemical Mechanical P) is used.
Aluminum (4) and TiN5 / Ti on the silicon oxide film 2 are removed by means of polishing (CMP). Al / TiN
In CMP of a Ti / Ti film, a slurry in which alumina particles of about 50 to 1000 angstrom are dispersed in an acidic aqueous solution of about pH 3 to 5 (Bayer et al., US Pat. No. 4,944).
No. 836 specification) or a slurry solution in which silica particles of about 10 to 1000 angstroms are dispersed in an alkaline aqueous solution having a pH of about 8 to 10 or an amine aqueous solution containing no abrasive particles (Hayashi et al., Japanese Patent Application No. 4-276866). Is used as a working fluid.
【0041】しかる後、図2(d)に示すように、1×
1016cm-2以上のヒ素(75As+)を10〜50ke
Vで、アルミ表面層にイオン注入する。この表面注入層
6の存在で、配線上面の硬度が純アルミの約2倍程度増
加する(吉川ら、Applied Physics L
etter,63(11),1495(1993)、あ
るいは吉川ら、Journal of Vacuum
Science and Technology,B1
1(2),228(1993))。
Thereafter, as shown in FIG. 2D, 1 ×
Arsenic ( 75 As + ) of 10 16 cm -2 or more for 10 to 50 ke
At V, ions are implanted into the aluminum surface layer. The presence of the surface-injection layer 6 increases the hardness of the upper surface of the wiring about twice that of pure aluminum (Yoshikawa et al., Applied Physics L).
etter, 63 (11), 1495 (1993), or Yoshikawa et al., Journal of Vacuum.
Science and Technology, B1
1 (2), 228 (1993)).
【0042】なお、50〜100オングストローム程度
の薄い酸化膜を埋め込みアルミ配線上に形成した後に、
イオン注入を行ってもよいが、その際アルミ表面層に達
するAsの濃度が1×1016cm-2以上となるように留
意することが必要である。アルゴン等の不活性物質を注
入しても同様の効果が得られるが、アルミと反応して金
属間化合物を形成し、かつ比較的重い原子量を有する物
質である方が望ましい。例えば、TiやCu等の遷移金
属でも良い。一方、酸素やシリコン等を注入しても同様
の効果を得ることができるが、埋め込みアルミ配線上面
にアルミナ(Al2 3 )やSiの高抵抗の析出が現れ
ることから、縦接続の必要となる多層配線を形成する場
合には適さない。
After forming a thin oxide film of about 50 to 100 angstrom on the buried aluminum wiring,
Ion implantation may be performed, but it is necessary to take care so that the concentration of As reaching the aluminum surface layer is 1 × 10 16 cm −2 or more. The same effect can be obtained by injecting an inert substance such as argon, but it is preferable to use a substance that reacts with aluminum to form an intermetallic compound and has a relatively heavy atomic weight. For example, a transition metal such as Ti or Cu may be used. On the other hand, the same effect can be obtained by injecting oxygen, silicon, etc., but since high-resistance deposition of alumina (Al 2 O 3 ) or Si appears on the upper surface of the embedded aluminum wiring, vertical connection is required. Is not suitable for forming a multi-layered wiring.
【0043】上述した製造工程により、表面層が薄い導
電性硬質膜で覆われた埋め込みアルミ配線が形成され
る。ここでは、埋め込む配線材料としてアルミを用いた
場合の実施例を示したが、銅、金や銀等の低抵抗金属で
もよい。また、側面あるいは底面に形成する導電性硬質
膜として、遷移金属のシリサイド(WSix やTiSi
x )でもよい。また、導電性を示す酸化物(酸化ルテニ
ウム等でもよい)。
By the manufacturing process described above, the embedded aluminum wiring whose surface layer is covered with the thin conductive hard film is formed. Although an example in which aluminum is used as the wiring material to be embedded is shown here, a low resistance metal such as copper, gold or silver may be used. Further, as the conductive hard film formed on the side surface or the bottom surface, a silicide of a transition metal (WSi x or TiSi
x ) In addition, an oxide showing conductivity (may be ruthenium oxide or the like).
【0044】(実施例2)ここでは、配線間容量の低減
を目的とした発明を説明するための実施例を述べる。配
線間容量を低減させるには配線間の距離を大きくすれば
よいが、超高集積回路の場合それに伴って配線形成ピッ
チが増大してはならない。すなわち、配線形成ピッチを
変化させずに、配線間隔を大きくしてやる必要がある。
(Embodiment 2) Here, an embodiment for explaining the invention for reducing the capacitance between wirings will be described. To reduce the capacitance between the wirings, the distance between the wirings may be increased, but in the case of an ultra-high integrated circuit, the wiring formation pitch should not be increased accordingly. That is, it is necessary to increase the wiring interval without changing the wiring formation pitch.
【0045】図3は、上述した要求事項を満たすために
提案された実施例を説明するための工程断面図である。
FIG. 3 is a process sectional view for explaining an embodiment proposed for satisfying the above requirements.
【0046】まず、図3(a)に示すように、シリコン
基板1上のシリコン酸化膜2に、幅L0 の溝3を間隔S
0 で形成する。従って、溝の形成ピッチP0 は(L0
0)となっている。
First, as shown in FIG. 3A, a groove 3 having a width L 0 is formed in the silicon oxide film 2 on the silicon substrate 1 with an interval S.
Form with 0 . Therefore, the groove formation pitch P 0 is (L 0 +
S 0 ).
【0047】しかる後、図3(b)に示すように、CV
D法によりシリコン酸化膜を成膜し、さらにRIE(R
eactive Ion Etching)法で異方性
エッチングして溝3に幅δの絶縁性側壁膜7を形成す
る。
Then, as shown in FIG. 3B, CV
A silicon oxide film is formed by the D method, and RIE (R
The insulating side wall film 7 having a width of δ is formed in the groove 3 by anisotropic etching by an active ion etching method.
【0048】さらに、図3(c)に示すように、この溝
3を埋め込むようにアルミを成膜し、CMP法で酸化膜
2上のアルミを選択的に除去することで、埋め込みアル
ミ配線4を形成する。ここで、絶縁性側壁膜7の存在に
より、アルミ配線幅が2δ減少し、配線間隔Sが2δ増
加している。但し、埋め込みアルミ配線のピッチPは溝
配線形成のピッチP0 と同じであることに注意された
い。配線幅をLとすると、図3(a)の配線幅L0 、配
線間隔S0 とは、 L=L0 −2δ<L0 S=S0 +2δ>S0 の関係がある。本実施例によれば、フォトリソグラフィ
ーの最小ピッチで酸化膜を加工しておいた場合において
も、最小ピッチを保ったまま埋め込み配線の間隔を増加
させ、配線間容量を低減させることができる。
Further, as shown in FIG. 3 (c), an aluminum film is formed so as to fill the groove 3, and the aluminum on the oxide film 2 is selectively removed by the CMP method. To form. Here, the presence of the insulating sidewall film 7 reduces the aluminum wiring width by 2δ and increases the wiring interval S by 2δ. However, it should be noted that the pitch P of the embedded aluminum wiring is the same as the pitch P 0 of the groove wiring formation. When the wiring width is L, the wiring width L 0 and the wiring interval S 0 in FIG. 3A have a relationship of L = L 0 −2δ <L 0 S = S 0 + 2δ> S 0 . According to the present embodiment, even when the oxide film is processed at the minimum pitch of photolithography, it is possible to increase the interval between the embedded wirings while keeping the minimum pitch and reduce the inter-wiring capacitance.
【0049】ところで、絶縁性側壁膜7の存在による配
線幅の減少は配線抵抗増加につながるが、酸化膜2に形
成する溝を予め深くしておくことで回避できる。また、
集積回路の配線では、信号のクロストークを回避するた
め特に配線間容量を低減したい配線領域と、一方電流駆
動力を確保したい配線領域とが存在する。従って、電流
駆動力を確保したい領域では、酸化膜2に形成する溝3
の幅を予め絶縁性側壁膜厚の2倍以上(2δ以上)大き
くしておき、絶縁性側壁膜7が形成されたとしても十分
な埋め込み配線幅が確保されるよう留意する必要があ
る。
By the way, the reduction of the wiring width due to the existence of the insulating side wall film 7 leads to the increase of the wiring resistance, but it can be avoided by deepening the groove formed in the oxide film 2 in advance. Also,
In the wiring of the integrated circuit, there are a wiring region where it is desired to reduce the inter-wiring capacitance in order to avoid signal crosstalk and a wiring region where the current driving force is desired to be secured. Therefore, in the region where the current driving force is desired to be secured, the groove 3 formed in the oxide film 2
It is necessary to make the width of the insulating film larger than twice the insulating sidewall film thickness (2δ or more) in advance so that a sufficient buried wiring width can be secured even if the insulating sidewall film 7 is formed.
【0050】なお、上述した実施例では、絶縁性側壁膜
としてシリコン酸化膜を用いた場合を示したが、シリコ
ン窒化膜等の低誘電体の無機材料でもよく、さらにはパ
リレン(Parylenes:N.Majid,et.
al.,Journal of Electronic
Materials,Vol.18,No.2,p
p.301−311,1989参照)やポリイミドやテ
フロン等の低誘電体有機膜であってもよいことは自明で
ある。
In the above-mentioned embodiments, the case where the silicon oxide film is used as the insulating side wall film is shown, but a low dielectric inorganic material such as a silicon nitride film may be used, and further, parylene (Parylenes: N.M. Majid, et.
al. , Journal of Electronic
Materials, Vol. 18, No. 2, p
p. 301-311, 1989) or a low dielectric organic film such as polyimide or Teflon.
【0051】特に、低誘電体有機膜には吸湿性や機械的
強度に問題があったが、図4に示すように、低誘電体有
機膜8を側壁膜として局部的に用い、さらに吸湿性のな
いプラズマCVD法による酸化膜(プラズマ酸化膜9)
でキャップすることで、低配線間容量で層間膜強度も十
分な配線構造が得られることも自明である。
In particular, the low dielectric organic film had problems in hygroscopicity and mechanical strength. However, as shown in FIG. 4, the low dielectric organic film 8 was locally used as a side wall film, and the hygroscopic property was further improved. Oxide film without plasma (plasma oxide film 9)
It is also obvious that by capping with, a wiring structure with low inter-wiring capacitance and sufficient interlayer film strength can be obtained.
【0052】また、埋め込まれる金属として、金、銀や
銅等の低抵抗金であってもよいことも自明である。
It is also obvious that the metal to be embedded may be gold, low resistance gold such as silver or copper.
【0053】(実施例3)ここでは、溝配線と下地デバ
イスへのコンタクトホールとを自己整合的に埋め込む際
に問題となる溝深さのばらつきを低減させることを目的
とした発明について述べる。
(Embodiment 3) Here, an invention intended to reduce the variation in groove depth which becomes a problem when the groove wiring and the contact hole to the underlying device are buried in a self-aligned manner will be described.
【0054】図5は、本発明によるエッチング速度の異
なる積層間絶縁膜に埋め込み配線を形成する場合の製造
工程断面図である。
FIG. 5 is a cross-sectional view of a manufacturing process in the case of forming a buried wiring in an inter-layer insulating film having different etching rates according to the present invention.
【0055】まず、図5(a)に示すように、素子分離
酸化膜10で分離された電界効果トランジスタの形成さ
れたシリコン基板1上に第1の層間絶縁膜としてシリコ
ン酸化膜2を成膜する。必要に応じてCMP法でシリコ
ン酸化膜2の表面を平坦化させた後、さらに第1の層間
絶縁膜よりもエッチング速度の速い第2の層間絶縁膜1
1を成膜する。第2の層間絶縁膜11に低誘電体である
フッ素添加のシリコン酸化膜を用いれば、下地第1の層
間絶縁膜であるシリコン酸化膜2に対して、CHF3
のフッ素系ガスによるそのドライエッチング速度は2〜
5倍程度速い。さらに、第1の層間絶縁膜2および第2
の層間絶縁膜11よりもエッチング速度の遅い第3の層
間絶縁膜12を成膜する。ここで、第3の層間絶縁膜1
2としてシリコン窒化膜を用いた場合、条件を選べばシ
リコン酸化膜に対して10〜30倍程度そのエッチング
速度を遅くできる。
First, as shown in FIG. 5A, a silicon oxide film 2 is formed as a first interlayer insulating film on a silicon substrate 1 on which a field effect transistor separated by an element isolation oxide film 10 is formed. To do. If necessary, after planarizing the surface of the silicon oxide film 2 by CMP, the second interlayer insulating film 1 having a faster etching rate than the first interlayer insulating film 1 is formed.
1 is deposited. If a fluorine-containing silicon oxide film which is a low dielectric is used for the second interlayer insulating film 11, the silicon oxide film 2 which is the underlying first interlayer insulating film is dried by a fluorine-based gas such as CHF 3. Etching rate is 2
About 5 times faster. Furthermore, the first interlayer insulating film 2 and the second
A third interlayer insulating film 12 having an etching rate slower than that of the second interlayer insulating film 11 is formed. Here, the third interlayer insulating film 1
When a silicon nitride film is used as 2, the etching rate can be made 10 to 30 times slower than that of the silicon oxide film if conditions are selected.
【0056】しかる後、図5(b)に示すように、フォ
トリソグラフィー工程およびドライエッチング工程でシ
リコン窒化膜12をパターニングし、さらにフッ素添加
酸化膜11に溝3を形成する。このフッ素入り酸化膜1
1に溝を形成する際、下地シリコン酸化膜2がエッチン
グのストッパーとなるため、溝3の深さがばらつくこと
はない。
Thereafter, as shown in FIG. 5B, the silicon nitride film 12 is patterned by the photolithography process and the dry etching process, and the groove 3 is formed in the fluorine-added oxide film 11. This fluorine-containing oxide film 1
Since the underlying silicon oxide film 2 serves as an etching stopper when the groove is formed in the groove 1, the depth of the groove 3 does not vary.
【0057】しかる後、図5(c)に示すように、フォ
トリソグラフィー工程でコンタクトホールのレジストパ
ターン13を形成し、第1の層間絶縁膜2をエッチング
する。この際、第2の層間絶縁膜11上のシリコン窒化
膜12がエッチング保護膜として作用するため、レジス
トパターン13は溝3の幅よりも多少大きくてもよい。
すなわち、エッチング保護膜12の存在により、図5
(d)に示すように、第1の層間絶縁膜2に形成される
コンタクトホール14は、自己整合的に溝3の直下に形
成される。
Thereafter, as shown in FIG. 5C, a resist pattern 13 for the contact hole is formed by a photolithography process, and the first interlayer insulating film 2 is etched. At this time, since the silicon nitride film 12 on the second interlayer insulating film 11 acts as an etching protection film, the resist pattern 13 may be slightly larger than the width of the groove 3.
That is, due to the presence of the etching protection film 12, FIG.
As shown in (d), the contact hole 14 formed in the first interlayer insulating film 2 is formed immediately below the groove 3 in a self-aligning manner.
【0058】しかる後、図5(e)に示すように、CV
D法それに続くCMP法によりアルミ等の金属を溝3お
よびコンタクトホール14部に一括して埋め込む。その
後、必要であればシリコン窒化膜12をドライエッチン
グで除去してもよい。
Then, as shown in FIG. 5 (e), CV
A metal such as aluminum is collectively embedded in the groove 3 and the contact hole 14 by the D method and the subsequent CMP method. After that, the silicon nitride film 12 may be removed by dry etching if necessary.
【0059】このように、デバイス上の層間絶縁膜を多
層構造とすることにより、溝配線深さが一定でかつ下地
デバイス層へのコンタクトホールが自己整合的に溝の直
下に形成されている、コンタクトホールと溝とが金属配
線材料で一括して埋め込まれている配線構造が得られ
る。
As described above, by forming the interlayer insulating film on the device into a multilayer structure, the groove wiring depth is constant and the contact hole to the underlying device layer is formed directly below the groove in a self-aligned manner. It is possible to obtain a wiring structure in which the contact hole and the groove are collectively filled with the metal wiring material.
【0060】第1の層間絶縁膜としては、シリコン酸化
膜の他に、シリコン窒化膜、あるいはアルミナを用いる
ことができ、また第2の層間絶縁膜としては、フッ素添
加シリコン酸化膜の他に、ボロン窒化シリコンを用いる
こともできる。さらに、溝配線が形成される第2の層間
絶縁膜に、フッ素添加シリコン酸化膜、ポリイミド、テ
フロンやパリレン等の無機材料あるいは有機材料の低誘
電体膜を用いれば、配線間容量を低減できるといった効
果もある。ここでは、図示していないが低誘電体膜の吸
湿性を回避するため、第3の層間絶縁膜であるシリコン
窒化膜12との間に薄いシリコン酸化膜を形成しておい
てもよい。
As the first interlayer insulating film, a silicon nitride film or alumina can be used in addition to the silicon oxide film, and as the second interlayer insulating film, in addition to the fluorine-added silicon oxide film, Boron silicon nitride can also be used. Furthermore, if a low dielectric film made of an inorganic material or an organic material such as a fluorine-added silicon oxide film, polyimide, Teflon, or parylene is used for the second interlayer insulating film in which the groove wiring is formed, the wiring capacitance can be reduced. There is also an effect. Although not shown, a thin silicon oxide film may be formed between the low dielectric film and the silicon nitride film 12, which is the third interlayer insulating film, in order to avoid hygroscopicity.
【0061】(実施例4)ここでは、実施例1〜3に説
明した発明を統合化し、さらに多層配線形成に適用した
実施例について述べる。特に、多層配線間の縦接続抵抗
を低減化する方策を示している。以下、図6〜図9とに
示した工程断面図あるいは断面模式図を用いて、本発明
を多層配線形成に適用した場合の実施例を詳細に説明す
る。
(Embodiment 4) Here, an embodiment will be described in which the inventions described in Embodiments 1 to 3 are integrated and further applied to the formation of multilayer wiring. In particular, it shows a measure for reducing the vertical connection resistance between the multilayer wirings. Hereinafter, an embodiment in which the present invention is applied to multilayer wiring formation will be described in detail with reference to process sectional views or schematic sectional views shown in FIGS.
【0062】まず、図6(a)に示すように、MOSF
ETの形成されたシリコン基板1に、第1の層間絶縁膜
としてCVD法によりシリコン酸化膜2を形成し、さら
にCMP法でその表面を平坦化する。
First, as shown in FIG. 6A, MOSF
A silicon oxide film 2 is formed as a first interlayer insulating film by a CVD method on the silicon substrate 1 on which ET is formed, and the surface thereof is planarized by a CMP method.
【0063】次に、図6(b)に示すように、第2の層
間絶縁膜としてフッ素添加のシリコン酸化膜(SiO
F)11を形成し、SiOF膜11への水分吸着を回避
するため薄くシリコン酸化膜23でキャッピングした
後、さらに第3の層間絶縁膜(エッチング保護膜)とし
てシリコン窒化膜12を形成する。
Next, as shown in FIG. 6B, a fluorine-added silicon oxide film (SiO 2) is used as a second interlayer insulating film.
F) 11 is formed and is capped with a thin silicon oxide film 23 in order to avoid adsorption of moisture to the SiOF film 11, and then a silicon nitride film 12 is further formed as a third interlayer insulating film (etching protection film).
【0064】次に、図6(c)に示すように、第1の層
間絶縁膜2をストッパーとして、第2および第3の層間
絶縁膜11,12に、幅L0 、間隔S0 でピッチP0
溝3を形成し、続いて図6(d)に示すように、CVD
法でシリコン酸化膜24を形成した後、図7(e)に示
すように、RIEで異方性エッチングして溝3に側壁膜
7を形成する。
Next, as shown in FIG. 6C, with the first interlayer insulating film 2 as a stopper, the second and third interlayer insulating films 11 and 12 are pitched with a width L 0 and an interval S 0 . A groove 3 of P 0 is formed, followed by CVD as shown in FIG.
After the silicon oxide film 24 is formed by the method, the sidewall film 7 is formed in the groove 3 by anisotropic etching by RIE as shown in FIG.
【0065】次に、図7(f)に示すように、レジスト
膜13を形成し、フォトリソグラフィーでレジスト膜に
コンタクトホールパターンを形成するが、エッチング保
護膜12および側壁膜7の存在のため、レジスト膜13
のコンタクトホール径は溝幅よりも大きくて構わない。
一般に、0.25μm以下の微細なコンタクトホールパ
ターンをフォトリソグラフィー工程で形成することは非
常に困難とされているが、エッチング保護膜12と配線
溝側壁膜7との組合せで、レジスト膜13のコンタクト
ホールのパターン径を多少大きくできるように工夫がな
されている。
Next, as shown in FIG. 7F, a resist film 13 is formed and a contact hole pattern is formed in the resist film by photolithography. However, because of the existence of the etching protection film 12 and the side wall film 7, Resist film 13
The diameter of the contact hole may be larger than the groove width.
Generally, it is very difficult to form a fine contact hole pattern of 0.25 μm or less by a photolithography process. However, a combination of the etching protection film 12 and the wiring groove side wall film 7 causes contact of the resist film 13 with each other. The device is designed so that the hole pattern diameter can be made slightly larger.
【0066】次に、図7(g)に示すように、第1の層
間絶縁膜2をエッチングし、自己整合的にコンタクトホ
ール14を形成する。
Next, as shown in FIG. 7G, the first interlayer insulating film 2 is etched to form the contact holes 14 in a self-aligned manner.
【0067】さらに、図8(h)に示すように、コリメ
ータスパッタ法でTi(図示せず)を50オングストロ
ーム程度成膜した後、CVD法でTiN膜5とAl膜4
を成膜する。
Further, as shown in FIG. 8H, after Ti (not shown) is formed to a thickness of about 50 Å by the collimator sputtering method, the TiN film 5 and the Al film 4 are formed by the CVD method.
To form a film.
【0068】しかる後、図8(i)に示すように、過酸
化水素水とアンモニア水の混合溶液に5〜10wt%の
シリカ粒子を分散させた加工液、過酸化水素水とアミン
水溶液との混合液あるいはそれにシリカ粒子(5〜10
wt%)を分散させた加工液を用いて、層間絶縁膜上の
Al膜/TiN膜/Ti膜をポリッシングし、コンタク
トホールと溝部とにアルミ配線を埋め込む。
After that, as shown in FIG. 8 (i), a processing liquid in which 5 to 10 wt% of silica particles are dispersed in a mixed solution of hydrogen peroxide water and ammonia water, a hydrogen peroxide water and an amine aqueous solution are used. Mixture or silica particles (5-10
The Al film / TiN film / Ti film on the interlayer insulating film is polished by using a working liquid in which an aluminum wiring is embedded in the contact hole and the groove.
【0069】さらに、図8(j)に示すように、1×1
16cm-2程度のAsを注入して、溝埋め込みアルミ配線
層上面にAs注入層6を形成する。アルミ配線の配線幅
をL1 、配線間隔をS1 、配線ピッチをP1 とすると、
1 <L0 、S1 >S0 、P1 =P0 である。
Further, as shown in FIG. 8 (j), 1 × 1
An As injection layer 6 is formed on the upper surface of the groove-embedded aluminum wiring layer by injecting As of about 16 cm −2 . If the wiring width of the aluminum wiring is L 1 , the wiring interval is S 1 , and the wiring pitch is P 1 ,
L 1 <L 0 , S 1 > S 0 , P 1 = P 0 .
【0070】この一連の工程により、表面層が薄いTi
N膜やイオン注入層で完全に覆われた第1層目の埋め込
みAl配線15が低誘電体膜11に形成される訳である
が、配線溝側壁膜7の存在で配線ピッチを変化させずに
配線間隔S1 を増加させ、配線間容量をさらに低減させ
ている。なお、必要に応じてエッチング保護膜であるシ
リコン窒化膜12をドライエッチングで除去する。
By this series of steps, Ti having a thin surface layer is formed.
The first-layer embedded Al wiring 15 completely covered with the N film and the ion-implanted layer is formed in the low dielectric film 11. However, the existence of the wiring groove sidewall film 7 does not change the wiring pitch. In addition, the wiring interval S 1 is increased to further reduce the inter-wiring capacitance. If necessary, the silicon nitride film 12, which is an etching protection film, is removed by dry etching.
【0071】図9は、図6〜図8に示した一連の工程
後、多層配線形成工程を行った場合の実施例を示す断面
模式図である。多層配線形成工程では、第1層目の埋め
込みアルミ配線15上にシリコン酸化膜17を形成し、
さらに低誘電体膜としてここでは低誘電体有機膜18
(例えば、ポリイミドやパテフロンやパリレン等)とエ
ッチング保護膜としてシリコン窒化膜25を成膜する。
シリコン窒化膜25および有機膜18に第2層目の配線
用の溝を形成するが、低誘電体有機膜18のエッチング
に酸素プラズマガスを用いるため、下地シリコン酸化膜
17がエッチングストッパーとして働き、溝の深さは容
易に一定となる。しかる後、低誘電体有機膜18上のシ
リコン窒化膜25をマスクとして、シリコン酸化膜17
にスルーホール16を形成する。この時、第1層目の埋
め込みアルミ配線15をエッチングすることなく、下地
SiOF膜11の内部に達するような深いスルーホール
16を形成する。しかる後、CVD工程とCMP工程と
によりAl膜4/TiN膜5/Ti膜をスルーホール1
6と溝とに一括して埋め込み、さらに第2層目の埋め込
みアルミ配線19の表面にイオン注入層6を形成する。
さらに、必要に応じてシリコン酸化膜あるいはシリコン
窒化膜のキャップ膜20を形成しておく。
FIG. 9 is a schematic cross-sectional view showing an embodiment in which a multi-layer wiring forming process is carried out after the series of processes shown in FIGS. 6 to 8. In the multi-layer wiring forming step, a silicon oxide film 17 is formed on the embedded aluminum wiring 15 of the first layer,
Further, as the low dielectric film, here, the low dielectric organic film 18 is used.
(For example, polyimide, Pateflon, parylene, etc.) and a silicon nitride film 25 are formed as an etching protection film.
Although a groove for wiring of the second layer is formed in the silicon nitride film 25 and the organic film 18, since the oxygen plasma gas is used for etching the low dielectric organic film 18, the underlying silicon oxide film 17 acts as an etching stopper, The groove depth is easily constant. Then, the silicon oxide film 17 is formed using the silicon nitride film 25 on the low dielectric organic film 18 as a mask.
Through holes 16 are formed in the. At this time, a deep through hole 16 that reaches the inside of the underlying SiOF film 11 is formed without etching the first layer embedded aluminum wiring 15. Then, the Al film 4 / TiN film 5 / Ti film is formed into a through hole 1 by a CVD process and a CMP process.
6 and the groove are collectively buried, and the ion implantation layer 6 is formed on the surface of the second-layer buried aluminum wiring 19.
Further, a cap film 20 of a silicon oxide film or a silicon nitride film is formed if necessary.
【0072】このように、一連の工程で多層配線構造を
形成するわけであるが、第2層目の配線用の溝には配線
側壁膜を形成していないため、第2層目の配線19の幅
2 およびスルーホール16の径は第1層目の配線15
の幅L1 よりも大きくなるようにしてある。さらに、下
地SiOF膜11の内部に達するような深いスルーホー
ル16を形成することで、下層配線の上面のみならず側
面とから電気的接続を得て接続面積を増加させ、スルー
ホールを低抵抗化させている。
Thus, the multilayer wiring structure is formed by a series of steps.
Although it is formed, the wiring is formed in the groove for the second layer wiring.
Since the sidewall film is not formed, the width of the wiring 19 of the second layer
L2 The diameter of the through hole 16 is the wiring 15 of the first layer.
Width L1It is designed to be larger than Furthermore, below
A deep through-hole that reaches the inside of the base SiOF film 11.
By forming the rule 16, not only the upper surface of the lower layer wiring but also the side
Get electrical connection from the surface and increase the connection area, through
The hole has low resistance.
【0073】なお、上述した実施例では、溝に埋め込む
金属としてアルミを用いたが、銅等の低抵抗金属であっ
ても同様な効果が得られることも自明である。さらに、
上述した実施例4では実施例1〜3に記載したすべての
発明を統合化したものであるが、必ずしもこれらすべて
の発明を用いる必要はない。実施例4のポイントは、下
層配線の幅よりも大きな径のスルーホールを下層配線中
腹部にまで達するように深く形成することで、下層配線
の上面および側面とを利用して上層配線と接続し、その
接続抵抗を低減化している点にある。
Although aluminum is used as the metal to be embedded in the groove in the above-described embodiments, it is obvious that the same effect can be obtained even with a low resistance metal such as copper. further,
Although the fourth embodiment described above is an integration of all the inventions described in the first to third embodiments, it is not always necessary to use all of the inventions. The point of Example 4 is to form a through hole having a diameter larger than the width of the lower layer wiring deeply so as to reach the middle portion of the lower layer wiring, thereby connecting the upper layer wiring with the upper surface and the side surface of the lower layer wiring. , The connection resistance is reduced.
【0074】[0074]
【発明の効果】以上述べたように、本発明を適用するこ
とで、半導体素子を接続する金属配線の幅あるいはピッ
チの減少に伴って顕在化してくる金属配線の信頼性の低
下や配線間容量の増大あるいは多層配線間のスルーホー
ル抵抗の増大といった技術課題を解決することができ
る。その結果、半導体集積回路の加工寸法が極微細化さ
れたとしても、高信頼性,低配線間容量,多層配線間の
低接続抵抗化が可能となり、超高速,大容量の集積回路
デバイスの信頼性や歩留まりが著しく向上する。さら
に、半導体デバイスの製造コストが大幅に削減されると
いった効果もある。
As described above, by applying the present invention, the reliability of the metal wiring and the inter-wiring capacitance which become apparent as the width or pitch of the metal wiring connecting the semiconductor elements decrease. It is possible to solve the technical problems such as an increase in the number of wires and an increase in the through-hole resistance between the multilayer wirings. As a result, even if the processing size of the semiconductor integrated circuit is extremely miniaturized, high reliability, low inter-wiring capacitance, and low connection resistance between multi-layer wirings are possible, and the reliability of ultra-high-speed, large-capacity integrated circuit devices is improved. Properties and yield are significantly improved. Further, there is an effect that the manufacturing cost of the semiconductor device is significantly reduced.
【図面の簡単な説明】[Brief description of drawings]
【図1】本発明による薄い導電性硬質膜で表面の覆われ
た金属配線の構造を示す模式図である。
FIG. 1 is a schematic view showing a structure of a metal wiring whose surface is covered with a thin conductive hard film according to the present invention.
【図2】本発明による薄い導電性硬質膜で表面の覆われ
た金属配線の製造工程断面図である。
FIG. 2 is a cross-sectional view of a manufacturing process of metal wiring whose surface is covered with a thin conductive hard film according to the present invention.
【図3】本発明による側壁膜の形成された溝に金属の埋
め込まれた埋め込み配線の製造工程断面図である。
FIG. 3 is a cross-sectional view of a manufacturing process of a buried wiring in which a metal is buried in a groove in which a sidewall film is formed according to the present invention.
【図4】本発明による低誘電体有機膜を側壁膜として用
いた場合の実施例を示す断面図である。
FIG. 4 is a cross-sectional view showing an example in which the low dielectric organic film according to the present invention is used as a sidewall film.
【図5】本発明によるエッチング速度の異なる積層層間
絶縁膜に埋め込み配線を形成する場合の製造工程断面図
である。
FIG. 5 is a cross-sectional view of a manufacturing process for forming a buried wiring in a laminated interlayer insulating film having different etching rates according to the present invention.
【図6】本発明による埋め込み溝配線の工程断面図であ
る。
FIG. 6 is a process cross-sectional view of a buried trench wiring according to the present invention.
【図7】本発明による埋め込み溝配線の工程断面図であ
る。
FIG. 7 is a process sectional view of a buried trench wiring according to the present invention.
【図8】本発明による埋め込み溝配線の工程断面図であ
る。
FIG. 8 is a process sectional view of a buried trench wiring according to the present invention.
【図9】本発明による埋め込み溝配線を多層化した場合
の実施例である。
FIG. 9 shows an example in which the buried trench wiring according to the present invention is multilayered.
【図10】従来のアルミ配線の構造を示す断面図であ
る。
FIG. 10 is a sectional view showing a structure of a conventional aluminum wiring.
【図11】従来の自己整合コンタクトホールをもったタ
ングステン埋め込み配線の断面図である。
FIG. 11 is a cross-sectional view of a conventional tungsten-embedded wiring having a self-aligned contact hole.
【図12】従来のアルミ配線に層間絶縁膜を形成した場
合の断面図である。
FIG. 12 is a cross-sectional view when an interlayer insulating film is formed on conventional aluminum wiring.
【図13】従来の多層アルミ配線間の縦接続構造を示す
模式図である。
FIG. 13 is a schematic diagram showing a conventional vertical connection structure between multilayer aluminum wirings.
【符号の説明】[Explanation of symbols]
1 シリコン基板 2,23,24 シリコン酸化膜 3 層間絶縁膜に形成された溝 4 アルミ配線 5 窒化チタン薄膜層 6 Asイオン注入層 7 配線溝に形成された絶縁膜側壁膜 8 低誘電率有機膜 9 プラズマCVD酸化膜 10 素子分離酸化膜 11 低誘電体層間絶縁膜(SiOF) 12,25 エッチング保護層(Si3 4 ) 13 レジスト 14 コンタクトホール 15 第1層目埋め込み配線 16 スルーホール 17 第1層目埋め込み配線上の層間絶縁膜(シリコン
酸化膜) 18 第2層目配線を埋め込み低誘電体有機膜 19 第2層目埋め込み配線 20 キャップシリコン酸化膜
1 Silicon Substrate 2, 23, 24 Silicon Oxide Film 3 Groove Formed in Interlayer Insulation Film 4 Aluminum Wiring 5 Titanium Nitride Thin Film Layer 6 As Ion Implantation Layer 7 Insulation Film Sidewall Film Formed in Wiring Groove 8 Low-k Organic Film 9 plasma CVD oxide film 10 element isolation oxide film 11 low dielectric interlayer insulating film (SiOF) 12, 25 etching protection layer (Si 3 N 4 ) 13 resist 14 contact hole 15 first layer embedded wiring 16 through hole 17 first Interlayer insulating film (silicon oxide film) on the second-layer embedded wiring 18 Low-dielectric organic film that embeds the second-layer wiring 19 Second-layer embedded wiring 20 Cap silicon oxide film
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/306 F M ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI technical display location H01L 21/306 FM

Claims (10)

    【特許請求の範囲】[Claims]
  1. 【請求項1】絶縁膜の溝に埋め込まれた金属配線におい
    て、金属配線の表面のすべてが薄い導電性硬質層で覆わ
    れていることを特徴とする配線構造。
    1. A wiring structure characterized in that, in a metal wiring embedded in a groove of an insulating film, the entire surface of the metal wiring is covered with a thin conductive hard layer.
  2. 【請求項2】絶縁膜の溝に埋め込まれた金属配線におい
    て、金属配線側面および底面に遷移金属あるいはそれら
    の窒化物の薄い硬質導電薄膜が形成され、さらにその上
    面に薄いイオン注入層が形成されていることを特徴とす
    る配線構造。
    2. In a metal wiring embedded in a groove of an insulating film, a thin hard conductive thin film of a transition metal or a nitride thereof is formed on a side surface and a bottom surface of the metal wiring, and a thin ion-implanted layer is further formed on an upper surface thereof. The wiring structure is characterized in that
  3. 【請求項3】絶縁膜に形成された溝に絶縁性側壁膜が形
    成され、前記溝にさらに金属が埋め込まれていることを
    特徴とする配線構造。
    3. A wiring structure, wherein an insulating sidewall film is formed in a groove formed in the insulating film, and a metal is further embedded in the groove.
  4. 【請求項4】前記絶縁性側壁膜として低誘電体有機物を
    用いたことを特徴とする請求項3記載の配線構造。
    4. The wiring structure according to claim 3, wherein a low dielectric organic material is used as the insulating sidewall film.
  5. 【請求項5】絶縁膜に任意のピッチで形成された溝に絶
    縁性側壁膜が形成され、前記溝にさらに金属が埋め込ま
    れて配線が形成されており、前記ピッチを変更すること
    なく溝に埋め込まれる配線間の距離を大きくして配線間
    容量を低減させたことを特徴とする配線構造。
    5. An insulating sidewall film is formed in a groove formed in an insulating film at an arbitrary pitch, and a metal is further embedded in the groove to form a wiring, and the groove is formed in the groove without changing the pitch. A wiring structure characterized by increasing the distance between embedded wirings to reduce the capacitance between the wirings.
  6. 【請求項6】第1の絶縁膜上の第2の絶縁膜に形成され
    た溝と、この溝の底部より第1の絶縁膜を貫いて下地デ
    バイス層に達するコンタクトホールとに一括して金属が
    埋め込まれていることを特徴とする配線構造。
    6. A metal is collectively formed into a groove formed in a second insulating film on a first insulating film and a contact hole which penetrates the first insulating film from the bottom of the groove to reach a base device layer. Wiring structure characterized by being embedded.
  7. 【請求項7】第2の絶縁膜に低誘電体膜を用いたことを
    特徴とする請求項6記載の配線構造。
    7. The wiring structure according to claim 6, wherein a low dielectric film is used for the second insulating film.
  8. 【請求項8】下地にある第1の絶縁膜表面を底部とする
    第2の低誘電体絶縁膜に形成された側壁膜のある溝に、
    薄い導電性硬質層で覆われた金属が埋め込まれているこ
    とを特徴とする配線構造。
    8. A groove having a sidewall film formed in a second low dielectric insulating film having a surface of a first insulating film as a base as a bottom,
    A wiring structure in which a metal covered with a thin conductive hard layer is embedded.
  9. 【請求項9】トランジスタの形成された半導体基板上に
    第1の絶縁膜を形成する工程と、 第1の絶縁膜上に第2の低誘電体絶縁膜を形成する工程
    と、 第2の絶縁膜上に第3の絶縁膜を形成する工程と、 第1の絶縁膜をストッパーとして第3の絶縁膜と第2の
    絶縁膜とを貫く溝を形成する工程と、 前記溝の側面に絶縁膜を形成する工程と、 第3の絶縁膜をエッチング保護膜として前記溝の底部に
    下地トランジスタ領域に達するコンタクトホールを形成
    する工程と、 前記溝およびコンタクトホール表面に薄い硬質導電膜を
    形成する工程と、 前記溝およびコンタクトホールに一括して金属を埋め込
    む工程と、 第3の絶縁膜上の硬質絶縁膜と金属とを除去する工程
    と、 イオン注入層を前記金属の表面層に形成する工程と、を
    含むことを特徴とする配線構造の製造方法。
    9. A step of forming a first insulating film on a semiconductor substrate having a transistor formed thereon, a step of forming a second low dielectric insulating film on the first insulating film, and a second insulating film. A step of forming a third insulating film on the film, a step of forming a groove penetrating the third insulating film and the second insulating film using the first insulating film as a stopper, and an insulating film on the side surface of the groove. A step of forming a contact hole reaching the base transistor region at the bottom of the groove using the third insulating film as an etching protection film, and forming a thin hard conductive film on the surface of the groove and the contact hole. A step of collectively filling the groove and the contact hole with metal, a step of removing the hard insulating film on the third insulating film and the metal, and a step of forming an ion implantation layer on the surface layer of the metal, Is characterized by including A method for manufacturing a wiring structure.
  10. 【請求項10】溝埋め込み配線が積み重ねられた多層配
    線構造において、下層配線の幅よりも大きな径のスルー
    ホールを下層配線中腹部にまで達するように深く形成す
    ることで、下層配線の上面および側面とを利用して上層
    配線と接続させて、多層配線間の縦接続抵抗を低減化さ
    せたことを特徴とする多層配線構造。
    10. In a multilayer wiring structure in which trench-embedded wirings are stacked, a through hole having a diameter larger than the width of the lower layer wiring is deeply formed so as to reach a middle portion of the lower layer wiring, whereby the upper surface and the side surface of the lower layer wiring. A multi-layer wiring structure is characterized in that the vertical connection resistance between the multi-layer wirings is reduced by connecting to the upper-layer wirings by using.
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