JPH07321098A - Contact hole forming method - Google Patents

Contact hole forming method

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Publication number
JPH07321098A
JPH07321098A JP13515994A JP13515994A JPH07321098A JP H07321098 A JPH07321098 A JP H07321098A JP 13515994 A JP13515994 A JP 13515994A JP 13515994 A JP13515994 A JP 13515994A JP H07321098 A JPH07321098 A JP H07321098A
Authority
JP
Japan
Prior art keywords
film
insulating film
contact hole
etching
forming
Prior art date
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Pending
Application number
JP13515994A
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Japanese (ja)
Inventor
Yoichi Ejiri
洋一 江尻
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Sony Corp
Original Assignee
Sony Corp
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Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP13515994A priority Critical patent/JPH07321098A/en
Publication of JPH07321098A publication Critical patent/JPH07321098A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To provide a method for forming a contact hole which can be filled with a wiring layer well inside. CONSTITUTION:As the first process, a conductive layer 10 is formed at least one part of a base body, and, the first insulation film 11, an etching stop film 12, and the second insulation film 13 are film-formed an the conductive layer 10 in sequence, so that an insulation layer 14 is farmed. Then, as the second process, a resist film 15 is farmed an the surface of the second insulation film 13, which is the surface of insulation layer 14, and open hole 15a is provided, and then, wet-etching is performed, and a taper part 16a is provided on the second insulation film 13, so that the upper side of contact hole 16 is formed. Then as the third process, with a resist film 15 used as a mask, anisotropic etching is performed, so that the lower side of contact hole 16 is farmed on the etching stop film 12 and the first insulation film 11. Then, as the fourth process, after the resist film 15 is removed, a wiring layer 17 is formed in the contact hole 16 and on the surface of insulation layer 14.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、半導体装置における導
電層と配線層とを電気的に接続するためのコンタクトホ
ールの形成方法に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a contact hole for electrically connecting a conductive layer and a wiring layer in a semiconductor device.

【0002】[0002]

【従来の技術】半導体デバイスの高密度化にしたがって
配線技術は微細化、多層化の方向に進んでおり、高歩留
りでかつ高信頼性のコンタクトホールの形成技術は必須
のものになっている。一方、層間絶縁膜の形成では、層
間絶縁膜の薄膜化を進めると層間容量が大きくなること
からデバイスの動作スピードを劣化させることになるた
め好ましくない。
2. Description of the Related Art As the density of semiconductor devices increases, wiring technology is becoming finer and multilayered, and a contact hole forming technology with high yield and high reliability is indispensable. On the other hand, in the formation of the interlayer insulating film, if the thickness of the interlayer insulating film is further reduced, the interlayer capacitance becomes large, which deteriorates the operation speed of the device, which is not preferable.

【0003】したがって、層間絶縁膜は所定の厚みが必
要なため、配線技術の微細化に伴いコンタクトホールの
アスペクト比が増加する結果になる。コンタクトホール
のアスペクト比が増加すると、例えば金属からなる配線
層の埋め込み工程において、コンタクトホール内での配
線層のカバリッジ性の低下につながる。
Therefore, since the interlayer insulating film needs to have a predetermined thickness, the aspect ratio of the contact hole is increased as the wiring technology is miniaturized. When the aspect ratio of the contact hole is increased, the coverage of the wiring layer in the contact hole is lowered in the step of filling the wiring layer made of metal, for example.

【0004】そこで従来では図5に示すように、コンタ
クトホール51の上部側にテーパ51aをつけ、実質的
にアスペクト比を下げている。この方法では、まずパタ
ーンニングされたレジスト膜をマスクとして等方性エッ
チングを行う。そして導電層52表面の層間絶縁膜53
の上部側にテーパ状の開孔を設けて、コンタクトホール
51の上部側を形成する。続いて異方性エッチングを行
い、層間絶縁膜53の下部側に略垂直な開孔を設けてコ
ンタクトホール51の下部側を形成する。この後、こう
して設けられたコンタクトホール51内および層間絶縁
膜53表面に配線層54を形成している。
Therefore, conventionally, as shown in FIG. 5, a taper 51a is provided on the upper side of the contact hole 51 to substantially reduce the aspect ratio. In this method, first, isotropic etching is performed using the patterned resist film as a mask. Then, the interlayer insulating film 53 on the surface of the conductive layer 52
A tapered opening is provided on the upper side of the contact hole 51 to form the upper side of the contact hole 51. Subsequently, anisotropic etching is performed to form a substantially vertical opening on the lower side of the interlayer insulating film 53 to form the lower side of the contact hole 51. After that, the wiring layer 54 is formed in the contact hole 51 thus formed and on the surface of the interlayer insulating film 53.

【0005】また層間絶縁膜53として低融点絶縁膜を
用いてリフロー熱処理を行ったり、これらテーパ51a
の形成とリフロー熱処理とを組み合わせて、配線層54
のカバリッジ性の改善を図ることも行われている。
Further, a low melting point insulating film is used as the interlayer insulating film 53 to perform reflow heat treatment, and the taper 51a is formed.
And the reflow heat treatment are combined to form the wiring layer 54.
It is also attempted to improve the coverage property of.

【0006】[0006]

【発明が解決しようとする課題】しかしながらテーパ5
1aを付ける方法においては、コンタクトホール51の
内径の制御の点からテーパ51aを形成する等方性エッ
チング量が制約される。そのため、図6(a)に示すよ
うに、配線層54のカバリッジ性を保持するに十分なテ
ーパ51aが得られない。
However, the taper 5
In the method of attaching 1a, the amount of isotropic etching for forming the taper 51a is limited in terms of controlling the inner diameter of the contact hole 51. Therefore, as shown in FIG. 6A, a taper 51a sufficient to maintain the coverage of the wiring layer 54 cannot be obtained.

【0007】また等方性エッチングのばらつきにより、
テーパ51aの深さや大きさにばらつきが生じる。そし
て図6(a)、(b)に示すように、コンタクトホール
51の垂直部分51bの高さもばらついて、配線層54
のカバリッジ性が低下していた。本発明は上記課題を解
決するためになされたものであり、内部に配線層を常に
良好に埋め込むことができるコンタクトホールの形成方
法を提供することを目的としている。
Also, due to variations in isotropic etching,
Variations occur in the depth and size of the taper 51a. Then, as shown in FIGS. 6A and 6B, the height of the vertical portion 51b of the contact hole 51 also varies, and the wiring layer 54
The coverage property of was reduced. The present invention has been made to solve the above problems, and an object of the present invention is to provide a method for forming a contact hole that can always satisfactorily bury a wiring layer inside.

【0008】[0008]

【課題を解決するための手段】上記課題を解決するため
に請求項1記載の発明は、まず第1工程として、基体上
の少なくとも一部に導電層を形成し、その導電層を覆う
状態で上記基体表面に第1絶縁膜とエッチング停止膜と
第2絶縁膜とを順に成膜する。次に第2工程として、第
2絶縁膜表面にレジスト膜を形成してそのレジスト膜に
開口を設けた後ウエットエッチングを行い、上記第2絶
縁膜にテーパ状の開孔を設けてコンタクトホールの上部
側を形成する。続いて第3工程として、上記レジスト膜
をマスクとして異方性エッチングを行い、エッチング停
止膜と第1絶縁膜とにコンタクトホールの下部側を形成
する。そして第4工程として、上記レジスト膜を除去し
た後コンタクトホール内と第2絶縁膜表面とに配線層を
形成する方法である。
In order to solve the above-mentioned problems, the first aspect of the present invention is that, in a first step, a conductive layer is formed on at least a part of a substrate, and the conductive layer is covered. A first insulating film, an etching stop film, and a second insulating film are sequentially formed on the surface of the base. Next, in a second step, a resist film is formed on the surface of the second insulating film, an opening is formed in the resist film, and then wet etching is performed to form a tapered opening in the second insulating film to form a contact hole. Form the upper side. Subsequently, as a third step, anisotropic etching is performed using the resist film as a mask to form a lower side of the contact hole in the etching stop film and the first insulating film. And, as a fourth step, after removing the resist film, a wiring layer is formed in the contact hole and on the surface of the second insulating film.

【0009】また請求項2記載の発明は、請求項1記載
の発明における第2絶縁膜が不純物を含むものであっ
て、上記第1工程でその第2絶縁膜を成膜するにしたが
い上記不純物の濃度が濃くなる状態に成膜する方法であ
る。
According to a second aspect of the present invention, the second insulating film according to the first aspect of the present invention contains an impurity, and the impurity is added as the second insulating film is formed in the first step. Is a method of forming a film in a state in which the concentration of is increased.

【0010】さらに請求項3記載の発明は、まず第1工
程として、基体上の少なくとも一部に導電層を形成し、
その導電層を覆う状態で上記基体表面に第1絶縁膜を成
膜する。この後その第1絶縁膜上に不純物を含む第2絶
縁膜を、第1絶縁膜よりもエッチングレートが大きくか
つその第2絶縁膜を成膜するにしたがい上記不純物の濃
度が濃くなる状態に成膜する。次に、上記請求項1記載
の発明の第2工程を行う。続いて第3工程として、上記
レジスト膜をマスクとして異方性エッチングを行い、上
記第1絶縁膜にコンタクトホールの下部側を形成する。
そして、上記請求項1記載の発明の第4工程を行う方法
である。
Further, in the invention according to claim 3, as a first step, a conductive layer is formed on at least a part of the substrate,
A first insulating film is formed on the surface of the base while covering the conductive layer. After that, a second insulating film containing impurities is formed on the first insulating film in a state where the etching rate is higher than that of the first insulating film and the concentration of the impurities becomes high as the second insulating film is formed. To film. Next, the second step of the invention according to claim 1 is performed. Then, as a third step, anisotropic etching is performed using the resist film as a mask to form the lower side of the contact hole in the first insulating film.
And it is a method of performing the 4th process of the said invention of Claim 1.

【0011】また請求項4記載の発明は、請求項1、請
求項2または請求項3記載の発明ににおける第3工程と
第4工程との間に熱処理工程を設ける方法である。
The invention according to claim 4 is a method of providing a heat treatment step between the third step and the fourth step in the invention according to claim 1, claim 2 or claim 3.

【0012】[0012]

【作用】請求項1記載の発明では、第1絶縁膜と第2絶
縁膜との間にエッチング停止膜を設けてウエットエッチ
ングを行うことから、該エッチング停止膜でウエットエ
ッチングが止まり、テーパ状の開孔が形成されてコンタ
クトホールの上部側が得られる。その後異方性エッチン
グを行うことから、レジスト膜の開口と略同径の開孔が
形成されて、下部側が所定の径を有するコンタクトホー
ルが得られる。
According to the first aspect of the present invention, since the etching stopper film is provided between the first insulating film and the second insulating film to perform the wet etching, the wet etching is stopped at the etching stopper film and the tapered shape is formed. The opening is formed and the upper side of the contact hole is obtained. Then, anisotropic etching is performed, so that an opening having substantially the same diameter as the opening of the resist film is formed, and a contact hole having a predetermined diameter on the lower side is obtained.

【0013】また、請求項2記載の発明では、第2絶縁
膜を成膜するにしたがい不純物の濃度が濃くなる状態に
することから、ウエットエッチングレートが制御されて
前記コンタクトホールの上部側が所定のテーパ形状にな
る。
Further, according to the second aspect of the present invention, since the concentration of impurities becomes high as the second insulating film is formed, the wet etching rate is controlled so that the upper side of the contact hole has a predetermined value. It becomes a taper shape.

【0014】さらに請求項3記載の発明では、第2絶縁
膜を成膜するにしたがい不純物の濃度が濃くなる状態に
することから、上記と同様の作用が得られる。また前記
第2絶縁膜は第1絶縁膜よりもエッチングレートが大き
い状態に成膜することから、前記第1絶縁膜上層でウエ
ットエッチングが止まり、上部側が所定のテーパ形状に
形成されたコンタクトホールが得られる。
Further, according to the third aspect of the invention, since the concentration of impurities becomes high as the second insulating film is formed, the same effect as described above can be obtained. Further, since the second insulating film is formed in a state in which the etching rate is higher than that of the first insulating film, wet etching is stopped in the upper layer of the first insulating film, and a contact hole formed in a predetermined tapered shape on the upper side is formed. can get.

【0015】また請求項4記載の発明では、熱処理工程
を行うことによってウエットエッチングで得られたテー
パ状の開孔が軟化状態になることから、コンタクトホー
ルの上部側は滑らかになる。
Further, in the invention of claim 4, the heat treatment step causes the tapered opening obtained by the wet etching to be in a softened state, so that the upper side of the contact hole becomes smooth.

【0016】[0016]

【実施例】以下、本発明に係るコンタクトホールの形成
方法(以下、本発明方法と記す)の実施例を図面に基づ
いて説明する。図1は本発明方法の第1実施例を工程順
に示す説明図である。
Embodiments of the method for forming a contact hole according to the present invention (hereinafter referred to as the method of the present invention) will be described below with reference to the drawings. FIG. 1 is an explanatory view showing a first embodiment of the method of the present invention in the order of steps.

【0017】この実施例ではまず図1(a)に示すよう
に、基体(図示せず)上の少なくとも一部に導電層10
を形成する。そして導電層10上に、第1絶縁膜11と
エッチング停止膜12と第2絶縁膜13とを順に成膜し
て絶縁層14を形成する。さらに絶縁層14表面、つま
り第2絶縁膜13表面にレジスト膜15を成膜した後パ
ターンニングして、コンタクトホール16に対応する箇
所のレジスト膜15に開口15aを形成する。
In this embodiment, first, as shown in FIG. 1A, the conductive layer 10 is formed on at least a part of a substrate (not shown).
To form. Then, the first insulating film 11, the etching stop film 12, and the second insulating film 13 are sequentially formed on the conductive layer 10 to form the insulating layer 14. Further, a resist film 15 is formed on the surface of the insulating layer 14, that is, the surface of the second insulating film 13, and then patterned to form an opening 15a in the resist film 15 at a portion corresponding to the contact hole 16.

【0018】ここで、第1絶縁膜11および第2絶縁膜
13は、例えば熱酸化法、化学的気相成長(以下、CV
Dと記す)法またはスピンオンガラス(以下、SOGと
記す)法などで形成される。そして、第1絶縁膜11お
よび第2絶縁膜13はそれぞれ、例えば熱酸化膜、CV
D膜、SOG膜などの単層膜、またはこれらを組み合わ
せた積層膜として形成される。また第2絶縁膜13は、
例えばB、P、As、Ge、Fなどの不純物を含む状態
に形成することも可能である。
Here, the first insulating film 11 and the second insulating film 13 are formed, for example, by a thermal oxidation method, chemical vapor deposition (hereinafter, CV).
D) method or spin-on-glass (hereinafter referred to as SOG) method. The first insulating film 11 and the second insulating film 13 are, for example, a thermal oxide film and a CV, respectively.
It is formed as a single layer film such as a D film, an SOG film, or a laminated film in which these are combined. The second insulating film 13 is
For example, B, P, As, Ge, F and the like can be formed in a state containing impurities.

【0019】またエッチング停止膜12は、例えば常圧
CVD法、減圧CVD法またはプラズマCVD法などで
成膜される。さらに、後述するウエットエッチングにお
けるエッチング停止膜12のエッチングレートが第2絶
縁膜13よりも小さくなる材料、例えば窒化シリコン
(SiN)で形成される。
The etching stopper film 12 is formed by, for example, a normal pressure CVD method, a low pressure CVD method, a plasma CVD method, or the like. Further, it is formed of a material, for example, silicon nitride (SiN), in which the etching rate of the etching stop film 12 in the wet etching described later is smaller than that of the second insulating film 13.

【0020】次いで図1(b)に示すように、パターン
ニングされたレジスト膜15をマスクとしてウエットエ
ッチングを行う。これにより、第2絶縁膜13にテーパ
状の開孔(以下、テーパ部と記す)16aを形成する。
この部分は、コンタクトホール16の上部側になる。
Then, as shown in FIG. 1B, wet etching is performed using the patterned resist film 15 as a mask. As a result, a tapered opening (hereinafter referred to as a tapered portion) 16a is formed in the second insulating film 13.
This portion is on the upper side of the contact hole 16.

【0021】続いて、図1(c)に示すように上記レジ
スト膜15をマスクとして異方性エッチングを行う。こ
のエッチングにより、エッチング停止膜12と第1絶縁
膜11とに略垂直な開孔(以下、垂直部と記す)16b
を形成する。この部分は、コンタクトホール16の下部
側になる。
Subsequently, as shown in FIG. 1C, anisotropic etching is performed using the resist film 15 as a mask. By this etching, an opening (hereinafter referred to as a vertical portion) 16b that is substantially vertical to the etching stop film 12 and the first insulating film 11 is formed.
To form. This portion is on the lower side of the contact hole 16.

【0022】その後、図1(d)に示すように熱処理を
行い、第2絶縁膜13をリフローさせてテーパ部16a
を滑らかにする。そしてコンタクトホール16内と絶縁
層14表面とに配線層17を形成し、コンタクトホール
16を介して導電層10と配線層17とを電気的に接続
する。配線層17は通常用いられる材料、例えばAl、
Al−Cuや高融点金属などの材料からなり、また例え
ばスパッタリング法やCVD法によって成膜される。
After that, as shown in FIG. 1D, heat treatment is performed to reflow the second insulating film 13 to form the taper portion 16a.
Smooth out. Then, the wiring layer 17 is formed in the contact hole 16 and on the surface of the insulating layer 14, and the conductive layer 10 and the wiring layer 17 are electrically connected through the contact hole 16. The wiring layer 17 is made of a commonly used material such as Al,
It is made of a material such as Al-Cu or a refractory metal, and is formed by, for example, a sputtering method or a CVD method.

【0023】上記した第1実施例では、第1絶縁膜11
と第2絶縁膜13との間に、ウエットエッチングレート
が第2絶縁膜13よりも小さいエッチング停止膜12を
設ける。このためウエットエッチングを行うと、エッチ
ング停止膜12でエッチングが止まる。さらに、ウエッ
トエッチングの際と同じレジスト膜15を用いて異方性
エッチングを行うことにより、コンタクトホール16の
下部側は所望の径および高さに形成される。
In the first embodiment described above, the first insulating film 11
And the second insulating film 13 are provided with an etching stopper film 12 having a wet etching rate smaller than that of the second insulating film 13. Therefore, when wet etching is performed, the etching stops at the etching stop film 12. Further, anisotropic etching is performed using the same resist film 15 as in wet etching, so that the lower side of the contact hole 16 is formed to have a desired diameter and height.

【0024】そのため、ウエットエッチング量にばらつ
きが生じても第1絶縁膜11に形成されるコンタクトホ
ール16の垂直部16bのアスペクト比は略一定にな
る。図2はエッチング量と垂直部16bとの関係を示す
説明図である。
Therefore, even if the amount of wet etching varies, the aspect ratio of the vertical portion 16b of the contact hole 16 formed in the first insulating film 11 becomes substantially constant. FIG. 2 is an explanatory diagram showing the relationship between the etching amount and the vertical portion 16b.

【0025】例えば図2(a)に示す形状のテーパ部1
6aを有するコンタクトホール16を形成しようとし
て、ウエットエッチングを行う。その際、図2(b)に
示すようにエッチングエッチング量が多すぎて拡がった
テーパ部16aを有するコンタクトホール16が形成さ
れても、実質的なアスペクト比は図2(a)の場合と略
等しくなる(h1 :d1 =h2 :d2 )。
For example, the tapered portion 1 having the shape shown in FIG.
Wet etching is performed to form the contact hole 16 having 6a. At this time, as shown in FIG. 2B, even if the contact hole 16 having the tapered portion 16a which is widened due to the excessive etching etching amount is formed, the substantial aspect ratio is substantially the same as that in the case of FIG. 2A. They are equal (h 1 : d 1 = h 2 : d 2 ).

【0026】また図2(c)に示すようにエッチングエ
ッチング量が少なすぎて小径のテーパ部16aを有する
コンタクトホール16が形成されても、実質的なアスペ
クト比は図2(a)の場合と略等しくなる(h1 :d1
=h3 :d3 )。このように上記実施例では、コンタク
トホール16の下部側において安定した配線層17のカ
バリッジ性が得られる。
Further, as shown in FIG. 2C, even if the contact hole 16 having the tapered portion 16a having a small diameter is formed due to the etching amount being too small, the substantial aspect ratio is the same as that in the case of FIG. 2A. Become almost equal (h 1 : d 1
= H 3: d 3). As described above, in the above-described embodiment, stable coverage of the wiring layer 17 is obtained on the lower side of the contact hole 16.

【0027】また第1実施例では、等方性エッチングで
あるウエットエッチングを行ってテーパ部16aを設
け、コンタクトホール16の上部側を形成する。そのた
めコンタクトホール16の上部側においても安定した配
線層17のカバリッジ性が得られる。
In the first embodiment, wet etching, which is isotropic etching, is performed to provide the tapered portion 16a and the upper side of the contact hole 16 is formed. Therefore, stable coverage of the wiring layer 17 can be obtained even on the upper side of the contact hole 16.

【0028】しかも、この実施例ではウエットエッチン
グによって得られたテーパ部16aをリフロー熱処理し
て滑らかにするので、配線層17はよりカバリッジ性良
く埋め込まれる。したがって、第1実施例によれば配線
層17を常に良好に埋め込むことができるコンタクトホ
ール16が形成されるので、信頼性の高い配線層17を
形成することができる。そして高信頼性のコンタクトホ
ール16を有する半導体装置を高歩留りで製造すること
ができる。
In addition, in this embodiment, since the taper portion 16a obtained by wet etching is subjected to reflow heat treatment to be smoothed, the wiring layer 17 is buried with better coverage. Therefore, according to the first embodiment, the contact hole 16 which can always satisfactorily fill the wiring layer 17 is formed, so that the wiring layer 17 having high reliability can be formed. Then, the semiconductor device having the highly reliable contact hole 16 can be manufactured with a high yield.

【0029】なお、この実施例における導電層10は特
に限定されず、例えば基体の表面に形成されるエミッタ
領域、ベース領域、コレクタ領域、ソース・ドレイン領
域もしくはその他の不純物拡散領域などからなる。また
は、基体上に形成されるゲート電極層、その他の電極
層、多層配線層などからなる。
The conductive layer 10 in this embodiment is not particularly limited, and includes, for example, an emitter region, a base region, a collector region, a source / drain region, or other impurity diffusion region formed on the surface of the substrate. Alternatively, it is composed of a gate electrode layer, other electrode layers, a multilayer wiring layer, etc. formed on the substrate.

【0030】また第1実施例において、第2絶縁膜13
を不純物を含むものとした場合には、不純物の濃度分布
を制御することによってウエットエッチングにおける第
2絶縁膜13のエッチングレートをコントロールするこ
とができる。このため、例えば配線層17の材料に応じ
てコンタクトホール16のテーパ部16aの角度を制御
することができることになるので、さらに安定した配線
層17のカバリッジ性が得られる。
In addition, in the first embodiment, the second insulating film 13
In the case of containing impurities, the etching rate of the second insulating film 13 in wet etching can be controlled by controlling the concentration distribution of impurities. Therefore, for example, the angle of the tapered portion 16a of the contact hole 16 can be controlled according to the material of the wiring layer 17, so that more stable coverage of the wiring layer 17 can be obtained.

【0031】また、導電層10が例えば基体の表面に形
成される不純物拡散層からなる場合には、上記熱処理工
程でリフローと不純物拡散層の活性化アニール処理とを
行うこともできる。その場合には、リフローとアニール
処理とが一括して行われるので工程数が削減されること
になる。
When the conductive layer 10 is composed of, for example, an impurity diffusion layer formed on the surface of a substrate, reflow and activation annealing of the impurity diffusion layer can be performed in the heat treatment step. In that case, the reflow and the annealing treatment are performed collectively, so that the number of steps is reduced.

【0032】以下に、第1実施例を用いてコンタクトホ
ール16を形成した具体例を述べる。まず導電層10上
に、第1絶縁膜11としてリン含有ガラス(PSG)膜
を例えばCVD法によって成膜した。次いでPSG膜上
に、PSGよりもエッチングレートが小さいSiN膜か
らなるエッチング停止膜12を例えばCVD法によって
成膜した。この後、SiN膜上に第2絶縁膜13として
ボロン−リン含有ガラス(BPSG)膜を例えばCVD
法によって成膜した。
A specific example in which the contact hole 16 is formed using the first embodiment will be described below. First, a phosphorus-containing glass (PSG) film was formed as the first insulating film 11 on the conductive layer 10 by, for example, the CVD method. Then, an etching stop film 12 made of a SiN film having an etching rate smaller than that of PSG was formed on the PSG film by, for example, the CVD method. Then, a boron-phosphorus-containing glass (BPSG) film is formed as the second insulating film 13 on the SiN film by, for example, CVD.
The film was formed by the method.

【0033】なお、ここではボロン(B)の含有率が
0.5〜5.0重量%程度、リン(P)の含有率が2.
0〜10.0重量%程度のBPSG膜を形成した。また
Pの含有率が2.0〜10.0重量%程度のPSG膜を
形成した。次いで、絶縁層14表面である第2絶縁膜1
3表面にレジスト膜15を成膜した後パターンニングし
て開口15aを形成した。
Here, the boron (B) content is about 0.5 to 5.0% by weight, and the phosphorus (P) content is 2.
A BPSG film of about 0 to 10.0% by weight was formed. Further, a PSG film having a P content of about 2.0 to 10.0% by weight was formed. Next, the second insulating film 1 that is the surface of the insulating layer 14
After forming the resist film 15 on the surface 3, the patterning was performed to form the opening 15a.

【0034】続いて、フッ化水素系溶液を用いてウエッ
トエッチングを行った。エッチング停止膜12であるS
iN膜はPSG膜よりもエッチングレートが小さく、フ
ッ化水素系溶液を用いたウエットエッチングではほとん
どエッチングされない。このことからSiN膜でエッチ
ングが止まり、第2絶縁膜13にコンタクトホール16
の上部側になるテーパ部16aが形成された。
Then, wet etching was performed using a hydrogen fluoride solution. S that is the etching stop film 12
The iN film has a smaller etching rate than the PSG film and is hardly etched by wet etching using a hydrogen fluoride-based solution. As a result, etching stops at the SiN film, and the contact hole 16 is formed in the second insulating film 13.
The taper portion 16a on the upper side of is formed.

【0035】その後、上記レジスト膜15をマスクとし
て例えばCHF3 /O2 のガス系で反応性イオンエッチ
ング(以下、RIEと記す)を行った。その結果、エッ
チング停止膜12および第1絶縁膜11に、コンタクト
ホール16の下部側になる垂直部16bが形成された。
After that, reactive ion etching (hereinafter referred to as RIE) was performed in a CHF 3 / O 2 gas system using the resist film 15 as a mask. As a result, the vertical portion 16b on the lower side of the contact hole 16 was formed in the etching stopper film 12 and the first insulating film 11.

【0036】次にレジスト膜15を除去した。さらに7
00〜1200℃程度の温度で3秒〜60分程度の熱処
理を行って、第2絶縁膜11であるBPSG膜をリフロ
ーさせた。これにより、テーパ部16aが滑らかにな
り、内部に配線層14を良好に埋め込むことができるコ
ンタクトホール16が形成された。
Next, the resist film 15 was removed. 7 more
A heat treatment was performed at a temperature of about 00 to 1200 ° C. for about 3 seconds to 60 minutes to reflow the BPSG film as the second insulating film 11. As a result, the tapered portion 16a became smooth, and the contact hole 16 in which the wiring layer 14 could be satisfactorily embedded was formed.

【0037】そしてこのコンタクトホール16内および
絶縁層14表面に、Al−Si/Ti/TiN/Ti、
Al−Si−Cu/Ti/TiN/Ti、Cu/Ti/
TiN/Tiなどの材料をスパッタリング法およびCV
D法によって堆積し、配線層17を形成した。その結
果、コンタクトホール16内に配線層14が良好に埋め
込まれた高信頼性の半導体装置を高歩留りで製造するこ
とができた。
In the contact hole 16 and on the surface of the insulating layer 14, Al--Si / Ti / TiN / Ti,
Al-Si-Cu / Ti / TiN / Ti, Cu / Ti /
Material such as TiN / Ti is sputtered and CV
The wiring layer 17 was formed by the D method. As a result, a highly reliable semiconductor device in which the wiring layer 14 was satisfactorily embedded in the contact hole 16 could be manufactured with a high yield.

【0038】次に本発明方法の第2実施例を、その第2
実施例を工程順に示す図3を用いて説明する。この実施
例ではまず図3(a)に示すように、基体(図示せず)
上の少なくとも一部に第1実施例の導電層10と同様の
導電層20を形成する。そして導電層20上に、第1絶
縁膜21と第2絶縁膜22とをこの順に成膜して絶縁層
23を形成する。さらに上記実施例と同様に、絶縁層2
3表面である第2絶縁膜22表面にレジスト膜15を成
膜した後パターンニングして開口15aを形成する。
Next, the second embodiment of the method of the present invention will be described.
An example will be described with reference to FIGS. In this embodiment, first, as shown in FIG. 3A, a substrate (not shown)
A conductive layer 20 similar to the conductive layer 10 of the first embodiment is formed on at least a part of the above. Then, the first insulating film 21 and the second insulating film 22 are formed in this order on the conductive layer 20 to form the insulating layer 23. Further, similarly to the above-mentioned embodiment, the insulating layer 2
After forming the resist film 15 on the surface of the second insulating film 22 which is the third surface, patterning is performed to form the opening 15a.

【0039】第1絶縁膜21は、第1実施例と同様に熱
酸化法、CVD法またはSOG法などで形成され、例え
ば熱酸化膜、CVD膜、SOG膜などの単層膜、または
これらを組み合わせた積層膜として形成される。
The first insulating film 21 is formed by the thermal oxidation method, the CVD method, the SOG method or the like as in the first embodiment. For example, a single layer film such as a thermal oxide film, a CVD film, an SOG film or the like is formed. It is formed as a combined laminated film.

【0040】また第2絶縁膜22は例えばCVD法によ
って成膜され、例えばB、P、As、Ge、Fなどの不
純物を含む単層または多層膜として形成される。しか
も、その不純物の濃度が成膜するにしたがい濃くなる状
態に成膜され、かつ後述するウエットエッチングレート
が第1絶縁膜21よりも大きくなるように形成される。
The second insulating film 22 is formed by, for example, the CVD method, and is formed as a single layer or a multi-layer film containing impurities such as B, P, As, Ge and F. In addition, the impurity concentration is increased as the film is formed, and the wet etching rate, which will be described later, is higher than that of the first insulating film 21.

【0041】次いで図3(b)に示すように、パターン
ニングされたレジスト膜15をマスクとしてウエットエ
ッチングを行う。これにより、第2絶縁膜22にテーパ
部24aを形成する。この部分は、コンタクトホール2
4の上部側になる。続いて、図3(c)に示すように上
記レジスト膜15をマスクとして異方性エッチングを行
う。このエッチングにより、第1絶縁膜21に垂直部2
4bを形成する。この部分は、コンタクトホール24の
下部側になる。
Then, as shown in FIG. 3B, wet etching is performed using the patterned resist film 15 as a mask. As a result, the tapered portion 24a is formed on the second insulating film 22. This part is the contact hole 2
It is on the upper side of 4. Subsequently, as shown in FIG. 3C, anisotropic etching is performed using the resist film 15 as a mask. By this etching, the vertical portion 2 is formed on the first insulating film 21.
4b is formed. This portion is on the lower side of the contact hole 24.

【0042】その後、図3(d)に示すように熱処理を
行い、第2絶縁膜22をリフローさせてテーパ部24a
を滑らかにする。そして第1実施例と同様に、コンタク
トホール24内と絶縁層23表面とに配線層25を形成
し、コンタクトホール24を介して導電層20と配線層
25とを電気的に接続する。
Then, as shown in FIG. 3D, heat treatment is performed to reflow the second insulating film 22 to form a taper portion 24a.
Smooth out. Then, similarly to the first embodiment, the wiring layer 25 is formed in the contact hole 24 and the surface of the insulating layer 23, and the conductive layer 20 and the wiring layer 25 are electrically connected through the contact hole 24.

【0043】この第2実施例では、不純物を含みかつウ
エットエッチングにおけるエッチングレートが第1絶縁
膜21よりも大きい第2絶縁膜22を、第1絶縁膜21
上に形成している。このためウエットエッチングを行う
と、第1絶縁膜21上層でエッチングが止まる。しか
も、上記不純物の濃度が第2絶縁膜22を成膜するにし
たがい濃くなる状態にするので、第2絶縁膜22のウエ
ットエッチングレートが高くなる。このため、コンタク
トホール24のテーパ部24aが所望の角度に精度良く
形成される。
In the second embodiment, the second insulating film 22 containing impurities and having an etching rate in wet etching larger than that of the first insulating film 21 is formed as the first insulating film 21.
Formed on. Therefore, when wet etching is performed, etching stops at the upper layer of the first insulating film 21. Moreover, since the concentration of the impurities becomes higher as the second insulating film 22 is formed, the wet etching rate of the second insulating film 22 becomes higher. Therefore, the tapered portion 24a of the contact hole 24 is accurately formed at a desired angle.

【0044】また、第2実施例でもウエットエッチング
の際と同じレジスト膜15を用いて異方性エッチングを
行うことから、コンタクトホール24の下部側は所望の
径および高さに形成される。そして、第1絶縁膜21に
形成されるコンタクトホール24の垂直部24bのアス
ペクト比は略一定になる。
Further, in the second embodiment as well, anisotropic etching is performed using the same resist film 15 as in wet etching, so that the lower side of the contact hole 24 is formed to have a desired diameter and height. Then, the aspect ratio of the vertical portion 24b of the contact hole 24 formed in the first insulating film 21 becomes substantially constant.

【0045】したがって第2実施例によれば、ウエット
エッチング量とエッチングレートとを制御することがで
き、所望の角度のテーパ部24aを有するコンタクトホ
ール24を形成することができる。このことから、コン
タクトホール24内における配線層25のカバリッジ性
がより向上した高信頼性の半導体装置を高歩留りで製造
することが可能になる。
Therefore, according to the second embodiment, the wet etching amount and the etching rate can be controlled, and the contact hole 24 having the tapered portion 24a having a desired angle can be formed. From this, it becomes possible to manufacture a highly reliable semiconductor device in which the coverage of the wiring layer 25 in the contact hole 24 is further improved with a high yield.

【0046】なお、第2絶縁膜22が不純物を含むこと
で、第1絶縁膜21と第2絶縁膜22との選択比が大き
くとれる。このため例えば、酸化シリコン(SiO2
に対して大きな選択比がとれるがSiO2 に比べて2倍
近く高い誘電率を有するSiN膜などを用いなくてすむ
ので層間容量が増加するおそれがない。したがってこの
実施例ではSiN膜を用いる場合に比較して絶縁層23
を厚く形成する必要がなく、信頼性の向上にもつなが
る。
Since the second insulating film 22 contains impurities, a large selection ratio between the first insulating film 21 and the second insulating film 22 can be obtained. Therefore, for example, silicon oxide (SiO 2 )
Although a large selection ratio can be obtained, there is no need to use an SiN film having a dielectric constant nearly twice as high as that of SiO 2 , so that there is no fear that the interlayer capacitance will increase. Therefore, in this embodiment, as compared with the case of using the SiN film, the insulating layer 23
It is not necessary to form a thick layer, which leads to improvement in reliability.

【0047】次に、第2実施例を用いてコンタクトホー
ル24を形成した例を具体的に述べる。まず導電層20
上に、第1絶縁膜21として不純物を含まないガラス膜
(NSG)膜を例えばCVD法によって100〜100
0nm程度の厚さに成膜した。次いでNSG膜上に、第
2絶縁膜22としてBPSG膜を例えばCVD法によっ
て100〜1000nm程度の厚さに成膜した。
Next, an example in which the contact hole 24 is formed by using the second embodiment will be concretely described. First, the conductive layer 20
A glass film (NSG) film containing no impurities is formed as the first insulating film 21 on the upper surface by a CVD method, for example, 100 to 100.
The film was formed to a thickness of about 0 nm. Then, on the NSG film, a BPSG film was formed as the second insulating film 22 to a thickness of about 100 to 1000 nm by, for example, the CVD method.

【0048】なおこの際、CVD法に用いる不純物源の
ガス比を変えることにより、Bの含有率が0.5〜5.
0重量%程度、Pの含有率が2.0〜10.0重量%程
度のBPSG膜を、不純物の濃度が上層に向けて濃くな
る状態に形成した。次いで、絶縁層23表面にレジスト
膜15を成膜した後パターンニングして開口15aを形
成した。
At this time, the content ratio of B is 0.5 to 5 by changing the gas ratio of the impurity source used in the CVD method.
A BPSG film having a P content of about 0 wt% and a P content of about 2.0 to 10.0 wt% was formed in a state in which the concentration of impurities was increased toward the upper layer. Next, a resist film 15 was formed on the surface of the insulating layer 23 and then patterned to form an opening 15a.

【0049】続いて、フッ化水素系溶液を用いてウエッ
トエッチングを行った。このウエットエッチングにおい
て、第2絶縁膜22であるBPSG膜は、第1絶縁膜2
1よりもエッチングレートが2倍程度大きい。このこと
からNSG膜上層でエッチングが縦方向には進み難くな
り、エッチングがほぼ止まった。そして、第2絶縁膜2
2にコンタクトホール24の上部側になるテーパ部24
aが形成された。
Subsequently, wet etching was performed using a hydrogen fluoride solution. In this wet etching, the BPSG film, which is the second insulating film 22, is changed to the first insulating film 2.
The etching rate is about twice higher than 1. This made it difficult for the etching to proceed in the vertical direction on the NSG film upper layer, and the etching was almost stopped. Then, the second insulating film 2
2 is a tapered portion 24 on the upper side of the contact hole 24.
a was formed.

【0050】また、第2絶縁膜22に含まれている不純
物の濃度が上層に向けて濃くなる状態になっていること
から、エッチングレートが制御されてテーパ部24aは
所望の角度に形成された。その後、上記レジスト膜15
をマスクとして例えばCHF3 /O2 のガス系でRIE
を行った。このことにより第1絶縁膜21に、コンタク
トホール24の下部側になる垂直部24bが形成され
た。
Further, since the concentration of the impurities contained in the second insulating film 22 becomes higher toward the upper layer, the etching rate is controlled and the tapered portion 24a is formed at a desired angle. . Then, the resist film 15
RIE using a CHF 3 / O 2 gas system as a mask
I went. As a result, the vertical portion 24b on the lower side of the contact hole 24 was formed in the first insulating film 21.

【0051】そしてレジスト膜15を除去し、上記した
第1実施例の具体例の条件と同様にしてリフロー熱処
理、配線層25の形成を行った。その結果、内部に配線
層25を良好に埋め込むことができるコンタクトホール
16が形成されて、信頼性の高い配線層25を有する半
導体装置を高歩留りで製造することができた。
Then, the resist film 15 was removed, and the reflow heat treatment and the formation of the wiring layer 25 were performed under the same conditions as in the specific example of the first embodiment. As a result, the contact hole 16 in which the wiring layer 25 can be satisfactorily buried is formed, and the semiconductor device having the highly reliable wiring layer 25 can be manufactured with high yield.

【0052】次に、上記第2実施例を用いて多層配線構
造を有する半導体装置を製造した具体例を図4に基づい
て説明する。図において符号31に示すのは導電層であ
り、第1配線層として第1層間絶縁層32上に所定パタ
ーンで形成されている。この実施例では、まず第1層間
絶縁層32表面に第1絶縁膜34と第2絶縁膜35とか
らなる第2層間絶縁層33を形成した。
Next, a specific example of manufacturing a semiconductor device having a multilayer wiring structure using the second embodiment will be described with reference to FIG. Reference numeral 31 in the drawing denotes a conductive layer, which is formed as a first wiring layer on the first interlayer insulating layer 32 in a predetermined pattern. In this example, first, the second interlayer insulating layer 33 including the first insulating film 34 and the second insulating film 35 was formed on the surface of the first interlayer insulating layer 32.

【0053】すなわち、プラズマエンハンスド(以下、
PEと記す)CVD法によって、導電層31を含む第1
層間絶縁層32表面にPE−SiO2 膜36を成膜し
た。この後、PE−SiO2 膜34上にSOG膜37を
成膜し、さらにSOGエッチバックプロセスを行って表
面平滑化処理を行った。そして、平滑化された表面にP
E−CVD法によってPE−SiO2 膜38を成膜し
た。これによって、PE−SiO2 膜36とPE−Si
2 膜38とでSOG膜37を挟み込んだ構造の第1絶
縁膜34を例えば500〜2000nm程度に形成し
た。
That is, plasma enhanced (hereinafter,
First PE containing a conductive layer 31 by a CVD method.
A PE-SiO 2 film 36 was formed on the surface of the interlayer insulating layer 32. After that, an SOG film 37 was formed on the PE-SiO 2 film 34, and an SOG etch back process was performed to perform surface smoothing treatment. Then, P is applied to the smoothed surface.
A PE-SiO 2 film 38 was formed by the E-CVD method. As a result, the PE-SiO 2 film 36 and PE-Si
The first insulating film 34 having a structure in which the SOG film 37 is sandwiched between the O 2 film 38 and the O 2 film 38 is formed to have a thickness of, for example, about 500 to 2000 nm.

【0054】次いでCVD法によって、Fを例えば1.
5〜20atom%程度含有するSiO2 膜を100〜10
00nm程度堆積し、第2絶縁膜35を形成した。その
際、不純物源であるガス比を変えてCVDを行い、成膜
するにしたがいFの濃度が濃くなるように成膜した。続
いて、上記した第2実施例と同様にして第2層間絶縁層
33表面、つまり第2絶縁膜35表面にレジスト膜を形
成し、フォトリソグラフィ工程によってレジスト膜をパ
ターンニングした。
Next, F is converted to, for example, 1.
SiO 2 film containing about 5 to 20 atom% is about 100 to 10
The second insulating film 35 was formed by depositing about 00 nm. At that time, CVD was performed by changing the gas ratio of the impurity source, and the film was formed so that the F concentration became higher as the film was formed. Subsequently, a resist film was formed on the surface of the second interlayer insulating layer 33, that is, the surface of the second insulating film 35 in the same manner as in the second embodiment described above, and the resist film was patterned by a photolithography process.

【0055】次に、フッ化水素系溶液を用いてウエット
エッチングを行った。第2絶縁膜35のF含有SiO2
膜は、第1絶縁膜34のPE−SiO2 膜38よりもウ
エットエッチングレートが約2〜10倍程度大きい。こ
のことから、PE−SiO2膜38膜上層でエッチング
が止まった。そして、第2絶縁膜35にコンタクトホー
ル39の上部側になるテーパ部39aが形成された。ま
た、第2絶縁膜35に含まれている不純物の濃度が上層
に向けて濃くなる状態になっていることから、エッチン
グレートが制御されてテーパ部39aは所望の角度に形
成された。
Next, wet etching was performed using a hydrogen fluoride solution. F-containing SiO 2 of the second insulating film 35
The film has a wet etching rate about 2 to 10 times higher than that of the PE-SiO 2 film 38 of the first insulating film 34. From this, etching stopped at the upper layer of the PE-SiO 2 film 38. Then, the taper portion 39 a on the upper side of the contact hole 39 is formed in the second insulating film 35. Further, since the concentration of impurities contained in the second insulating film 35 is in a state of becoming higher toward the upper layer, the etching rate is controlled and the tapered portion 39a is formed at a desired angle.

【0056】その後、上記レジスト膜をマスクとして例
えばCHF3 /O2 のガス系でRIEを行った。ことに
より、第1絶縁膜34にコンタクトホール39の下部側
になる垂直部39bが形成され、内部に後述する第2配
線層40を良好に埋め込むことができるコンタクトホー
ル39が形成された。
After that, RIE was performed using a gas system of CHF 3 / O 2 using the resist film as a mask. As a result, the vertical portion 39b on the lower side of the contact hole 39 was formed in the first insulating film 34, and the contact hole 39 in which the second wiring layer 40 described later could be satisfactorily buried was formed.

【0057】そしてレジスト膜を除去し、スパッタリン
グ法によって第2配線層40の形成を行った。その結
果、図4に示すようにコンタクトホール39内に第2配
線層40が良好に埋め込まれた多層配線構造を有する半
導体装置を高歩留りで製造することができた。
Then, the resist film was removed, and the second wiring layer 40 was formed by the sputtering method. As a result, as shown in FIG. 4, a semiconductor device having a multilayer wiring structure in which the second wiring layer 40 was satisfactorily embedded in the contact hole 39 could be manufactured with a high yield.

【0058】[0058]

【発明の効果】以上説明したように請求項1記載の発明
では、第1絶縁膜と第2絶縁膜との間にエッチング停止
膜を設けてウエットエッチングを行うので、上部側がテ
ーパ状に形成されたコンタクトホールを形成することが
できる。またその後、異方性エッチングを行うので、下
部側が所望の径および高さを有するコンタクトホールを
常に安定して形成することができる。よって、前記コン
タクトホール内へ配線層を常に良好に埋め込むことがで
きる。
As described above, according to the first aspect of the invention, since the etching stopper film is provided between the first insulating film and the second insulating film to perform wet etching, the upper side is tapered. Contact holes can be formed. Further, since anisotropic etching is performed thereafter, a contact hole having a desired diameter and height on the lower side can always be stably formed. Therefore, the wiring layer can always be satisfactorily embedded in the contact hole.

【0059】また請求項2記載の発明では、第2絶縁膜
の成膜にしたがい不純物の濃度が濃くなる状態に第2絶
縁膜を成膜するので、ウエットエッチングレートを制御
することができる。このため、コンタクトホールの上部
側を所望のテーパ角度に形成することができることにな
り、前記コンタクトホール内への配線層のカバリッジ性
を向上させることができる。
Further, according to the second aspect of the present invention, the second insulating film is formed in a state where the concentration of impurities becomes high according to the formation of the second insulating film, so that the wet etching rate can be controlled. Therefore, the upper side of the contact hole can be formed with a desired taper angle, and the coverage of the wiring layer in the contact hole can be improved.

【0060】さらに請求項3記載の発明では、第2絶縁
膜の成膜にしたがい不純物の濃度が濃くなる状態に第2
絶縁膜を成膜するので上記と同様の効果が得られる。ま
た第1絶縁膜よりもエッチングレートが大きくなるよう
に前記第2絶縁膜を成膜するため、ウエットエッチング
を前記第1絶縁膜上層で止めることができる。
Further, in the invention according to claim 3, the second concentration film is formed such that the concentration of impurities becomes high according to the formation of the second insulating film.
Since the insulating film is formed, the same effect as above can be obtained. Since the second insulating film is formed so that the etching rate is higher than that of the first insulating film, wet etching can be stopped at the upper layer of the first insulating film.

【0061】また請求項4記載の発明では熱処理工程を
行うので、異方性エッチングで得られたテーパ状の開孔
を滑らかにすることができる。その結果、コンタクトホ
ール内に配線層を形成した際には、配線層をより良好に
埋め込むことができる。したがって、本発明によれば高
信頼性を有する半導体装置を高歩留りで形成することが
できる。ひいては、高性能、高密度、高集積および高信
頼性のLSIデバイスを実現することが可能になる。
Further, in the invention according to the fourth aspect, since the heat treatment step is performed, the tapered opening obtained by anisotropic etching can be made smooth. As a result, when the wiring layer is formed in the contact hole, the wiring layer can be embedded more favorably. Therefore, according to the present invention, a highly reliable semiconductor device can be formed with a high yield. As a result, it becomes possible to realize an LSI device having high performance, high density, high integration and high reliability.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明方法の第1実施例を工程順に示す説明図
である。
FIG. 1 is an explanatory view showing a first embodiment of the method of the present invention in the order of steps.

【図2】エッチング量と垂直部との関係を示す説明図で
ある。
FIG. 2 is an explanatory diagram showing a relationship between an etching amount and a vertical portion.

【図3】本発明方法の第2実施例を工程順に示す説明図
である。
FIG. 3 is an explanatory view showing a second embodiment of the method of the present invention in process order.

【図4】多層配線構造の形成例を示す断面図である。FIG. 4 is a cross-sectional view showing an example of forming a multilayer wiring structure.

【図5】従来法の一例を示す模式図である。FIG. 5 is a schematic view showing an example of a conventional method.

【図6】従来のエッチング量のばらつきの説明図であ
る。
FIG. 6 is an explanatory diagram of a variation in a conventional etching amount.

【符号の説明】[Explanation of symbols]

10、20、31 導電層 11、21、3
4 第1絶縁膜 12 エッチング停止膜 13、22、3
5 第2絶縁膜 15 レジスト膜 16、24、3
9 コンタクトホール 16a、24a、39a テーパ部 17、25 配
線層 40 第2配線層
10, 20, 31 Conductive layers 11, 21, 3
4 First Insulating Film 12 Etching Stop Film 13, 22, 3
5 Second insulating film 15 Resist film 16, 24, 3
9 Contact holes 16a, 24a, 39a Tapered portions 17, 25 Wiring layer 40 Second wiring layer

フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/88 D Continuation of front page (51) Int.Cl. 6 Identification number Office reference number FI technical display location H01L 21/88 D

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 基体上の少なくとも一部に導電層を形成
し、該導電層を覆う状態で前記基体表面に第1絶縁膜と
エッチング停止膜と第2絶縁膜とを順に成膜する第1工
程と、 該第2絶縁膜表面にレジスト膜を形成してそのレジスト
膜に開口を設けた後ウエットエッチングを行い、前記第
2絶縁膜にテーパ状の開孔を設けてコンタクトホールの
上部側を形成する第2工程と、 その後、前記レジスト膜をマスクとして異方性エッチン
グを行い、前記エッチング停止膜と前記第1絶縁膜とに
前記コンタクトホールの下部側を形成する第3工程と、 前記レジスト膜を除去し、続いて前記コンタクトホール
内と前記第2絶縁膜表面とに配線層を形成する第4工程
とからなることを特徴とするコンタクトホールの形成方
法。
1. A first insulating film, an etching stop film, and a second insulating film are sequentially formed on a surface of the substrate while forming a conductive layer on at least a part of the substrate and covering the conductive layer. A step of forming a resist film on the surface of the second insulating film and providing an opening in the resist film, and then performing wet etching to form a tapered opening in the second insulating film to expose the upper side of the contact hole. A second step of forming, a third step of performing anisotropic etching using the resist film as a mask to form a lower side of the contact hole in the etching stop film and the first insulating film, and the resist A method of forming a contact hole, comprising: a fourth step of removing the film and subsequently forming a wiring layer in the contact hole and on the surface of the second insulating film.
【請求項2】 請求項1記載のコンタクトホールの形成
方法において、 前記第2絶縁膜は不純物を含むものであって、 前記第1工程で該第2絶縁膜を成膜するにしたがい前記
不純物の濃度が濃くなる状態に成膜することを特徴とす
るコンタクトホールの形成方法。
2. The method for forming a contact hole according to claim 1, wherein the second insulating film contains impurities, and the impurities are added as the second insulating film is formed in the first step. A method of forming a contact hole, which comprises forming a film in a state in which the concentration is high.
【請求項3】 基体上の少なくとも一部に導電層を形成
し、該導電層を覆う状態で前記基体表面に第1絶縁膜を
成膜し、この後該第1絶縁膜上に不純物を含む第2絶縁
膜を、該第1絶縁膜よりもエッチングレートが大きくか
つ該第2絶縁膜を成膜するにしたがい前記不純物の濃度
が濃くなる状態に成膜する第1工程と、 該第2絶縁膜表面にレジスト膜を形成してそのレジスト
膜に開口を設けた後ウエットエッチングを行い、前記第
2絶縁膜にテーパ状の開孔を設けてコンタクトホールの
上部側を形成する第2工程と、 その後、前記レジスト膜をマスクとして異方性エッチン
グを行い、前記第1絶縁膜に前記コンタクトホールの下
部側を形成する第3工程と、 前記レジスト膜を除去し、続いて前記コンタクトホール
内と前記第2絶縁膜表面とに配線層を形成する第4工程
とからなることを特徴とするコンタクトホールの形成方
法。
3. A conductive layer is formed on at least a part of a base, a first insulating film is formed on the surface of the base in a state of covering the conductive layer, and then an impurity is contained on the first insulating film. A first step of forming a second insulating film in a state in which the etching rate is higher than that of the first insulating film and the concentration of the impurities becomes higher as the second insulating film is formed; A second step of forming a resist film on the film surface and forming an opening in the resist film, followed by wet etching to form a tapered opening in the second insulating film to form an upper side of the contact hole; Then, a third step of performing anisotropic etching using the resist film as a mask to form the lower side of the contact hole in the first insulating film, and removing the resist film, and subsequently in the contact hole and On the surface of the second insulating film 4. A method of forming a contact hole, which comprises a fourth step of forming a wiring layer.
【請求項4】 請求項1、請求項2または請求項3記載
のコンタクトホールの形成方法において、 前記第3工程と前記第4工程との間に熱処理工程を設け
たことを特徴とするコンタクトホールの形成方法。
4. The method for forming a contact hole according to claim 1, claim 2 or claim 3, wherein a heat treatment step is provided between the third step and the fourth step. Forming method.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020050080A (en) * 2000-12-20 2002-06-26 다니구찌 이찌로오, 기타오카 다카시 A semiconductor device, and method of manufacturing the same
KR100338605B1 (en) * 1998-12-29 2002-07-18 한신혁 Method for forming contact hole of semiconductor
KR100439477B1 (en) * 2001-12-21 2004-07-09 동부전자 주식회사 Fabricating method of Tungsten plug in semiconductor device
JP2012038990A (en) * 2010-08-10 2012-02-23 Fujitsu Semiconductor Ltd Semiconductor device and method for manufacturing the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100338605B1 (en) * 1998-12-29 2002-07-18 한신혁 Method for forming contact hole of semiconductor
KR20020050080A (en) * 2000-12-20 2002-06-26 다니구찌 이찌로오, 기타오카 다카시 A semiconductor device, and method of manufacturing the same
KR100439477B1 (en) * 2001-12-21 2004-07-09 동부전자 주식회사 Fabricating method of Tungsten plug in semiconductor device
JP2012038990A (en) * 2010-08-10 2012-02-23 Fujitsu Semiconductor Ltd Semiconductor device and method for manufacturing the same

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