JPH07303034A - ノイズをフィルタリングするためのフィルタ - Google Patents

ノイズをフィルタリングするためのフィルタ

Info

Publication number
JPH07303034A
JPH07303034A JP7008424A JP842495A JPH07303034A JP H07303034 A JPH07303034 A JP H07303034A JP 7008424 A JP7008424 A JP 7008424A JP 842495 A JP842495 A JP 842495A JP H07303034 A JPH07303034 A JP H07303034A
Authority
JP
Japan
Prior art keywords
signal
filter
output
pulses
noise
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7008424A
Other languages
English (en)
Inventor
Chih-Siung Wu
チー−・シウン・ウー
Kinyue Szeto
キニュー・スゼット
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JPH07303034A publication Critical patent/JPH07303034A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26—Functional testing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/125—Discriminating pulses
    • H03K5/1252—Suppression or limitation of noise or interference
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y20/00—Nanooptics, e.g. quantum optics or photonic crystals

Abstract

(57)【要約】 【目的】 ＳＣＳＩバスの大きい装置によって生じる１
２ナノ秒（ｎｓ）より小さいノイズパルス、および長い
ＳＣＳＩバスケーブルによって生じる１２ｎｓパルスの
反射、ならびに典型的にＳＣＳＩバス上にある３５ｎｓ
のオーダのノイズパルスを消去するためのグリッチフィ
ルタを提供する。 【構成】 グリッチフィルタはＳＣＳＩバス信号を受取
るように接続されたシュミットトリガ（４００）と、シ
ュミットトリガに直列に接続された３つのフィルタ（５
００Ａ、５００Ｂ、６００）とを含む。第１のフィルタ
（５００Ａ）は１２ｎｓより小さいパルス幅を有する正
パルスを除去し、反転出力を出す。第２のフィルタ（５
００Ｂ）は１２ｎｓより小さいパルス幅を有する負パル
スを除去し、反転出力を出す。第３のフィルタ（６０
０）は３５ｎｓより小さいパルス幅を有するパルスを除
去し、グリッチフィルタの出力を出す。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】本発明はＳＣＳＩ（小型コンピュータシ
ステムズインタフェース）バスから受取った信号からノ
イズを消去するためのＣＭＯＳ集積回路に関する。より
特定的に、本発明は単一集積回路チップに他のコンポー
ネントと集積化されるＳＣＳＩバスコントローラの入力
バッファで使用するためのようなノイズ消去回路に関す
る。
【０００２】
【従来技術の説明】ＳＣＳＩはユーザがパーソナルコン
ピュータにＣＤ−ＲＯＭおよび大容量ディスクドライブ
のような周辺装置を７個まで容易に加えることを可能に
する規格である。パーソナルコンピュータのＳＣＳＩア
ダプタボードは、周辺装置が存在するＳＣＳＩバスに対
してデジタルアドレス、データ、および制御信号を出力
するＳＣＳＩバスコントローラを与える。
【０００３】図１は接続装置を有するＳＣＳＩバスの構
成を示す。図示されるように、ＳＣＳＩバス１００は７
個までの装置１０１−１０７をサポートし、装置の間に
は長さ１メートルのケーブルが可能である。ターミネー
タ１０８および１０９はＳＣＳＩバスケーブルの端部に
設けられている。１０１と記される装置１は、ＳＣＳＩ
バス線に接続される出力バッファ１２０と入力バッファ
１３０とを含むホストコンピュータである。入力バッフ
ァ１３０からの信号はフィルタ１４０を介してＳＣＳＩ
コントローラ１５０に送られる。ＳＣＳＩバス信号のノ
イズによって、特に１２０のような出力バッファによっ
て生じるスイッチングノイズおよび接地バウンスによっ
て、入力バッファは誤った信号を発生することがある。
したがって、１４０のようなフィルタが、入力バッファ
と、たとえばコントローラ１５０のように、ＳＣＳＩバ
スに接続される装置の内部コンポーネントとの間に用い
られている。このようなフィルタは「送信リンクのため
のグリッチリムーバ（Glitch Remover Circuit For Tra
nsmission Links ）」と題される米国特許第５，１１
３，０９８号に開示され、ここで引用により援用され
る。
【０００４】ＳＣＳＩバスで動作する最近の装置はさら
に大きいノイズを発生する。たとえば、１９９４年１月
２４日に米国で出願されたチー−シウン・ウー（Chih-S
iungWu ）らによる「集積ＳＣＳＩおよびイーサネット
コントローラ（Integrated SCSI and Ethernet Control
ler ）」と題される米国特許出願参照。ＳＣＳＩコント
ローラをイーサネットコントローラに集積化することに
よって、ＳＣＳＩバスに接続する装置のトランジスタの
数は約２０，０００から１００，０００を超えるほどま
で増加する。このようにトランジスタの数を増やすと、
特に集積回路処理がサブミクロンのレベルまで移行して
いる場合、ＳＣＳＩバスのノイズは現在のフィルタリン
グ技術が有効に消去するより大きいレベルとなってい
る。
【０００５】ＳＣＳＩバスのより大きい装置は大きい負
荷をもたらし、さらなる接地バウンスおよび電流スイッ
チングノイズを発生する。さらに、長いＳＣＳＩバスケ
ーブルによって、ＳＣＳＩバスの大きい装置によって生
じるノイズの反射によってもさらなるノイズが発生す
る。現在のフィルタリング技術では消去できないこのよ
うなさらなるノイズによって、ＳＣＳＩバスから信号を
受取る入力バッファは再び誤った信号を発生するように
なる。
【０００６】したがって、このようなさらなるスイッチ
ング、接地バウンス、およびＳＣＳＩバスの反射ノイズ
に対応する回路が望まれる。このような回路は、ＳＣＳ
Ｉコントローラ設計を実質的に複雑にすることなく、偽
の入力信号感知に対してＳＣＳＩコントローラ論理を守
ることが特に望まれる。
【０００７】
【発明の概要】本発明はＳＣＳＩバスのより大きい装置
から発生するノイズに応答するフィルタを提供する。
【０００８】本発明はＳＣＳＩバス上の信号のアサーシ
ョン、信号のネゲーション、信号のアサーションおよび
ネゲーションフェーズの間の遷移の際の接地バウンスま
たは電流スイッチングによって起こるノイズをフィルタ
リングする。本発明のフィルタはＳＣＳＩバス信号のネ
ゲーションフェーズの際に発生する反射ノイズを実質的
に消去する。
【０００９】本発明は入力バッファによって与えられる
ようなＳＣＳＩバス上の第１の信号からのノイズをフィ
ルタリングするためのフィルタであって、以下を含む。
【００１０】（１） 第１の信号を受取り、第１の信号
のデジタル信号バージョンを第２の信号として与えるシ
ュミットトリガ。
【００１１】（２） 第２の信号から、１２ナノ秒より
小さいパルス幅を有する正のパルスをフィルタリング
し、第２の信号を反転させて第３の信号を形成する第１
のフィルタ。
【００１２】（３） 第３の信号から１２ナノ秒より小
さいパルス幅を有する負のパルスをフィルタリングし、
第３の信号を反転して第４の信号を形成するための第２
のフィルタ。
【００１３】（４） 第４の信号から３５ナノ秒より小
さいパルス幅を有するパルスをフィルタリングし、第４
の信号を反転して第５の信号を形成する第３のフィル
タ。
【００１４】（５） 第５の信号を反転してフィルタ出
力を形成するインバータ。本発明のさらなる詳細は添付
されている図面とともに説明される。
【００１５】
【詳細な説明】図２は本発明のダブルフィルタリンググ
リッチイータ２００のブロック図を示す。ダブルフィル
タリンググリッチイータは４つの段を含む。第１の段は
シュミットトリガ４００であり、第２の段はフィルタ５
００Ａ、第３の段はフィルタ５００Ｂ、および第４の段
はフィルタ６００である。図３のＡ−Ｅは図２の回路の
特定点における信号を示す。
【００１６】図３ＡはＳＣＳＩバスに接続される入力バ
ッファからの図２の回路が受取る入力信号（ＩＮ）を示
す。図示されるように、信号ＩＮはアサーションエッジ
３０２、ネゲーションエッジ３０６、およびアサーショ
ンエッジとネゲーションエッジとの間の信号３０４の一
部においてノイズまたは振動を含む。
【００１７】図３Ｂはシュミットトリガ４００の出力に
おいて点Ａで得られた信号を示す。第１段のシュミット
トリガ４００は、図３Ａの曲線によって示される回路２
００の入力ＩＮで受取った信号が図３Ｂで示される信号
に変換されるような転送特性を好ましくは有する。シュ
ミットトリガの転送特性によって、図３ＡのＶＩＨによ
って表わされる電圧レベルより大きい信号が受取られた
ときにシュミットトリガがハイ状態に変わることを可能
にし、図３ＡのＶＩＬによって示される信号が受取られ
たときにロー状態に変わることを可能にし、図３Ｂで示
される信号を作成する。
【００１８】図３Ｂで示されるように、反射を考慮しな
い接地バウンスおよびスイッチングノイズは一般に１０
ナノ秒より小さく、ＳＣＳＩバスの信号パルスの立上が
り端縁および立下がり端縁の両方で起こる。これらのノ
イズすべては、前の回路になかった３０２および３０６
間のノイズ３０４を含めて、図２の最初の２つのフィル
タ回路５００Ａおよび５００Ｂによって消去される。
【００１９】図３Ｃは５００Ａと記されるフィルタ１の
出力において点Ｂで得られる信号を示す。図示されるよ
うに、フィルタ１はパルスのネゲーションエッジの１２
ナノ秒より小さいノイズ信号を取除き、点Ｂで反転出力
信号を出す。
【００２０】図３Ｄは５００Ｂと記されるフィルタ２の
出力における点Ｃで得られる信号を示す。図示されるよ
うに、フィルタ２はパルスのアサーションエッジ上の１
２ナノ秒より小さい持続期間のノイズ信号を取除いて、
点Ｂで反転出力信号を出す。フィルタ２によって消去さ
れるノイズは長いＳＣＳＩケーブルの反射によるもので
あり、それによってフィルタ１によって消去されるスイ
ッチングおよび接地バウンスによるノイズの反転を引起
こす。
【００２１】図３Ｅは６００と記されるフィルタ３の出
力における出力信号（ＯＵＴ）を示す。フィルタ３は、
ＳＣＳＩバスに典型的にある、３５ナノ秒より小さい持
続期間の従来のノイズを消去する。３５ｎｓのオーダの
ノイズでもって、負のパルスを取除くためにさらなるフ
ィルタを必要とする、ＳＣＳＩケーブルの長さによる著
しい反射は起こらない。
【００２２】ＳＣＳＩバス仕様によって要求される４８
ミリアンプのドライバ電流では、活性装置の出力バッフ
ァのプルダウントランジスタによって、５ｎｓより小さ
い遅延が典型的に生じる。プルアップは図１で示される
ようなＳＣＳＩバスのターミネータによって与えること
ができ、これらの装置によって生じる遅延はもっと遅
く、典型的には３５ｎｓのオーダにある。
【００２３】「シュミットトリガ」図４は図２のシュミ
ットトリガ４００の詳細な回路図であり、１つのインバ
ータを含むシュミットトリガのための論理ダイヤグラム
４０２も示される。シュミットトリガ型バッファ回路４
００は複数個のＮチャネルトランジスタ４１２、４１
４、および４１６と、複数個のＰチャネルトランジスタ
４２２、４２４、および４２６と、インバータゲート４
３２と、出力ドライバインバータ４３４および４３６と
を含む。図２の回路はさらにパワーダウンのときに電力
がＶCCから接地に流れることを防ぐために用いられるコ
ンポーネントを含む。これらのコンポーネントは、イン
バータ４５２および４５４によってゲートが駆動される
Ｐチャネルトランジスタ４４２とＮチャネルトランジス
タ４４４とを含む。図４および以降の図において、図示
されるコンポーネントのトランジスタサイズも示されて
いる。
【００２４】シュミットトリガ回路において、トランジ
スタ４１２、４１４、４２２、および４２４のゲートは
図２で説明したように、入力バッファから受取るＶＩＮ
入力に接続される。トランジスタ４１４および４２４の
共通ドレインはインバータゲート４３２の入力に接続さ
れる。インバータゲート４３２の出力は直列接続される
２つのドライバインバータ４３４および４３６を介して
与えられ、シュミットトリガの出力ＶＯＵＴを出す。ト
ランジスタ４２２は第１のロード装置であり、そのドレ
インはトランジスタ４２４のソースに接続され、そのソ
ースは接地電位に接続される。第２のロード装置として
働くトランジスタ４２６のドレインは電源電位ＶCCに接
続され、そのゲートはインバータ４３２の入力に接続さ
れる。トランジスタ４１４のソースはトランジスタ４１
２のドレインに接続される。第３のロード装置として働
くトランジスタ４１２のソースはトランジスタ４４２を
介してＶCC電源に接続される。第４のロード装置として
働くトランジスタ４１６のソースはインバータ４３２の
入力に接続され、ドレインは接地される。
【００２５】ノイズスパイクを有する信号がシュミット
トリガ４００の入力端子（ＩＮ）に与えられると、回路
４００は入力制御信号の立上がりおよび立上がり端縁の
両方において、その入力のしきい値点近くのすべてのノ
イズスパイクを消去する。これはトランジスタ４２２、
４２６、４１２および４１６によって与えられるヒステ
リシスによって達成され、これは当業者にとって既知で
ある。その結果、出力電圧（ＶＯＵＴ）は図２のＢで示
されるようになり、入力電圧（ＩＮ）は図２のＡで示さ
れるように与えられる。
【００２６】スリープモードにおいて、２つのインバー
タ４５２および４５４を介してパワーダウン信号ＰＷＤ
ＷＮがトランジスタ４４２および４４４のゲートに与え
られる。トランジスタ４４２のソースおよびドレインは
ＶDD電源およびトランジスタ４１２のソースの間に接続
されて、スリープモードを示す、ＰＷＤＷＮがハイのと
きに電力がＶDDから流れることを妨げる。トランジスタ
４４４のソースおよびドレインはインバータ４３２の入
力から接地に接続され、スリープモードを示す、ＰＷＤ
ＷＮがハイのときに電力が接地に流れることを可能にす
る。したがって、シュミットトリガ４００のスリープモ
ード回路はスリープモードのときはＶCCから接地に電力
が流れることを防ぐが、それ以外のときはＶCCから接地
への電力の流れを可能にする。
【００２７】「フィルタ回路」図５は図２のフィルタ１
およびフィルタ２の詳細な回路５００を示す。フィルタ
回路５００はインバータ５０２、ＮＯＲゲート５０４、
遅延回路５０６、およびイネーブル回路５０８を含む。
ＦＩＮと記されるフィルタ入力は入力信号バッファリン
グを与えるインバータ５０２に信号を与える。インバー
タ５０２の出力は直接ＮＯＲゲート５０４のＶA 入力に
与えられ、遅延回路５０６を介してＮＯＲゲート５０４
の入力ＶB に与えられる。インバータ５０４の出力はイ
ネーブル回路５０８を介して与えられてフィルタ回路５
００の出力（ＦＯＵＴ）を形成する。
【００２８】遅延回路５０６はインバータ５０２の出力
およびＶB の間に直列に接続される２つのインバータ５
１０および５１２を含む。Ｐチャネルトランジスタ５１
４、５１６および容量性素子５１８、５２０によって、
容量性遅延がインバータ５１０および５１２間に与えら
れる。トランジスタ５１４のドレインおよびゲートはＶ
DDに接続され、ソースはトランジスタ５１６のドレイン
に接続される。トランジスタ５１６のゲートはインバー
タ５０２の出力に接続され、ソースはインバータ５１０
の出力に接続される。インバータ５１０および５１２に
接続されるトランジスタ５１４および５１６は１２ｎｓ
遅延を与える。
【００２９】容量性素子５１８および５２０はインバー
タ５１０の出力に接続されて遅延回路５０６の遅延を増
やす。ハイである信号Ｔ１およびＴ２は容量性素子５１
８および５２０をイネーブルする。図２の回路におい
て、１２ｎｓの遅延のみが必要なのでＴ１およびＴ２は
接地される。本質的には、図２のフィルタ１および２の
回路において、容量性素子５１８および５２０を取除い
てもよい。容量性素子５１８および５２０の一方がオン
となると、遅延は約２５ｎｓに増える。５１８および５
２０の両方がオンとなると、遅延は約３５ｎｓとなる。
【００３０】容量性素子５１８および５２０の回路は同
一であり、以下において容量性素子５１８のみが説明さ
れる。容量性素子５１８はトランジスタ５２０を含む。
トランジスタ５２０のソースおよびドレインは接地さ
れ、ゲートはトランジスタ５２２および５２４を介して
インバータ５１０の出力に接続される。トランジスタ５
２０はキャパシタとして働く。Ｎチャネルトランジスタ
５２２のドレインはＰチャネルトランジスタ５２０のソ
ースおよびインバータ５１０の出力に接続される。Ｎチ
ャネルトランジスタ５２２のソースはＰチャネルトラン
ジスタ５２４のドレインおよびトランジスタ５２４のゲ
ートに接続される。トランジスタ５２２のゲートは直接
Ｔ１に接続され、５２４のゲートはインバータ５２６を
介してトランジスタ５２４のゲートに接続される。この
ような状態でＴ１がハイであると、電流はトランジスタ
５２２および５２４を介してキャパシタとして働くトラ
ンジスタ５２０に与えられる。Ｔ１がローであると、ト
ランジスタ５２２および５２４はトランジスタ５２０へ
の電力を切断する。
【００３１】インバータ５１２の回路はシュミットトリ
ガ構成で接続される、３つのＰチャネルトランジスタ５
３１、５３２、５３３および３つのＮチャネルトランジ
スタを含む。トランジスタ５３１、５３２、５３３、５
４１、５４２、および５４３はシュミットトリガ４００
のトランジスタ４１２、４１４、４１６、４２２、４２
４、および４２６と同様に接続され、インバータ５１２
の入力は図４の入力（ＩＮ）によって形成され、インバ
ータ５１２の出力は図４のインバータ４３２への入力に
よって形成される。
【００３２】イネーブル回路５０８は２つのインバータ
５５２および５５４、２つのＮチャネルトランジスタ５
５５および５５６、ならびに２つのＰチャネルトランジ
スタ５５７および５５８を含む。トランジスタ５５５の
ドレインはＮＯＲゲート５０４の出力を受取るよう接続
され、さらにトランジスタ５５７のソースに接続され
る。トランジスタ５５５のソースはトランジスタ５５７
のドレインと出力バッファ５５４の入力とに接続され
る。トランジスタ５５６のドレインはＦＩＮ入力信号と
トランジスタ５５８のソースとに接続される。トランジ
スタ５５６のソースはトランジスタ５５８のドレインと
出力バッファ５５４の入力とに接続される。トランジス
タ５５５および５５８のゲートは信号Ｔ０を受取るよう
直接接続される。トランジスタ５５７および５５６のゲ
ートはインバータ５５２を介して信号Ｔ０を受取る。
【００３３】動作において、Ｔ０がハイのとき、フィル
タ５００はＮＯＲゲート５０４の出力に従ってインバー
タ５５４の出力（ＦＯＵＴ）で機能する。Ｔ０がローの
とき、フィルタは切離され、インバータ５５４の出力
（ＦＯＵＴ）はＦＩＮに従う。
【００３４】信号Ｔ１およびＴ２がローのとき、容量性
素子５１８および５２０によって与えられるキャパシタ
ンスが不能化され、インバータ５１０および５１２は容
量性素子５１４および５１６とともに約１２ナノ秒の遅
延を与える。Ｔ１またはＴ２がハイなら、５０６の遅延
は上記で述べたように２５ｎｓまたは３５ｎｓに増え
る。
【００３５】その結果、ＮＡＮＤゲート５０４の入力に
おける遅延信号ＶB はＮＯＲゲート５０４の他方入力に
与えられる信号ＶA と同じであるが、Ｔ１およびＴ２が
ローであるとして約１２ｎｓ遅延される。上記で述べた
ように、１２ｎｓより小さいパルスはＳＣＳＩバスの入
力バッファからのグリッチと考えられ、取除くことが望
ましい。
【００３６】パルスがフィルタ５００の入力（ＦＩＮ）
に与えられると、ロー信号はＶA に到着し、その１２ｎ
ｓ後にローが入力ＶB に到着する。ＮＡＮＤゲート５０
４の出力は両方の入力ＶA およびＶB からローを受取る
までローのままとなる。したがって、ＦＩＮ入力でのパ
ルスが１２ｎｓより小さければ、ＶA およびＶB は同時
にローとなることはなく、パルスを示す出力信号ＦＯＵ
Ｔにおける対応する変動は決して起こらない。ＦＩＮ入
力で１２ｎｓより大きいパルスがあれば、ＶAおよびＶ
B は１２ｎｓの遅延後に双方ともローとなり、対応する
パルスが約１２ｎｓ遅れてＦＯＵＴに送られる。
【００３７】「フィルタ１および２」フィルタ１および
２はＴ０がＶCCに接続されかつＴ１−２が接地されて設
けられるので、フィルタ５００をイネーブルし、１２ｎ
ｓの遅延を生ずる。フィルタ回路５００はローからハイ
からローに遷移するＦＩＮ信号にのみ応答する。したが
って、フィルタ回路５００を図２のフィルタ１として用
いることによって、このようなロー−ハイ−ローパルス
のみを消去することができる。さらに、回路５００の論
理ダイヤグラム５０１はインバータであることに注意し
なければならない。したがって、１２ｎｓより小さいハ
イ−ロー−ハイパルスは消去されないが、それらは反転
される。したがって、２つのフィルタ、図２のフィルタ
１およびフィルタ２を直列に設けることによって、１２
ｎｓより小さいパルスはロー−ハイ−ロー遷移およびハ
イ−ロー−ハイ遷移で消去することができる。したがっ
て、ＳＣＳＩバスの大型装置によるノイズはフィルタ１
によって消去でき、長いケーブルによるこのようなノイ
ズの反射はフィルタ２によって消去できる。
【００３８】「フィルタ３」図６はフィルタ３の回路を
示す。図示されるように、フィルタ３は図５の回路５０
０を含み、さらなるインバータ６００を含む。インバー
タ６００は図５の回路によって反転された信号を反転す
る。図２の回路において、Ｔ０は典型的にＶ DDに接続さ
れてフィルタを活性化させる。さらに、Ｔ１およびＴ２
はＶDDに接続されて３５ｎｓの遅延を与える。
【００３９】こうして、図３の回路はＳＣＳＩバスに典
型的にある３５ｎｓより小さいノイズパルスをフィルタ
リングし、フィルタ１および２はさらなるノイズを発生
する最近開発された回路が与える１２ｎｓより小さいパ
ルスによるノイズを消去するよう設けられている。
【００４０】本発明は上に特定的に記載されているが、
これは単に当業者に発明を作成し使用する方法を教示す
るためのものである。多くの変形は、前掲の特許請求の
範囲によって規定される本発明の範囲内に入る。たとえ
ば、フィルタ１および２の遅延は１２ｎｓで与えられ、
フィルタ３の遅延は３５ｎｓで与えられるよう開示され
ているが、この遅延長さを変更することができる。
【図面の簡単な説明】
【図１】接続装置を伴うＳＣＳＩバスの構成を示す図で
ある。
【図２】本発明のダブルフィルタリンググリッチイータ
のブロック図である。
【図３】図２の回路において受取る信号を示す図であ
り、ＡはＳＣＳＩバスに接続される入力バッファからの
入力信号（ＩＮ）を示し、Ｂは点Ａで得られる信号を示
し、Ｃは点Ｂで得られる信号を示し、Ｄは点Ｃで得られ
る信号を示し、Ｅは出力信号（ＯＵＴ）を示す、図であ
る。
【図４】図２のシュミットトリガの詳細な回路図であ
る。
【図５】図２のフィルタ１およびフィルタ２の詳細な回
路図である。
【図６】図２のフィルタ３の詳細な回路図である。
【符号の説明】
１００ ＳＣＳＩバス １０１ ホストコンピュータ １０２ 装置２ １０８、１０９ ターミネータ １２０ 出力バッファ １３０ 入力バッファ １４０ フィルタ １５０ ＳＣＳＩコントローラ ２００ ダブルフィルタリンググリッチイータ ４００ シュミットトリガ ５００Ａ、５００Ｂ、６００ フィルタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/00 Ｊ 9184−5Ｊ 17/16 Ｅ 9184−5Ｊ 19/003 Ｃ (72)発明者 チー−・シウン・ウー アメリカ合衆国、95070 カリフォルニア 州、サラトーガ、グラスゴー・ドライブ、 20134 (72)発明者 キニュー・スゼット アメリカ合衆国、94134 カリフォルニア 州、サン・フランシスコ、ビショップ・ス トリート、10

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 入力バッファによって与えられる、ＳＣ
    ＳＩバスの第１の信号からのノイズをフィルタリングす
    るためのフィルタであって、 前記第１の信号を受取り、前記第１の信号のデジタル信
    号化したものを第２の信号として出力するシュミットト
    リガと、 前記第２の信号から１２ナノ秒より小さいパルス幅を有
    する正パルスをフィルタリングし、前記第２の信号を反
    転して第３の信号を形成するための第１のフィルタと、 前記第３の信号から１２ナノ秒より小さいパルス幅を有
    する負パルスをフィルタリングし、前記第３の信号を反
    転して第４の信号を形成するための第２のフィルタと、 前記第４の信号から３５ナノ秒より小さいパルス幅を有
    するパルスをフィルタリングし、前記第４の信号を反転
    して第５の信号を形成するための第３のフィルタと、 前記第５の信号を反転してフィルタ出力を形成するため
    のインバータとを含む、ノイズをフィルタリングするた
    めのフィルタ。
JP7008424A 1994-01-24 1995-01-23 ノイズをフィルタリングするためのフィルタ Pending JPH07303034A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/186,405 US5563532A (en) 1994-01-24 1994-01-24 Double filtering glitch eater for elimination of noise from signals on a SCSI bus
US186405 1994-01-24

Publications (1)

Publication Number Publication Date
JPH07303034A true JPH07303034A (ja) 1995-11-14

Family

ID=22684816

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7008424A Pending JPH07303034A (ja) 1994-01-24 1995-01-23 ノイズをフィルタリングするためのフィルタ

Country Status (6)

Country Link
US (1) US5563532A (ja)
EP (1) EP0664612B1 (ja)
JP (1) JPH07303034A (ja)
KR (1) KR950033826A (ja)
AT (1) ATE172588T1 (ja)
DE (1) DE69414088T2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013090271A (ja) * 2011-10-21 2013-05-13 Lapis Semiconductor Co Ltd 半導体装置及びノイズ除去装置
US8634478B2 (en) 2003-05-09 2014-01-21 Gvbb Holdings S.A.R.L. Linear time code receiver
US10277213B1 (en) 2017-10-26 2019-04-30 Nxp Usa, Inc. Glitch detection in input/output bus
US10929321B2 (en) 2015-12-16 2021-02-23 Sony Corporation Communication apparatus, communication method, program, and communication system with avoidance of false detection of signal level changes

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5703416A (en) * 1996-02-23 1997-12-30 Microchip Technology Incorporated Electromagnetic compatibility for integrated circuit pins and internal nodes
FR2748583B1 (fr) * 1996-05-07 1998-06-26 Asulab Sa Stabilisation d'un circuit electronique de regulation du mouvement mecanique d'une piece d'horlogerie
EP0845862A3 (en) * 1996-11-30 2000-02-23 Daewoo Electronics Co., Ltd Circuit for removing noise components of oscillator
KR100437622B1 (ko) * 1997-06-23 2004-09-04 주식회사 하이닉스반도체 입력회로
US6055587A (en) * 1998-03-27 2000-04-25 Adaptec, Inc, Integrated circuit SCSI I/O cell having signal assertion edge triggered timed glitch filter that defines a strobe masking period to protect the contents of data latches
FR2777717B1 (fr) 1998-04-17 2002-12-06 Sextant Avionique Circuit pour l'acquisition de signaux analogiques binaires
US6046617A (en) * 1998-06-25 2000-04-04 National Semiconductor Corporation CMOS level detection circuit with hysteresis having disable/enable function and method
US6374318B1 (en) 1998-10-16 2002-04-16 Dell Usa, L.P. Filter-circuit for computer system bus
US6621883B1 (en) 1999-01-04 2003-09-16 Seagate Technology Llc Method and means for data detection in SCSI ultra-3 disc interface
DE19960785A1 (de) 1999-12-16 2001-06-21 Thomson Brandt Gmbh Eingangsfilterstufe für einen Datenstrom und Verfahren zum Filtern eines Datenstroms
KR100400735B1 (ko) * 1999-12-30 2003-10-08 엘지전자 주식회사 글리치 신호 검출회로 및 방법
US6448831B1 (en) * 2001-06-12 2002-09-10 Rf Micro Devices, Inc. True single-phase flip-flop
US6693468B2 (en) 2001-06-12 2004-02-17 Rf Micro Devices, Inc. Fractional-N synthesizer with improved noise performance
US6779010B2 (en) 2001-06-12 2004-08-17 Rf Micro Devices, Inc. Accumulator with programmable full-scale range
US7003049B2 (en) * 2001-06-12 2006-02-21 Rf Micro Devices, Inc. Fractional-N digital modulation with analog IQ interface
US6566939B1 (en) * 2001-08-06 2003-05-20 Lsi Logic Corporation Programmable glitch filter
US6529046B1 (en) 2001-12-12 2003-03-04 Etron Technology, Inc. Minimum pulse width detection and regeneration circuit
US6624678B1 (en) * 2002-10-09 2003-09-23 Analog Devices, Inc. Schmitt trigger device with disable
US7138821B2 (en) * 2002-11-18 2006-11-21 Koninklijke Philips Electronics N.V. Digital filter circuit and method for blocking a transmission line reflection signal
JP2005057217A (ja) * 2003-08-07 2005-03-03 Renesas Technology Corp 半導体集積回路装置
US6894540B1 (en) 2003-12-17 2005-05-17 Freescale Semiconductor, Inc. Glitch removal circuit
JP4328319B2 (ja) * 2005-08-02 2009-09-09 富士通マイクロエレクトロニクス株式会社 クロック供給回路
US7557643B2 (en) * 2007-01-08 2009-07-07 Sandisk Corporation De-glitch circuit
WO2015165074A1 (en) * 2014-04-30 2015-11-05 Abb Technology Ltd Apparatus and method for filtering noises in signal
CN110995202B (zh) * 2019-12-26 2023-09-19 南方电网科学研究院有限责任公司 一种数字滤波装置及方法
CN116827330B (zh) * 2022-12-12 2024-03-12 南京微盟电子有限公司 强抗干扰通讯端口电路

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2410957C2 (de) * 1974-03-07 1982-10-21 Nixdorf Computer Ag, 4790 Paderborn Schaltungsanordnung für Datenübertragungsanlagen, zur Unterdrückung impulsförmiger Signale in einer Eingangssignalfolge
US4105980A (en) * 1977-06-27 1978-08-08 International Business Machines Corporation Glitch filter circuit
JPS6030224A (ja) * 1983-07-28 1985-02-15 Sanyo Electric Co Ltd ノイズ信号除去回路
JPH0681018B2 (ja) * 1986-03-31 1994-10-12 三菱電機株式会社 半導体集積回路
US5162666A (en) * 1991-03-15 1992-11-10 Tran Dzung J Transmission gate series multiplexer
US5113098A (en) * 1991-03-29 1992-05-12 Advanced Micro Devices, Inc. Glitch remover circuit for transmission links
US5265038A (en) * 1991-04-03 1993-11-23 Zilog, Inc. Computer system peripheral connection pulse filtering technique and circuit
US5198710A (en) * 1991-05-30 1993-03-30 Texas Instruments Incorporated Bi-directional digital noise glitch filter
US5194768A (en) * 1992-03-27 1993-03-16 Advanced Micro Devices, Inc. Apparatus for filtering noise from a periodic signal
JPH0630224A (ja) * 1992-07-06 1994-02-04 Fuji Xerox Co Ltd ファクシミリ装置
US5396633A (en) * 1992-10-02 1995-03-07 Compaq Computer Corporation Positive pulse format noise-filter and negative pulse format extension circuit for conditioning interrupt request signals

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8634478B2 (en) 2003-05-09 2014-01-21 Gvbb Holdings S.A.R.L. Linear time code receiver
JP2013090271A (ja) * 2011-10-21 2013-05-13 Lapis Semiconductor Co Ltd 半導体装置及びノイズ除去装置
US10929321B2 (en) 2015-12-16 2021-02-23 Sony Corporation Communication apparatus, communication method, program, and communication system with avoidance of false detection of signal level changes
US10277213B1 (en) 2017-10-26 2019-04-30 Nxp Usa, Inc. Glitch detection in input/output bus

Also Published As

Publication number Publication date
DE69414088T2 (de) 1999-06-24
EP0664612B1 (en) 1998-10-21
EP0664612A1 (en) 1995-07-26
US5563532A (en) 1996-10-08
ATE172588T1 (de) 1998-11-15
KR950033826A (ko) 1995-12-26
DE69414088D1 (de) 1998-11-26

Similar Documents

Publication Publication Date Title
US5563532A (en) Double filtering glitch eater for elimination of noise from signals on a SCSI bus
US5113098A (en) Glitch remover circuit for transmission links
US5469473A (en) Transceiver circuit with transition detection
US6016066A (en) Method and apparatus for glitch protection for input buffers in a source-synchronous environment
US5539337A (en) Clock noise filter for integrated circuits
US4647797A (en) Assist circuit for improving the rise time of an electronic signal
US6356099B1 (en) Transmission-line-noise immune input buffer
US6529046B1 (en) Minimum pulse width detection and regeneration circuit
US5198710A (en) Bi-directional digital noise glitch filter
US5424653A (en) Gradual on output buffer circuit including a reverse turn-off apparatus
US7436220B2 (en) Partially gated mux-latch keeper
JPH10290146A (ja) グリッチ信号を除去するための回路
JP3618424B2 (ja) 低消費電力論理回路
US5994918A (en) Zero delay regenerative circuit for noise suppression on a computer data bus
JPH0514146A (ja) 入力バツフア
JPH05335928A (ja) 集積回路用信号線パルス向上回路
US6940313B2 (en) Dynamic bus repeater with improved noise tolerance
US5057706A (en) One-shot pulse generator
US6366160B1 (en) Waveshaper for false edge rejection of an input signal
JP2845251B2 (ja) 集積回路装置
EP1035653B1 (en) Method and apparatus for high speed on-chip signal propagation
JPH0129094B2 (ja)
JP2917711B2 (ja) 出力バッファ回路
KR100233272B1 (ko) 입력 버퍼의 그라운드 바운스 노이즈 억제 회로
JP2954193B1 (ja) 出力バッファ回路

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20030924