JPH0728093A - Active matrix substrate for display - Google Patents

Active matrix substrate for display

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JPH0728093A
JPH0728093A JP19550993A JP19550993A JPH0728093A JP H0728093 A JPH0728093 A JP H0728093A JP 19550993 A JP19550993 A JP 19550993A JP 19550993 A JP19550993 A JP 19550993A JP H0728093 A JPH0728093 A JP H0728093A
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gate
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thin film
tft
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JP19550993A
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Japanese (ja)
Inventor
Masaharu Hamazaki
正治 浜崎
Original Assignee
Sony Corp
ソニー株式会社
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Abstract

PURPOSE:To improve the pixel opening rate of an active matrix substrate for display. CONSTITUTION:This activematrix substrate for display includes pixels 1 arranged in matrix in the lateral and vertical directions. The each pixel 1 is composed of a thin-film transistor TFT, a pixel electrode PXL and a holding capacitance Cs. The pixel electrode PXL is connected to a drain D of the TFT. One end of the holding capacitance Cs is likewise connected to the drain D. The other end of the holding capacitance Cs is connected to a capacitance line 2. The gate G of the TFT is connected to a gate line 3. The source S of the TFT is connected to a signal line 4. The capacitance line 2 in such constitution is extended in the column direction in superposition on the signal line 4. On the other hand, the gate line 3 is extended in the row direction orthogonal with the capacitance line 2.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は表示用アクティブマトリクス基板に関する。 The present invention relates to an active matrix substrate for a display. より詳しくは画素に書き込まれた信号電圧を保持する為に用いられる保持容量の構成に関する。 More particularly configuration of the storage capacitor used to hold a signal voltage written to the pixel.

【0002】 [0002]

【従来の技術】図4を参照して、表示用アクティブマトリクス基板を用いて組み立てられた従来の液晶表示装置の構成を簡潔に説明する。 With reference to the Prior Art FIG. 4, briefly explaining the structure of a conventional liquid crystal display device assembled by using an active matrix substrate for a display. 本図はマトリクス状に配列された画素の1個分に対応する等価回路図である。 This figure is an equivalent circuit diagram corresponding to one of pixels arranged in a matrix. 画素1 Pixel 1
00(模式的に点線で囲まれた領域で示されている) 00 (shown in surrounded by schematically dotted region)
は、画素電極PXLと対向電極COMとの間に挟持された液晶層からなる液晶容量LCを有している。 Has a liquid crystal capacitance LC comprising a liquid crystal layer sandwiched between the pixel electrode PXL and the counter electrode COM. 液晶容量LCに書き込まれる画像信号を保持する為に保持容量C Storage capacitor C for storing an image signal written in the liquid crystal capacitor LC
sが並列に接続されている。 s are connected in parallel. 保持容量Csは液晶容量L Retention capacity Cs is a liquid crystal capacity L
Cを含む画素100(点線で囲まれた領域)の一部を占めており、この分だけ画素開口率が犠牲になる。 Occupies a part of the pixel 100 including the C (region surrounded by a dotted line), the pixel aperture ratio is sacrificed by this amount. 液晶容量LCを駆動する為に薄膜トランジスタ(TFT)が設けられている。 A thin film transistor (TFT) is provided for driving the liquid crystal capacitor LC. TFTのドレインDは画素電極PXL及び保持容量Csの一方の端子に接続されている。 The drain D of the TFT is connected to one terminal of the pixel electrode PXL and a storage capacitor Cs. 保持容量Csの他方の端子は容量線101に接続されている。 The other terminal of the storage capacitor Cs is connected to the capacitor line 101.
TFTのソースSは信号線102に接続されており、ゲートGはゲート線103に接続されている。 The source S of the TFT is connected to the signal line 102, the gate G is connected to the gate line 103. ゲート信号に応答してTFTは導通し画像信号を液晶容量LCに書き込む。 In response to a gate signal TFT is conducting and writing the image signal to the liquid crystal capacitor LC. この時余分の電荷が保持容量Csにも蓄えられる。 In this case extra charge also stored in the storage capacitor Cs. ゲート信号が解除されるとTFTは非導通状態になり書き込まれた画像信号が保持される。 When the gate signal is canceled TFT image signal written rendered non-conductive state is maintained. なお、保持容量を備えた表示用アクティブマトリクス基板は例えば特公平1−33833号公報に開示されている。 Incidentally, the active matrix substrate for a display having a storage capacitor is disclosed in Japanese Patent Kokoku 1-33833, for example.

【0003】 [0003]

【発明が解決しようとする課題】図5は、図4に示したY−Y線に沿って切断した断面構造を模式的に表わしたものである。 Figure 5 [0007] is a cross-sectional structure taken along line Y-Y shown in FIG. 4 that schematically illustrating. 図示する様に、石英等からなる絶縁基板1 As shown, the insulating substrate 1 made of quartz or the like
04の表面には、島状にパタニングされたポリシリコン膜が形成されており、素子領域105を構成する。 The 04 surface is formed with patterned polysilicon film into an island shape, constituting the device region 105. 図面上、素子領域105の左側にはTFTが形成され、右側には保持容量Csが形成されている。 The drawing, is formed TFT is on the left side of the device region 105, on the right side is formed a holding capacitor Cs. TFTは絶縁膜1 TFT insulating film 1
06を介して重ねられたゲート電極Gを含んでいる。 It includes a gate electrode G overlaid through 06. このゲート電極Gは図4に示したゲート線103の一部から構成されている。 The gate electrode G is composed of a portion of the gate line 103 shown in FIG. ゲート電極Gの両側において素子領域105にはソース領域Sとドレイン領域Dが形成されている。 A source region S and the drain region D in the element region 105 on both sides of the gate electrode G is formed. ソース領域Sには配線電極107が接続されている。 Wiring electrode 107 is connected to the source region S. この配線電極107は図4に示した信号線102 The wiring electrode 107 is a signal line 102 shown in FIG. 4
から延設されたものである。 They are those which extends from. 一方ドレイン領域Dには画素電極PXLが接続されている。 Pixel electrode PXL is connected to the other hand the drain region D.

【0004】保持容量Csは絶縁膜106を介して重ねられた容量線101によって構成されている。 [0004] storage capacitor Cs is constituted by the capacitor line 101 superimposed over the insulating film 106. 従来、この容量線101はゲート線103と同一の膜材料で構成されており、例えばポリシリコンが用いられる。 Conventionally, the capacitor line 101 is composed of the same film material as the gate line 103, for example polysilicon. 容量線101とゲート線103を同一の膜材料で形成する関係上、容量線101はゲート線103と平行に行方向に配設されている。 Of the need to form a capacitor line 101 and the gate line 103 in the same membrane material, the capacitor line 101 is disposed in parallel to the row direction to the gate line 103. 又、配線パタンのレイアウトの関係上、 In addition, on the relationship between the layout of the wiring pattern,
従来容量線101は画素電極PXLの直下を通過していた。 Conventional capacitor line 101 had passed directly under the pixel electrode PXL. 容量線101はポリシリコン等から形成されており光学的に不透明であり、画素電極PXLの開口部を一部遮閉してしまう。 Capacitor line 101 is optically opaque is formed of polysilicon or the like, resulting in closed shielding part an opening of the pixel electrode PXL. 従って、従来の容量線配置構造では、 Therefore, in the conventional capacitor line arrangement,
画素開口率が犠牲になるという課題があった。 Pixel aperture ratio has a problem that sacrificed.

【0005】 [0005]

【課題を解決するための手段】上述した従来の技術の課題に鑑み、本発明は容量線のレイアウトを工夫して画素開口率の改善を図る事を目的とする。 In view of the problems of the prior art described above SUMMARY OF THE INVENTION The present invention aims to improve the pixel aperture ratio by devising the layout of the capacitor line. かかる目的を達成する為に以下の手段を講じた。 In order to achieve the above object has taken the following means. 即ち、本発明にかかる表示用アクティブマトリクス基板は、行列配置した薄膜トランジスタと、各薄膜トランジスタのドレインに接続され同じく行列配置した画素電極と、各薄膜トランジスタのドレインに接続され同じく行列配置した保持容量とを備えている。 That is, the display active matrix substrate according to the present invention includes a thin film transistor matrix arranged, a pixel electrode is also arranged in rows and columns is connected to a drain of the thin film transistors, and a storage capacitor which is also arranged in rows and columns is connected to the drain of the thin film transistors ing. 又、各行の薄膜トランジスタのゲートに接続し行方向に延設されたゲート線と、各列の薄膜トランジスタのソースに接続し列方向に延設された信号線と、 Further, a row of gate lines extended in the row direction is connected to the gate of the thin film transistor, a signal line extending in the column direction and connected to the source of each column of thin film transistors,
各列の保持容量に接続し該信号線と重複して列方向に延設された容量線とを備えている。 And a capacitor line that extends in the column direction and overlapping with the signal line connected to the storage capacitor of each column. 具体的には、所定の形状にパタニングされた半導体薄膜からなる素子領域を含んでおり、該容量線は絶縁膜を介して該素子領域の一部と重なり合い前記保持容量を構成する。 Specifically, includes an element region of a semiconductor thin film which is patterned into a predetermined shape, the capacitive lines constituting the storage capacitor overlap with a portion of the element region via an insulating film. 一方ゲート線は絶縁膜を介して該素子領域の他部と交差し前記薄膜トランジスタのゲートを構成する。 While the gate lines constitute the gate of the thin film transistor intersect other portions of the element region via an insulating film. より具体的には、前記素子領域は第1のポリシリコン層からなり、前記ゲート線は第2のポリシリコン層からなり、前記容量線は第3のポリシリコン層からなる。 More specifically, the device region comprises a first polysilicon layer, the gate line is composed of a second polysilicon layer, the capacitor line and a third polysilicon layer.

【0006】 [0006]

【作用】本発明によれば容量線は列方向に延設されており、信号線と重複している。 According to the present invention capacitor line is extended in the column direction, it overlaps with the signal line. 従って、画素電極を横切らないので画素開口率を犠牲にする事がない。 Therefore, there is no sacrificing the pixel aperture ratio does not cross the pixel electrode. 一方、従来の構成では容量線は行方向に沿ってゲート線と平行にレイアウトされていた。 On the other hand, the capacitor line in the conventional configuration had been lays the gate lines along the row direction. この為、画素電極を横切る事になり、その分画素開口率が犠牲になっていた。 For this reason, will be across the pixel electrode, the minute pixel aperture ratio had been sacrificed.

【0007】 [0007]

【実施例】以下図面を参照して本発明の好適な実施例を詳細に説明する。 EXAMPLES illustrating the preferred embodiments in detail of the present invention with reference to the drawings. 図1は本発明にかかる表示用アクティブマトリクス基板の基本的な構成を示す回路図である。 Figure 1 is a circuit diagram showing a basic configuration of the display active matrix substrate according to the present invention.
本図は、表示用アクティブマトリクス基板を用いて組み立てられたアクティブマトリクス液晶表示装置の1画素分に対応する等価回路を表わしている。 This figure represents an equivalent circuit corresponding to one pixel of the active matrix liquid crystal display device assembled by using an active matrix substrate for a display. 図示する画素1 Pixels shown 1
は左右方向並びに上下方向に行列配置されたもののうち1個を模式的に点線で囲って示したものである。 It shows the one of those matrices arranged in the horizontal direction and a vertical direction surrounded by a dotted line schematically. 画素1 Pixel 1
には薄膜トランジスタ(TFT)が含まれている。 It includes a thin film transistor (TFT) is on. このTFTはゲートGとドレインDとソースSを備えた絶縁ゲート電界効果型のトランジスタである。 The TFT is an insulated gate field effect transistor having a gate G and the drain D and the source S. ドレインDには画素電極PXLが接続されている。 Pixel electrode PXL are connected to the drain D. この画素電極PX The pixel electrode PX
Lに所定の間隙を介して対向電極COMが対面配置されている。 The common electrode COM is arranged facing with a predetermined gap L. 両者の間に液晶層が介在し、液晶容量LCを構成する。 A liquid crystal layer interposed therebetween constitute a liquid crystal capacitor LC. TFTのドレインDには保持容量Csの一方の端子が接続されている。 One terminal of the storage capacitor Cs is connected to the drain D of the TFT. 保持容量Csの他方の端子は容量線2に接続されている。 The other terminal of the storage capacitor Cs is connected to the capacitor line 2. TFTのゲートGにはゲート線3が接続されている。 A gate line 3 is connected to the gate G of the TFT. 又TFTのソースSには信号線4が接続されている。 Further to the source S of the TFT signal line 4 is connected.

【0008】図示する様に、ゲート線3は行方向に沿って延設されている。 [0008] As shown, it extends along the gate line 3 in the row direction. 信号線4はこれと直交して列方向に延設されている。 Signal line 4 is extended in the column direction perpendicular thereto. 本発明の特徴事項として、容量線2は信号線4と重複して列方向に延設されている。 As a feature of the present invention, the capacitor line 2 is extended in the column direction and overlapping with the signal line 4.

【0009】ゲート線3にゲート信号を印加するとTF [0009] By applying a gate signal to the gate line 3 TF
Tは導通状態になる。 T is turned on. これと同期して信号線4を介し画像信号を供給すると、導通状態にあるTFTを介して液晶容量LCに信号電荷が充電される。 When supplying image signals via the signal line 4 in synchronization with this, the signal charges are charged in the liquid crystal capacitor LC through the TFT in a conductive state. 充電電荷量に応じて画素電極PXLと対向電極COMの間に所定の電圧が印加され、液晶層の透過率が変化し所望の画像表示が行なわれる。 A predetermined voltage between the pixel electrode PXL and the common electrode COM in response to the charge amount of charge applied, the image display transmittance changes desired in the liquid crystal layer is performed. この時、余分の信号電荷が保持容量Csにも蓄えられる。 In this case, extra signal charges also stored in the storage capacitor Cs. 次にゲート信号が解除されると、TFTは非導通状態になり書き込まれた画像信号が保持される。 If then the gate signal is canceled, TFT image signal written rendered non-conductive state is maintained.
この保持期間中液晶容量LCやTFTに電流リークが生じても、保持容量Csに蓄積された電荷がこれを補うので、所望の画像表示が維持できる。 Even when current leaks in the holding period in the liquid crystal capacitor LC and TFT, since the charge accumulated in the holding capacitor Cs make up for this, display a desired image can be maintained.

【0010】図2は、図1に示した画素1の具体的な構成例を示す平面図である。 [0010] Figure 2 is a plan view showing a specific configuration example of the pixel 1 shown in FIG. 図示する様に、二点鎖線で囲まれた部分が画素電極PXLである。 As shown in the figure, the part surrounded by two-dot chain line is a pixel electrode PXL. 又、一点鎖線で囲まれたパタンが信号線4を表わしている。 Further, pattern surrounded by a dashed line represents the signal line 4. この信号線4 The signal line 4
と重なる様に配置した実線で囲まれるパタンが容量線2 Pattern surrounded by a solid line arranged so as to overlap with the capacitor line 2
を表わしている。 A represents. 一方、この容量線2と直交する様に配置した実線で囲まれたパタンがゲート線3を表わしている。 Meanwhile, pattern surrounded by a solid line arranged so as to perpendicular to the capacitor line 2 represents the gate line 3. 加えて、点線で囲まれた範囲は素子領域5を表わしている。 In addition, a range surrounded by a dotted line represents an element region 5. この素子領域5は半導体薄膜を所定の形状にパタニングして得られたものである。 The element region 5 is obtained by patterning the semiconductor thin film in a predetermined shape.

【0011】図から理解される様に、容量線2は信号線4と重なった状態で列方向に延設されており、画素電極PXLを横切らない様にレイアウトされている。 [0011] As will be seen, the capacitor line 2 is in a state of overlapping with the signal line 4 and extends in the column direction, are laid so as not to cross the pixel electrode PXL. 従って、画素開口率が犠牲にならない。 Therefore, the pixel aperture ratio is not sacrificed. 容量線2は絶縁膜を介して素子領域5の一部と重なり合い、保持容量Csを構成する。 Capacitor line 2 overlaps a portion of the element region 5 via an insulating film, forming the holding capacitor Cs. 一方ゲート線3は絶縁膜を介して素子領域5 While the gate line 3 the element region 5 via an insulating film
の他部と交差し上述した薄膜トランジスタTFTのゲートGを構成する。 The intersect other portions constituting the gate G of the above-mentioned thin film transistor TFT. このTFTのドレインDはコンタクトホールを介して画素電極PXLに接続されている。 The drain D of the TFT is connected to the pixel electrode PXL through the contact hole. 一方、TFTのソースSは同じくコンタクトホールを介して信号線4に電気接続されている。 On the other hand, the source S of the TFT is also electrically connected to the signal line 4 through the contact hole. なお、ソースSのコンタクト部は容量線2と重ならない様にレイアウトされている。 The contact portion of the source S is laid so as not to overlap the capacitor line 2.

【0012】図3は、図2に示した表示用アクティブマトリクス基板の断面構造を示す模式図である。 [0012] Figure 3 is a schematic view showing a sectional structure of the active matrix substrate for a display shown in FIG. (A) (A)
は、図2に示したA−A線に沿って切断した断面図である。 Is a cross-sectional view taken along the line A-A shown in FIG. なお、このA−A線はTFTのドレインコンタクト部を通るものである。 Incidentally, the A-A line is one through drain contact portion of the TFT. 同じく(B)は、図2に示したB Similarly (B) are shown in FIG. 2 B
−B線に沿って切断した断面図である。 It is a cross-sectional view taken along the -B line. B−B線はゲート部を通過するものである。 Line B-B is intended to pass through the gate unit. 同じく(C)は、図2のC Similarly (C) is in FIG. 2 C
−C線に沿って切断した断面図である。 It is a sectional view taken along -C line. このC−C線はTFTのソースコンタクト部を通るものである。 The line C-C are those passing through the source contact portion of the TFT.

【0013】理解を容易にする為、先ず最初に(B)を参照して積層断面構造を説明する。 [0013] To facilitate understanding, first with reference to (B) illustrating a laminated cross-sectional structure. 石英等からなる絶縁基板6の表面には素子領域5が形成されている。 It is formed device regions 5 in the surface of the insulating substrate 6 made of quartz or the like. この素子領域5は例えば第1のポリシリコン薄膜を所定の形状にパタニングしたものである。 The element region 5 is obtained by patterning the first polysilicon film, for example, in a predetermined shape. 素子領域5の表面は絶縁膜7で被覆されている。 Surface of the element region 5 is covered with an insulating film 7. 素子領域5の上には絶縁膜7を介してゲート線3が行方向に横断している。 On the element region 5 has gate lines 3 through the insulating film 7 traverses the row direction. ゲート線3 Gate line 3
と素子領域5の交差部にTFTのゲートGが形成される。 The gate G of the TFT is formed at the intersection of the device region 5 and. このゲート線3は例えば第2のポリシリコン薄膜をライン状にパタニングしたものである。 The gate line 3 is obtained by patterning the second polysilicon film in a line, for example. ゲート線3の上には第1層間膜8を介して容量線2が列方向に延設されている。 Capacitor line 2 through the first interlayer film 8 on the gate line 3 is extended in the column direction. 列方向は紙面に対して垂直である。 Column direction is perpendicular to the plane of the paper. 容量線2は例えば第3のポリシリコン薄膜をライン状にパタニングしたものである。 Capacitor line 2 is obtained by patterning the third polysilicon film in a line, for example. さらに容量線2の上には第2層間膜9 The second interlayer film 9 further on the capacitor line 2
を介して信号線4が列方向に延設されている。 Signal line 4 is extended in the column direction via the. この信号線4は例えばアルミニウム等の金属薄膜をライン状にパタニングしたものである。 The signal line 4 is obtained by patterning a metal thin film such as aluminum in a line.

【0014】次に(A)を参照すると、素子領域5の上には絶縁膜7を介して容量線2が直接接しており、保持容量Csを構成している。 [0014] Referring now to (A), on the element region 5 is in contact capacitance line 2 directly through the insulating film 7, and a holding capacitor Cs. なお、この保持容量Csの部分からは、前述した第1層間膜8が除去されている。 Incidentally, from the portion of the storage capacitor Cs, a first interlayer film 8 described above are eliminated. 容量線2の上には第2層間膜9を介して信号線4が平行に配設されている。 Signal line 4 through the second interlayer film 9 is disposed in parallel on the capacitor line 2. 一方、TFTのドレインDには第1層間膜及び第2層間膜を貫通して設けられたコンタクトホールを介して画素電極PXLが電気接続されている。 On the other hand, the pixel electrode PXL through a contact hole formed through the first interlayer film and the second interlayer film are electrically connected to the drain D of the TFT.

【0015】最後に(C)を参照すると、TFTのソースSに、コンタクトホールを介して信号線4の延長された部分が電気接続されている。 [0015] Finally referring to (C), the source S of the TFT, the extended portion of the signal line 4 is electrically connected through a contact hole. 図示する様に、ソースS As shown in the figure, the source S
のコンタクト部は、容量線2と重複しない様なレイアウトとなっている。 Contact part of, has become such a layout does not overlap with the capacitor line 2. かかる積層構造によれば、容量線2は信号線4と重複して列方向に延設されており、画素電極PXLにかかる事がない。 According to such a laminated structure, the capacitor line 2 overlap with the signal line 4 and extends in the column direction, there is no possible according to the pixel electrode PXL. この様な積層構造を実現する為に、上述した様に例えばゲート線3と容量線2を別層のポリシリコン薄膜を用いる事になる。 In order to realize such a laminated structure, consisting of for example the gate line 3 and the capacitor line 2 as described above to the use of a polysilicon thin film of another layer. 又、容量線2と信号線4の電気的な絶縁を図る為、追加の第2層間膜9 Further, for electrical insulation of the capacitor line 2 and the signal line 4, the additional second interlayer film 9
が必要になる。 Is required.

【0016】 [0016]

【発明の効果】以上説明した様に、本発明によれば、容量線は信号線と重複して列方向に延設されている。 As has been described above, according to the present invention, capacitor line extends in the column direction and overlapping with the signal line. 従来の容量線がゲート線と平行に行方向に延設された構造と異なり、画素電極を横断する事がないので画素開口率が改善できるという効果が得られる。 Unlike conventional capacitive line is extended in parallel to the row direction and the gate line structure, the effect of being able to improve the pixel aperture ratio can be obtained because there is no possible to cross the pixel electrode.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明にかかる表示用アクティブマトリクス基板のパタン配線図である。 1 is a pattern wiring diagram of a display for an active matrix substrate according to the present invention.

【図2】本発明にかかる表示用アクティブマトリクス基板の具体的な配線パタン例を示す模式的な平面図である。 2 is a schematic plan view showing a specific wiring pattern example of a display for an active matrix substrate according to the present invention.

【図3】本発明にかかる表示用アクティブマトリクス基板の積層構造を示す断面図である。 It is a sectional view showing a laminated structure of the display active matrix substrate according to the present invention; FIG.

【図4】従来の表示用アクティブマトリクス基板の配線パタン図である。 4 is a wiring pattern diagram of a conventional display for an active matrix substrate.

【図5】従来の表示用アクティブマトリクス基板の積層構造を示す模式的な断面図である。 5 is a schematic sectional view showing a laminated structure of a conventional display for an active matrix substrate.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 画素 2 容量線 3 ゲート線 4 信号線 5 素子領域 6 絶縁基板 7 絶縁膜 8 第1層間膜 9 第2層間膜 TFT 薄膜トランジスタ Cs 保持容量 PXL 画素電極 G ゲート D ドレイン S ソース 1 pixel second capacitor line 3 gate line 4 signal line 5 element regions 6 insulating substrate 7 insulating film 8 first interlayer film 9 second interlayer film TFT thin film transistor Cs holding capacitor PXL pixel electrode G gate D drain S source

Claims (3)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 行列配置した薄膜トランジスタと、各薄膜トランジスタのドレインに接続され同じく行列配置した画素電極と、各薄膜トランジスタのドレインに接続され同じく行列配置した保持容量と、各行の薄膜トランジスタのゲートに接続し行方向に延設されたゲート線と、 And 1. A matrix arranged thin film transistors, a pixel electrode and also matrix arrangement is connected to the drain of the thin film transistors, a storage capacitor arranged connected likewise matrix to the drain of the thin film transistors, the row connected to the gate of each row of the thin film transistor a gate line extended in the direction,
    各列の薄膜トランジスタのソースに接続し列方向に延設された信号線と、各列の保持容量に接続し該信号線と重複して列方向に延設された容量線とを備えた表示用アクティブマトリクス基板。 Display comprising a signal line connected to the source of each column of thin film transistors are extended in a column direction, and a capacitor line that extends in the column direction and overlapping with the signal line connected to the storage capacitor of each column active matrix substrate.
  2. 【請求項2】 所定の形状にパタニングされた半導体薄膜からなる素子領域を含んでおり、該容量線は絶縁膜を介して該素子領域の一部と重なり合い前記保持容量を構成し、該ゲート線は絶縁膜を介して該素子領域の他部と交差し前記薄膜トランジスタのゲートを構成する請求項1記載の表示用アクティブマトリクス基板。 2. A includes an element region of a semiconductor thin film which is patterned into a predetermined shape, the capacitive line constitutes the storage capacitor overlap with a portion of the element region via an insulating film, the gate lines display active matrix substrate according to claim 1, wherein forming the gate of the thin film transistor intersect other portions of the element region via an insulating film.
  3. 【請求項3】 前記素子領域は第1のポリシリコン層からなり、前記ゲート線は第2のポリシリコン層からなり、前記容量線は第3のポリシリコン層からなる請求項2記載の表示用アクティブマトリクス基板。 Wherein the device region comprises a first polysilicon layer, the gate line is composed of a second polysilicon layer, the capacitor line for display according to claim 2, wherein comprising a third polysilicon layer active matrix substrate.
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