JPH07264247A - パルス送信回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 パルス送信回路を含むＳ／Ｔインタフェース
ＬＳＩ等の出力信号振幅を規格内に設定し、その性能低
下及び信頼性低下を防止する。 【構成】 所定のゲート電圧ＧＰ１を形成する基準電流
発生回路ＭＣＧと、ソースフォロア回路を介してボルテ
ージフォロアとされる演算増幅器及びそのゲートにゲー
ト電圧ＧＰ１を受ける電流制限ＭＯＳＦＥＴを含み出力
信号振幅設定のための内部電圧ＶＢ１を内部電圧ＶＣと
してパルス駆動回路ＰＤに伝達する内部電源バッファＶ
ＢＢとを含むパルス送信回路ＰＴ搭載のＬＳＩにおい
て、基準電流発生回路ＭＣＧの出力端子と電流制限ＭＯ
ＳＦＥＴのゲート間にゲート電圧バッファＧＰＢを設
け、電流制限ＭＯＳＦＥＴのドレイン及びゲート間に、
比較的高いスレッショルドレベルのＣＭＯＳインバータ
と所定の容量手段からなり電流制限ＭＯＳＦＥＴのドレ
イン電位の変化を反転・微分してそのゲートに伝達する
帰還回路を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はパルス送信回路に関
し、例えば、総合サービスディジタル網（ＩＳＤＮ：Ｉ
ｎｔｅｇｒａｔｅｄ Ｓｅｒｖｉｃｅ Ｄｉｇｉｔａｌ
Ｎｅｔｗｏｒｋ）を構成する加入者線終端装置のＳ／
ＴインタフェースＬＳＩ（大規模集積回路装置）に搭載
されるパルス送信回路ならびにその出力信号のオーバー
シュートノイズの低減に利用して特に有効な技術に関す
るものである。

【０００２】

【従来の技術】総合サービスディジタル網の加入者の加
入者線終端装置，構内交換機及び端末装置にそれぞれ設
けられ、Ｔ点つまり加入者線終端装置及び構内交換機間
とＳ点つまり構内交換機及び端末装置間のインタフェー
ス装置として機能するＳ／ＴインタフェースＬＳＩがあ
る。Ｓ／ＴインタフェースＬＳＩには、特にＳ点におい
て最大８個の端末装置が接続され、そのパルス送信回路
には、端末装置の接続状況や稼動状況つまりは回線抵抗
に応じて出力信号振幅が規定される。

【０００３】総合サービスディジタル網の加入者線終端
装置のＳ／ＴインタフェースＬＳＩについて、例えば、
特願平５−０１９６４３号に記載されている。

【０００４】

【発明が解決しようとする課題】上記に記載される従来
のＳ／ＴインタフェースＬＳＩにおいて、パルス送信回
路ＰＴは、図１２に示されるように、所定の内部電圧Ｖ
Ｃを受けるパルス駆動回路ＰＤを備え、このパルス駆動
回路ＰＤは、内部電圧ＶＣと回路の非反転出力端子ＬＴ
Ｐ及び反転出力端子ＬＴＮとの間ならびにこれらの非反
転及び反転出力端子と回路の接地電位との間にそれぞれ
設けられ内部出力信号ＴＡＭＩＰ及びＴＡＭＩＮつまり
は内部信号ＬＴＰＰ及びＬＴＰＮならびにＬＴＮＰ及び
ＬＴＮＮに従って選択的にかつそれぞれ相補的にオン状
態とされるＰチャンネル型及びＮチャンネル型の駆動Ｍ
ＯＳＦＥＴ（金属酸化物半導体型電界効果トランジス
タ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型
電界効果トランジスタの総称とする）Ｐ６及びＰ７なら
びにＮ９及びＮＡを含む。内部出力信号ＴＡＭＩＰ及び
ＴＡＭＩＮは、例えば図１３に示されるように、出力論
理レベルが“０”のとき順次交互にハイレベルとされ、
“１”のときともにロウレベルとされる。また、内部信
号ＬＴＰＰ及びＬＴＮＰは、対応する内部出力信号ＴＡ
ＭＩＰ及びＴＡＭＩＮのハイレベルを受けてそれぞれ選
択的にロウレベルとされ、内部信号ＬＴＰＮ及びＬＴＮ
Ｎは、対応する内部出力信号ＴＡＭＩＰ及びＴＡＭＩＮ
のハイレベルを受けてそれぞれ選択的にハイレベルとさ
れる。これにより、例えばＴ点におけるＴ回線ＴＬＩＮ
Ｂには、出力論理レベルが“０”のとき順次交互に逆相
とされ“１”のとき０Ｖ（ボルト）とされるいわゆるＡ
ＭＩ（ＡｌｔｅｒｎａｔｅｄＭａｒｋ Ｉｎｖｅｒｓｉ
ｏｎ）方式の出力信号が得られる。

【０００５】ところで、Ｔ回線ＴＬＩＮＢには最大８個
の端末装置の結合が許され、パルス駆動回路ＰＤからみ
たＴ回線ＴＬＩＮＢの抵抗は、これらの端末装置の接続
状況や稼動状況に応じて変化する。したがって、パルス
駆動回路ＰＤの出力信号振幅は、ＣＣＩＴＴ（Ｃｏｎｓ
ｕｌｔｉｎｇ Ｃｏｍｍｉｔｔｅｅ ｏｆ Ｉｎｔｅｒ
ｎａｔｉｏｎａｌ Ｔｅｌｅｇｒａｐｈ ａｎｄ Ｔｅ
ｌｅｐｈｏｎｅ）の勧告Ｉ．４３０により、Ｔ回線ＴＬ
ＩＮＢの回線抵抗に応じて規定され、回線抵抗が４００
Ω（オーム）のとき０．６７５Ｖ〜１．２０Ｖ、５０Ω
のとき０．６７５Ｖ〜０．８２５Ｖ、５．６Ωのとき１
５０ｍＶ以下とされる。このため、図１２のパルス送信
回路ＰＴには、ＭＯＳＦＥＴＮ４及びＮ５を中心とする
差動回路と、ＭＯＳＦＥＴＮ７及びＮ８からなるソース
フォロア回路と、そのゲートに所定のゲート電圧ＧＰ１
を受け電流制限手段として作用するＰチャンネルＭＯＳ
ＦＥＴＰ５とを含む内部電源バッファＶＢＢが設けら
れ、これによってパルス駆動回路ＰＤの出力信号振幅を
上記仕様に適合させる方法が採られる。

【０００６】すなわち、内部電源バッファＶＢＢは、Ｔ
回線ＴＬＩＮＢの抵抗が比較的大きくパルス駆動回路Ｐ
Ｄの負荷電流がＭＯＳＦＥＴＰ５による制限電流値例え
ば１９ｍＡ（ミリアンペア）より小さいとき、例えば
２．２Ｖに設定された内部電圧ＶＢ１をそのまま内部電
圧ＶＣとして伝達する。したがって、Ｔ回線ＴＬＩＮＢ
における出力信号の振幅は、抵抗Ｒ３とＴ回線ＴＬＩＮ
Ｂの回線抵抗ＲＬとの電圧分割により決定され、例えば
回線抵抗が４００Ωのとき規定値を満たす約１．０４Ｖ
とされ、５０Ωのとき約０．７５Ｖとされる。一方、Ｔ
回線ＴＬＩＮＢの抵抗が比較的小さくパルス駆動回路Ｐ
Ｄの負荷電流がＭＯＳＦＥＴＰ５による制限電流を超え
ようとすると、内部電源バッファＶＢＢは、この負荷電
流を制限電流値１９ｍＡでクランプする。したがって、
Ｔ回線ＴＬＩＮＢにおける出力信号の振幅は、制限電流
と回線抵抗ＲＬとの積により決定され、例えば回線抵抗
が５．６Ωのとき規定値を満たす約１０６ｍＶとされ
る。

【０００７】ところが、本願発明者等は、Ｓ／Ｔインタ
フェースＬＳＩのさらなる高集積化を図ろうとして次の
ような問題点に直面した。すなわち、上記従来のＳ／Ｔ
インタフェースＬＳＩでは、Ｔ回線ＴＬＩＮＢが５．６
Ωのような小さな回線抵抗とされ内部電源バッファＶＢ
Ｂによる負荷電流のクランプが行われるとき、図１３に
示されるように、電流制限ＭＯＳＦＥＴＰ５のドレイン
つまり内部ノードｎｄの電位が約２Ｖ程度に低下する。
この内部ノードｎｄの電位低下は、高集積化により比較
的大きな容量値となったＭＯＳＦＥＴＰ５のゲートドレ
イン間容量Ｃｇｄを介してそのゲートに伝達され、ゲー
ト電圧ＧＰ１に負のノイズを誘起する。このため、ＭＯ
ＳＦＥＴＰ５による制限電流値が一時的に大きくなり、
Ｔ回線ＴＬＩＮＢにおける出力信号振幅に規格の１５０
ｍＶを超えるオーバーシュートノイズが発生する。ま
た、ゲート電圧ＧＰ１のノイズは、このゲート電圧ＧＰ
１を共通に受ける他のアナログ回路に影響を与え、その
動作特性を低下させる。この結果、Ｓ／Ｔインタフェー
スＬＳＩとしてＣＣＩＴＴの規格を満たすことができな
くなるとともに、その性能及び信頼性が低下する。

【０００８】この発明の目的は、電流制限ＭＯＳＦＥＴ
を含むパルス送信回路の電流制限時における誘起ノイズ
を低減し、その出力信号のオーバーシュートノイズを低
減することにある。この発明の他の目的は、パルス送信
回路を搭載するＳ／ＴインタフェースＬＳＩ等の出力信
号振幅を規格内に設定し、その性能低下及び信頼性低下
を防止することにある。

【０００９】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、総合サービスディジタル網の
加入者線終端装置等に設けられ、所定のゲート電圧を形
成する基準電流発生回路と、ソースフォロア回路を介し
てボルテージフォロア形態とされる演算増幅器及びその
ゲートに上記ゲート電圧を受ける電流制限ＭＯＳＦＥＴ
を含み出力信号振幅設定のための内部電圧をパルス駆動
回路に伝達する内部電源バッファとを含むパルス送信回
路を搭載するＳ／ＴインタフェースＬＳＩにおいて、基
準電流発生回路の出力端子と電流制限ＭＯＳＦＥＴのゲ
ートとの間に、ボルテージフォロア形態とされる演算増
幅器からなるゲート電圧バッファを設けるとともに、電
流制限ＭＯＳＦＥＴのドレイン及びゲート間に、例えば
比較的高い論理スレッショルドレベルを有するＣＭＯＳ
インバータ及び所定の容量手段からなり電流制限ＭＯＳ
ＦＥＴのドレイン電位の変化を反転・微分してそのゲー
トに伝達する帰還回路を設ける。

【００１１】

【作用】上記手段によれば、電流制限ＭＯＳＦＥＴに対
するゲート電圧供給点の駆動能力を高め、ゲート電圧の
誘起ノイズを相殺・抑制して、出力信号のオーバーシュ
ートノイズを抑制できるとともに、このゲート電圧の誘
起ノイズが基準電流発生回路の出力ノードに伝達される
のを防止し、ゲート電圧を共通に受ける他のアナログ回
路の動作に与える影響を防止することができる。この結
果、パルス送信回路を搭載するＳ／ＴインタフェースＬ
ＳＩ等の出力信号振幅を規格内に設定し、その性能低下
及び信頼性低下を防止することができる。

【００１２】

【実施例】図１には、この発明が適用されたパルス送信
回路を含む総合サービスディジタル網（ＩＳＤＮ）の一
実施例の部分的なシステム構成図が示されている。ま
た、図２には、図１の総合サービスディジタル網に含ま
れる加入者線終端装置ＤＳＵの一実施例のブロック図が
示され、図３には、図２の加入者線終端装置ＤＳＵに含
まれるＳ／ＴインタフェースＬＳＩの一実施例のブロッ
ク図が示されている。これらの図をもとに、まずこの実
施例の総合サービスディジタル網及び加入者線終端装置
ＤＳＵならびにＳ／ＴインタフェースＬＳＩの構成及び
動作の概要について説明する。なお、図１ないし図３に
示されるトランス（変圧器）は、実際には近接するブロ
ックに含まれる。また、Ｓ／ＴインタフェースＬＳＩの
各ブロックを構成する回路素子は、公知のＭＯＳＦＥＴ
集積回路の製造技術により、単結晶シリコンのような１
個の半導体基板上に形成される。さらに、Ｓ／Ｔインタ
フェースＬＳＩに関する以下の説明は、加入者線終端装
置ＤＳＵのＴ回線ＴＬＩＮ側に設けられるものを例に進
めるが、その他のＳ／ＴインタフェースＬＳＩについて
はこれと同一構成とされるため、類推されたい。

【００１３】図１において、この実施例の総合サービス
ディジタル網は、構内交換機ＰＢＸを具備しかつ電話回
線である加入者線ＵＬＩＮを介して交換局ＣＯＸに結合
される加入者ＳＵＢを有する。加入者線ＵＬＩＮは、交
換局ＣＯＸ側において局内網終端装置ＯＣＵにより終端
され、加入者ＳＵＢ側において加入者線終端装置ＤＳＵ
により終端される。この加入者線終端装置ＤＳＵは、Ｔ
回線ＴＬＩＮを介して構内交換機ＰＢＸに結合され、さ
らにＳ回線ＳＬＩＮを介して最大８個の端末装置ＴＥ１
〜ＴＥ８に結合される。周知のように、加入者線ＵＬＩ
ＮにおけるインタフェースはいわゆるＵ点とされ、Ｔ回
線ＴＬＩＮ及びＳ回線ＳＬＩＮにおけるインタフェース
はそれぞれＴ点及びＳ点とされる。また、加入者線終端
装置ＤＳＵ及び交換局ＣＯＸならびに端末装置ＴＥ１〜
ＴＥ８は、そのＴ回線ＴＬＩＮ及びＳ回線ＳＬＩＮ側に
それぞれ設けられＳ点及びＴ点のインタフェース整合を
行うＳ／ＴインタフェースＬＳＩをそれぞれ備える。

【００１４】ここで、加入者線終端装置ＤＳＵは、特に
制限されないが、図２に示されるように、加入者線ＵＬ
ＩＮ側に設けられるサージ吸収部ＳＡＢＳと、送信及び
受信用のＴ回線ＴＬＩＮＡ及びＴＬＩＮＢ側に設けられ
るＳ／ＴインタフェースＬＳＩ（Ｓ／ＴＩＬＳＩ）とを
備える。サージ吸収部ＳＡＢＳの出力端子は電源分離部
ＰＳＥＰの入力端子に結合され、電源分離部ＰＳＥＰの
出力端子は、トランスを介してハイブリッド回路ＨＹＢ
に結合される。ハイブリッド回路ＨＹＢはＵインタフェ
ース制御部ＵＩＦＣに結合され、さらにラインドライバ
ＬＤの出力端子とラインレシーバＬＲの入力端子に結合
される。ラインドライバＬＤの入力端子及びラインレシ
ーバＬＲの出力端子はＳ／ＴインタフェースＬＳＩに結
合され、電源分離部ＰＳＥＰはＤＣ／ＤＣコンバータＤ
ＤＣに結合される。

【００１５】加入者線終端装置ＤＳＵのサージ吸収部Ｓ
ＡＢＳは、屋外配線である加入者線ＵＬＩＮに重畳され
る落雷等によるサージノイズを吸収する。また、電源分
離部ＰＳＥＰは、交換局ＣＯＸから加入者線ＵＬＩＮを
介して伝達される例えば４８Ｖの直流電源を分離してＤ
Ｃ／ＤＣコンバータＤＤＣに伝達し、ＤＣ／ＤＣコンバ
ータＤＤＣは、この直流電源を変圧して加入者線終端装
置ＤＳＵの動作電源となる直流電圧ＤＣを形成する。さ
らに、ハイブリッド回路ＨＹＢは、加入者線ＵＬＩＮを
介して伝達される信号の中から受信信号を分離しライン
レシーバＬＲに伝達するとともに、ラインドライバＬＤ
から出力される送信信号を加入者線ＵＬＩＮに伝達し、
Ｕインタフェース制御部ＵＩＦＣは、Ｕ点つまり加入者
線ＵＬＩＮにおけるプロトコル等のインタフェース整合
を制御する。

【００１６】一方、Ｓ／ＴインタフェースＬＳＩは、Ｔ
点つまりＴ回線ＴＬＩＮＡ及びＴＬＩＮＢにおけるプロ
トコル等のインタフェース整合を行い、端末装置ＴＥ１
〜ＴＥ８から構内交換機ＰＢＸ及びＴ回線ＴＬＩＮＡを
介して供給される送信信号をラインドライバＬＤに伝達
するとともに、ラインレシーバＬＲから供給される受信
信号を構内交換機ＰＢＸ及びＴ回線ＴＬＩＮＢを介して
端末装置ＴＥ１〜ＴＥ８に伝達する。なお、端末装置Ｔ
Ｅ１〜ＴＥ８は、その回線制御機能により択一的にＳ回
線ＳＬＩＮに結合されるが、回線制御の過程において８
個の端末装置ＴＥ１〜ＴＥ８が同時にＳ回線ＳＬＩＮに
結合される場合も生じる。

【００１７】ところで、加入者線終端装置ＤＳＵのＳ／
ＴインタフェースＬＳＩは、図３に示されるように、ス
トアドプログラム方式の中央処理ユニットＣＰＵをその
基本構成要素とする。中央処理ユニットＣＰＵには、ク
ロック発生回路ＣＰＧから所定のクロック信号が供給さ
れる。また、中央処理ユニットＣＰＵには、内部バスＢ
ＵＳを介してシリアルインタフェース部ＳＩＦ及びドラ
イバレシーバＤ／Ｒが結合されるとともに、リードオン
リーメモリＲＯＭ，ランダムアクセスメモリＲＡＭ，グ
ルーロジック部ＧＬＵＥならびにＤＭＡ（ダイレクトメ
モリアクセス）コントローラＤＭＡＣが結合される。シ
リアルインタフェース部ＳＩＦには、ラインドライバＬ
Ｄ及びラインレシーバＬＲが結合され、ドライバレシー
バＤ／Ｒには、Ｔ回線ＴＬＩＮＡ及びＴＬＩＮＢが結合
される。

【００１８】Ｓ／ＴインタフェースＬＳＩの中央処理ユ
ニットＣＰＵは、予めリードオンリーメモリＲＯＭに格
納されたプログラムに従っていわゆるレイヤ２に相当す
るプロトコル制御を行うとともに、Ｓ／Ｔインタフェー
スＬＳＩの各部を制御・統轄する。また、グルーロジッ
ク部ＧＬＵＥは、ＩＤ競合制御等のいわゆるレイヤ１の
制御を行い、ＤＭＡコントローラＤＭＡＣは、ランダム
アクセスメモリＲＡＭに対する送信及び受信データの高
速転送に供される。

【００１９】一方、シリアルインタフェース部ＳＩＦ
は、ラインドライバＬＤ及びラインレシーバＬＲに対す
る送信及び受信データのシリアル転送に供され、ドライ
バレシーバＤ／Ｒは、Ｔ回線ＴＬＩＮＡ及びＴＬＩＮＢ
ならびに構内交換機ＰＢＸを介して端末装置ＴＥ１〜Ｔ
Ｅ８と送信及び受信データの授受を行う。なお、ドライ
バレシーバＤ／Ｒはこの発明が適用されたパルス送信回
路を含むが、その具体的構成及び動作ならびに特徴につ
いては後で詳細に説明する。

【００２０】図４には、図３のＳ／ＴインタフェースＬ
ＳＩに含まれるドライバレシーバＤ／Ｒの第１の実施例
のブロック図が示されている。また、図５，図６及び図
７には、図４のドライバレシーバＤ／Ｒに含まれるゲー
ト電圧バッファＧＰＢ，内部電源バッファＶＢＢ及びパ
ルス駆動回路ＰＤの一実施例の回路図がそれぞれ示さ
れ、図８には、図４のドライバレシーバＤ／Ｒに含まれ
るパルス送信回路ＰＴの一実施例の信号波形図が示され
ている。これらの図をもとに、この実施例のドライバレ
シーバＤ／Ｒ及びパルス送信回路ＰＴの具体的構成及び
動作ならびにその特徴について説明する。なお、以下の
回路図において、そのチャンネル（バックゲート）部に
矢印が付されるＭＯＳＦＥＴはＰチャンネル型であっ
て、矢印の付されないＮチャンネルＭＯＳＦＥＴと区別
して示される。

【００２１】図４において、この実施例のドライバレシ
ーバＤ／Ｒは、その出力端子が内部バスＢＵＳに結合さ
れるパルス受信回路ＰＲと、その入力端子が内部バスＢ
ＵＳに結合されるパルス送信回路ＰＴとを備え、さらに
基準電圧発生回路ＶＲＧ，トリミング回路ＴＲ及び基準
電流発生回路ＭＣＧを備える。パルス受信回路ＰＲの入
力端子は、抵抗Ｒ１及びＲ２を介してトランスＴ１の一
次側に結合され、このトランスＴ１の二次側は、Ｔ回線
ＴＬＩＮＡに結合される。また、パルス送信回路ＰＴの
出力端子は、抵抗Ｒ３及びＲ４を介してトランスＴ２の
一次側に結合され、このトランスＴ２の二次側はＴ回線
ＴＬＩＮＢに結合される。

【００２２】ドライバレシーバＤ／Ｒの基準電圧発生回
路ＶＲＧは、安定した電位の基準電圧ＶＲを形成して、
トリミング回路ＴＲに供給する。また、トリミング回路
ＴＲは、基準電圧発生回路ＶＲＧから供給される基準電
圧ＶＲをもとに所定の内部電圧ＶＢ１及びＶＢ２を形成
し、基準電流発生回路ＭＣＧならびにパルス受信回路Ｐ
Ｒ及びパルス送信回路ＰＴに供給する。さらに、基準電
流発生回路ＭＣＧは、トリミング回路ＴＲから供給され
る内部電圧ＶＢ１及びＶＢ２をもとにそれぞれ所定値の
ミラー電流に相当するゲート電圧ＧＰ１及びＧＮ１を形
成し、パルス受信回路ＰＲ及びパルス送信回路ＰＴに供
給する。なお、この実施例において、内部電圧ＶＢ１
は、特に制限されないが、２．２Ｖとされ、内部電圧Ｖ
Ｂ２は０．７８Ｖ〜１．８７Ｖの範囲内で調整可能とさ
れる。

【００２３】一方、パルス受信回路ＰＲは、端末装置Ｔ
Ｅ１〜ＴＥ８からＴ回線ＴＬＩＮＡを介して伝達される
ＡＭＩ形式の送信データを受信し、内部バスＢＵＳを介
してランダムアクセスメモリＲＡＭに伝達する。これら
の送信データは、所定のプロトコル制御を受けた後、Ｓ
／ＴインタフェースＬＳＩのシリアルインタフェース部
ＳＩＦを経て加入者線終端装置ＤＳＵのラインドライバ
ＬＤに伝達され、さらにハイブリッド回路ＨＹＢを介し
て加入者線ＵＬＩＮに送出される。

【００２４】次に、パルス送信回路ＰＴは、その入力端
子が内部バスＢＵＳに結合される送信信号中継回路ＴＤ
ＲＰと、その出力端子が抵抗Ｒ３及びＲ４を介してトラ
ンスＴ２の一次側に結合されるパルス駆動回路ＰＤとを
備え、さらにゲート電圧バッファＧＰＢ及び内部電源バ
ッファＶＢＢを備える。このうち、ゲート電圧バッファ
ＧＰＢの非反転入力端子＋には、基準電流発生回路ＭＣ
Ｇからゲート電圧ＧＰ１が供給され、その反転入力端子
−はその出力端子に共通結合される。また、内部電源バ
ッファＶＢＢの非反転入力端子＋には、トリミング回路
ＴＲから内部電圧ＶＢ１が供給され、その反転入力端子
−はその出力端子に共通結合される。ゲート電圧バッフ
ァＧＰＢ及び内部電源バッファＶＢＢには、基準電流発
生回路ＭＣＧからゲート電圧ＧＮ１が共通に供給され、
パルス駆動回路ＰＤには、送信信号中継回路ＴＤＲＰか
ら内部出力信号ＴＡＭＩＰ及びＴＡＭＩＮが供給され
る。さらに、内部電源バッファＶＢＢには、ゲート電圧
バッファＧＰＢの出力信号つまりゲート電圧ＧＰ１１が
供給され、パルス駆動回路ＰＤには、内部電源バッファ
ＶＢＢの出力信号つまり内部電圧ＶＣが供給される。

【００２５】ここで、パルス送信回路ＰＴのゲート電圧
バッファＧＰＢは、図５に示されるように、Ｎチャンネ
ル型の差動ＭＯＳＦＥＴＮ１及びＮ２を含む。これらの
差動ＭＯＳＦＥＴのドレインは、ＰチャンネルＭＯＳＦ
ＥＴＰ１及びＰ２を介してアナログ回路用の電源電圧Ａ
ＶＤＤ（第１の電源電圧）に結合され、その共通結合さ
れたソースは、電流源となるＮチャンネルＭＯＳＦＥＴ
Ｎ３を介して回路の接地電位（第２の電源電圧）に結合
される。ＭＯＳＦＥＴＮ１のゲートは、ゲート電圧バッ
ファＧＰＢの非反転入力端子＋に結合され、ＭＯＳＦＥ
ＴＮ２のゲートは、その反転入力端子−に結合される。
また、ＭＯＳＦＥＴＰ１及びＰ２のゲートは、互いに共
通結合された後ＭＯＳＦＥＴＮ２のドレインに結合さ
れ、ＭＯＳＦＥＴＮ３のゲートには、ゲート電圧ＧＮ１
が供給される。

【００２６】これにより、ＭＯＳＦＥＴＮ３は、ゲート
電圧ＧＮ１に相当するミラー電流を流して定電流源とし
て作用し、ＭＯＳＦＥＴＰ１及びＰ２は、差動ＭＯＳＦ
ＥＴＮ１及びＮ２に対するアクティブ負荷として作用す
る。また、ＭＯＳＦＥＴＮ１及びＮ２は、ＭＯＳＦＥＴ
Ｐ１及びＰ２ならびにＮ３とともに一つの演算増幅器
（第１の演算増幅器）を構成し、その反転入力端子−及
び出力端子が共通結合されることでいわゆるボルテージ
フォロア形態とされる。この結果、ゲート電圧バッファ
ＧＰＢは、その入力インピーダンスがほぼ無限大とされ
その出力インピーダンスがほぼゼロとされるいわゆるイ
ンピーダンス変換回路として機能し、その非反転入力端
子＋に供給されるゲート電圧ＧＰ１をゲート電圧ＧＰ１
１としてそのままの電位で内部電源バッファＶＢＢに伝
達する。

【００２７】一方、内部電源バッファＶＢＢは、図６に
示されるように、Ｎチャンネル型の差動ＭＯＳＦＥＴＮ
４及びＮ５を中心とする同様な演算増幅器（第２の演算
増幅器）と、ＮチャンネルＭＯＳＦＥＴＮ７（第１のＭ
ＯＳＦＥＴ）及びＮ８からなるソースフォロア回路とを
含む。このうち、演算増幅器を構成する差動ＭＯＳＦＥ
ＴＮ４及びＮ５のゲートは、内部電源バッファＶＢＢの
非反転入力端子＋及び反転入力端子−にそれぞれ結合さ
れる。また、ＭＯＳＦＥＴＮ７のゲートは、演算増幅器
の出力端子つまりＭＯＳＦＥＴＮ５のドレインに結合さ
れ、そのソースは、内部電源バッファＶＢＢの出力端子
に結合されるとともに、ＭＯＳＦＥＴＮ８を介して回路
の接地電位に結合される。ＭＯＳＦＥＴＮ８のゲートに
は、ゲート電圧ＧＮ１が供給される。また、ＭＯＳＦＥ
ＴＮ７のゲートと回路の接地電位との間には、位相補償
用のキャパシタＣ１が設けられる。

【００２８】この実施例において、内部電源バッファＶ
ＢＢは、さらに電源電圧ＡＶＤＤとＭＯＳＦＥＴＮ７の
ドレインとの間に設けられそのゲートに上記ゲート電圧
バッファＧＰＢの出力信号つまりゲート電圧ＧＰ１１を
受けるＰチャンネルＭＯＳＦＥＴＰ５（第２のＭＯＳＦ
ＥＴ）を含む。このＭＯＳＦＥＴＰ５は、ゲート電圧Ｇ
Ｐ１１に相当するミラー電流を流していわゆる電流制限
手段として機能し、内部電源バッファＶＢＢの出力端子
から流される負荷電流の値を例えば１９ｍＡにクランプ
すべく作用する。前述のように、内部電源バッファＶＢ
Ｂの非反転入力端子＋には、トリミング回路ＴＲから内
部電圧ＶＢ１が供給され、その反転入力端子−及び出力
端子は共通結合される。この結果、内部電源バッファＶ
ＢＢは、その出力電流がＭＯＳＦＥＴＰ５によりクラン
プされないことを条件に、入力インピーダンスがほぼ無
限大とされ出力インピーダンスがほぼゼロとされるイン
ピーダンス変換回路として機能し、その非反転入力端子
＋に供給される内部電圧ＶＢ１を内部電圧ＶＣとしてそ
のままパルス駆動回路ＰＤに伝達する。

【００２９】次に、パルス駆動回路ＰＤは、図７に示さ
れるように、内部出力信号ＴＡＭＩＰ及びＴＡＭＩＮを
受けるデコーダＤＥＣを含み、さらに内部電源バッファ
ＶＢＢの出力端子つまり内部電圧供給点ＶＣとその非反
転出力端子ＬＴＰ及び反転出力端子ＬＴＮとの間ならび
にこれらの非反転及び反転出力端子と回路の接地電位と
の間にそれぞれ設けられるＰチャンネル型の駆動ＭＯＳ
ＦＥＴＰ６及びＰ７ならびにＮチャンネル型の駆動ＭＯ
ＳＦＥＴＮ９及びＮＡを含む。このうち、ＭＯＳＦＥＴ
Ｐ６及びＰ７のゲートには、デコーダＤＥＣから内部信
号ＬＴＰＰ及びＬＴＮＰがそれぞれ供給され、ＭＯＳＦ
ＥＴＮ９及びＮＡのゲートには、内部信号ＬＴＰＮ及び
ＬＴＮＮがそれぞれ供給される。パルス送信回路ＰＴの
非反転出力端子ＬＴＰ及び反転出力端子ＬＴＮは、抵抗
Ｒ３及びＲ４を介してトランスＴ２の一次側に結合され
る。この実施例において、抵抗Ｒ３の抵抗値は、約２
３．３Ωとされる。また、トランスＴ２の巻数比は２：
１とされ、その二次側には等価的にＴ回線ＴＬＩＮＢの
回線抵抗に相当する負荷が結合される。

【００３０】ここで、送信信号中継回路ＴＤＲＰからパ
ルス駆動回路ＰＤに供給される内部出力信号ＴＡＭＩＰ
及びＴＡＭＩＮは、図８に例示されるように、Ｔ回線Ｔ
ＬＩＮＢに出力すべきデータの論理レベルが“１”とさ
れるときともに回路の接地電位つまり０Ｖのようなロウ
レベルとされ、“０”とされるとき順次交互に電源電圧
ＶＤＤのようなハイレベルとされる。また、デコーダＤ
ＥＣから出力される内部信号ＬＴＰＰ及びＬＴＮＰは、
対応する内部出力信号ＴＡＭＩＰ及びＴＡＭＩＮがハイ
レベルとされるときそれぞれ選択的にロウレベルとさ
れ、内部信号ＬＴＮＮ及びＬＴＰＮは、対応する内部出
力信号ＴＡＭＩＰ及びＴＡＭＩＮがハイレベルとされる
ときそれぞれ選択的にハイレベルとされる。

【００３１】これらのことから、出力論理レベルが
“１”とされるのを受けて内部信号ＬＴＰＰ及びＬＴＮ
Ｐがともにハイレベルとされ内部信号ＬＴＮＮ及びＬＴ
ＰＮがともにロウレベルとされるとき、パルス駆動回路
ＰＤでは、すべての駆動ＭＯＳＦＥＴＰ６及びＰ７なら
Ｎ９及びＮＡがオフ状態となり、非反転出力端子ＬＴＰ
及び反転出力端子ＬＴＮはハイインピーダンス状態とな
って、Ｔ回線ＴＬＩＮＢにおける出力信号のレベルは０
Ｖとなる。

【００３２】一方、出力論理レベルが“０”とされるこ
とによりまず内部信号ＬＴＰＰがロウレベルとされ内部
信号ＬＴＮＮがハイレベルとされると、パルス駆動回路
ＰＤでは、駆動ＭＯＳＦＥＴＰ６及びＮＡが同時にオン
状態となり、駆動ＭＯＳＦＥＴＰ７及びＮ９はともにオ
フ状態となる。したがって、パルス送信回路ＰＴの非反
転出力端子ＬＴＰには、駆動ＭＯＳＦＥＴＰ６を介して
内部電圧ＶＣが出力され、反転出力端子ＬＴＮには、駆
動ＭＯＳＦＥＴＮＡを介して回路の接地電位が出力され
る。これにより、Ｔ回線ＴＬＩＮＢには、その回線抵抗
に応じた順方向の所定の電位を有する出力信号が得られ
る。

【００３３】次に、出力論理レベルが再度“０”とされ
ることにより内部信号ＬＴＮＰがロウレベルとされ内部
信号ＬＴＰＮがハイレベルとされると、パルス駆動回路
ＰＤでは、駆動ＭＯＳＦＥＴＰ７及びＮ９が同時にオン
状態となり、駆動ＭＯＳＦＥＴＰ６及びＮＡはともにオ
フ状態となる。したがって、パルス送信回路ＰＴの非反
転出力端子ＬＴＰには、駆動ＭＯＳＦＥＴＰ９を介して
回路の接地電位が出力され、反転出力端子ＬＴＮには、
駆動ＭＯＳＦＥＴＰ７を介して内部電圧ＶＣが出力され
る。これにより、Ｔ回線ＴＬＩＮＢには、その回線抵抗
に応じた逆方向の所定の電位を有する出力信号が得られ
る。

【００３４】ところで、内部電源バッファＶＢＢからパ
ルス駆動回路ＰＤに供給される内部電圧ＶＣの電位は、
前述のように、電流制限ＭＯＳＦＥＴＰ５による電流ク
ランプが行われないとき、内部電圧ＶＢ１と同電位つま
り２．２Ｖとされ、電流クランプが行われるときには
０．５Ｖ程度に低下して、その出力電流は１９ｍＡに制
限される。また、トランスＴ２の巻線比は２：１とさ
れ、その一次側に設けられる抵抗Ｒ３は約２３．３Ωと
される。このため、出力論理レベルが“０”とされしか
も電流制限ＭＯＳＦＥＴＰ５による電流クランプが行わ
れないとき、Ｔ回線ＴＬＩＮＢに得られる出力信号の０
Ｖに対する振幅Ｖｏｎは、トランスＴ２の二次側に得ら
れる１．１Ｖの出力電圧を抵抗Ｒ３とＴ回線ＴＬＩＮＢ
の回線抵抗ＲＬとにより分圧して得られる値つまり、 Ｖｏｎ＝１．１×ＲＬ／（Ｒ３＋ＲＬ） となり、回線抵抗が４００Ωとされるとき、ＣＣＩＴＴ
による規定値０．６７５Ｖ〜１．２０Ｖを満たす約１．
０４Ｖとされ、回線抵抗が５０Ωとされるとき、規定値
０．６７５Ｖ〜０．８２５Ｖを満たす約０．７５Ｖとさ
れる。

【００３５】一方、出力論理レベルが“０”とされしか
も電流制限ＭＯＳＦＥＴＰ５による電流クランプが行わ
れるとき、Ｔ回線ＴＬＩＮＢに得られる出力信号の０Ｖ
に対する振幅Ｖｏｌは、電流制限ＭＯＳＦＥＴＰ５によ
る電流制限値ＩＬつまり１９ｍＡとＴ回線ＴＬＩＮＢの
回線抵抗ＲＬとの積つまり、 Ｖｏｌ＝ＩＬ×ＲＬ となり、回線抵抗が５．６Ωとされるとき、図８に示さ
れるように、ＣＣＩＴＴによる規定値１５０ｍＶ以下を
満たす約１０６ｍＶとなる。

【００３６】なお、出力論理レベルが“０”とされしか
も電流制限ＭＯＳＦＥＴＰ５による電流クランプが行わ
れるとき、図６の内部電源バッファＶＢＢでは、電流制
限ＭＯＳＦＥＴＰ５のドレインつまり内部ノードｎｄの
電位が約２Ｖまで低下する。この内部ノードｎｄの電位
低下は、ＭＯＳＦＥＴＰ５のゲートドレイン間容量Ｃｇ
ｄを介してそのゲートに伝達され、ゲート電圧ＧＰ１１
の電位を一時的に低下させるため、ＭＯＳＦＥＴＰ５に
よる電流制限値が一時的に大きくなり、Ｔ回線ＴＬＩＮ
Ｂにおける出力信号にオーバーシュートノイズが発生す
る。

【００３７】しかし、この実施例のパルス送信回路ＰＴ
では、前述のように、基準電流発生回路ＭＣＧにより形
成されるゲート電圧ＧＰ１をゲート電圧ＧＰ１１として
内部電源バッファＶＢＢに伝達するゲート電圧バッファ
ＧＰＢが設けられるため、このゲート電圧バッファＧＰ
Ｂの比較的大きな駆動能力によってゲート電圧ＧＰ１１
の電位低下が抑制されるとともに、そのインピーダンス
変換作用によってゲート電圧ＧＰ１１の電位低下が基準
電流発生回路ＭＣＧの出力端子つまりゲート電圧供給点
ＧＰ１に伝達されるのを防止することができる。これに
より、ゲート電圧ＧＰ１１の電位低下は、図８に示され
るように、約１２０ｍＶに抑制され、Ｔ回線ＴＬＩＮＢ
における出力信号のピーク値は約１４０ｍＶとなって、
１５０ｍＶ以下の規定値を満たすものとなる。また、ゲ
ート電圧供給点ＧＰ１の電位が安定化されることで、ゲ
ート電圧ＧＰ１を受ける他のアナログ回路の動作が安定
化され、その動作特性の低下を防止することができる。
以上の結果、パルス送信回路ＰＴを含むＳ／Ｔインタフ
ェースＬＳＩの出力信号振幅を規格内に設定し、その性
能低下及び信頼性低下を防止することができるものであ
る。

【００３８】図９には、図３のＳ／ＴインタフェースＬ
ＳＩのドライバレシーバＤ／Ｒに含まれるパルス送信回
路ＰＴの第２の実施例の回路ブロック図が示され、図１
０には、その一実施例の信号波形図が示されている。な
お、この実施例は、前記図４ないし図８の実施例を基本
的に踏襲するものであるため、これと異なる部分につい
てのみ説明を追加する。

【００３９】図９において、この実施例のパルス送信回
路ＰＴは、ＰチャンネルＭＯＳＦＥＴＰ８及びＮチャン
ネルＭＯＳＦＥＴＮＢからなるＣＭＯＳ（相補型ＭＯ
Ｓ）インバータと所定の容量手段つまりキャパシタＣ２
とにより構成され、内部電源バッファＶＢＢを構成する
電流制限ＭＯＳＦＥＴＰ５のドレインつまり内部ノード
ｎｄとそのゲートつまりゲート電圧バッファＧＰＢの反
転入力端子−との間に設けられる帰還回路を含む。この
実施例において、ＭＯＳＦＥＴＰ８及びＮＢからなるＣ
ＭＯＳインバータは、比較的高い論理スレッショルドレ
ベルを持つべく設計される。このＣＭＯＳインバータ及
びキャパシタＣ２からなる帰還回路は、電流制限ＭＯＳ
ＦＥＴＰ５による電流クランプが行われるとき、ＭＯＳ
ＦＥＴＰ５のドレイン電位の低下を反転し微分してその
ゲートに伝達し、ゲートドレイン間容量Ｃｇｄを介する
ゲート電圧ＧＰ１１の電位低下を相殺すべく作用する。
これにより、ゲート電圧ＧＰ１１の電位低下は、図１０
に示されるように、比較的早い時点で相殺され、これに
ともなってＴ回線ＴＬＩＮＢにおける出力信号のオーバ
ーシュートノイズが抑制されるものとなる。この結果、
パルス送信回路ＰＴを含むＳ／ＴインタフェースＬＳＩ
の出力信号振幅マージンをさらに拡大し、その性能低下
及び信頼性低下をさらに確実に防止できるものとなる。

【００４０】図１１には、図３のＳ／Ｔインタフェース
ＬＳＩのドライバレシーバＤ／Ｒに含まれるパルス送信
回路ＰＴの第３の実施例の回路ブロック図が示されてい
る。なお、この実施例は、前記図４ないし図８の実施例
を基本的に踏襲するものであるため、これと異なる部分
についてのみ説明を追加する。

【００４１】図１１において、この実施例のパルス送信
回路ＰＴは、演算増幅器ＯＡ１（第３の演算増幅器）を
中心とする反転増幅回路と所定の容量手段つまりキャパ
シタＣ３とにより構成され、内部電源バッファＶＢＢを
構成する電流制限ＭＯＳＦＥＴＰ５のドレインつまり内
部ノードｎｄとそのゲートつまりゲート電圧バッファＧ
ＰＢの反転入力端子−との間に設けられる帰還回路を含
む。演算増幅器ＯＡ１の反転入力端子−は、抵抗Ｒ５を
介して内部ノードｎｄに結合されるとともに、抵抗Ｒ６
を介してその出力端子に結合される。また、演算増幅器
ＯＡ１の非反転入力端子＋には前記内部電圧ＶＢ１が供
給され、演算増幅器ＯＡ１はこの内部電圧ＶＢ１を仮想
接地点として動作する。この反転増幅回路及びキャパシ
タＣ３からなる帰還回路は、電流制限ＭＯＳＦＥＴＰ５
による電流クランプが行われるとき、ＭＯＳＦＥＴＰ５
のドレイン電位の低下を反転し微分してそのゲートに伝
達し、ゲートドレイン間容量Ｃｇｄを介するゲート電圧
ＧＰ１１の電位低下を相殺すべく作用する。これによ
り、ゲート電圧ＧＰ１１の電位低下は、前記図９の実施
例と同様比較的早い時点で相殺され、これにともなって
Ｔ回線ＴＬＩＮＢの出力信号のオーバーシュートノイズ
が抑制される。この結果、パルス送信回路ＰＴを含むＳ
／ＴインタフェースＬＳＩの出力信号振幅マージンをさ
らに拡大し、その性能低下及び信頼性低下をさらに確実
に防止できるものとなる。

【００４２】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）総合サービスディジタル網の加入者線終端装置等
に設けられ、所定のゲート電圧を形成する基準電流発生
回路と、ソースフォロア回路を介してボルテージフォロ
ア形態とされる演算増幅器及びそのゲートに上記ゲート
電圧を受ける電流制限ＭＯＳＦＥＴを含み出力信号振幅
設定のための内部電圧をパルス駆動回路に伝達する内部
電源バッファとを含むパルス送信回路を搭載するＳ／Ｔ
インタフェースＬＳＩにおいて、基準電流発生回路の出
力端子と電流制限ＭＯＳＦＥＴのゲートとの間に、ボル
テージフォロア形態の演算増幅器からなるゲート電圧バ
ッファを設けることで、電流制限ＭＯＳＦＥＴに対する
ゲート電圧供給点の駆動能力を高め、ゲート電圧の誘起
ノイズを抑制できるという効果が得られる。

【００４３】（２）上記（１）項において、電流制限Ｍ
ＯＳＦＥＴのドレイン・ゲート間に、例えば比較的高い
論理スレッショルドレベルを有するＣＭＯＳインバータ
又は上記内部電圧を仮想接地点とする反転増幅回路と所
定の容量手段とからなり、電流制限ＭＯＳＦＥＴのドレ
イン電位の変化を反転・微分してそのゲートに伝達する
帰還回路を設けることで、そのゲートドレイン間容量を
介してゲート電圧に誘起されるノイズを相殺することが
できるという効果が得られる。 （３）上記（１）項及び（２）項により、電流制限ＭＯ
ＳＦＥＴの電流制限値の変化を抑制し、パルス送信回路
の出力信号のオーバーシュートノイズを抑制することが
できるという効果が得られる。 （４）上記（１）項及び（２）項により、ゲート電圧の
誘起ノイズが基準電流発生回路の出力ノードに伝達され
るのを防止し、ゲート電圧を共通に受ける他のアナログ
回路に与える影響を防止できるという効果が得られる。 （５）上記（１）項ないし（４）項により、パルス送信
回路を搭載するＳ／ＴインタフェースＬＳＩ等の出力信
号振幅を規格内に設定し、その性能低下及び信頼性低下
を防止することができるという効果が得られる。

【００４４】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１，図２及び図３において、総合サービスディジ
タル網，加入者線終端装置ＤＳＵ及びＳ／Ｔインタフェ
ースＬＳＩのシステム構成及びブロック構成は、これら
の実施例による制約を受けない。図４，図９及び図１１
において、ドライバレシーバＤ／Ｒ及びパルス送信回路
ＰＴは、任意のブロック構成を採りうるし、トランスＴ
１及びＴ２の巻数比，抵抗Ｒ１及びＲ２の抵抗値，内部
電圧ＶＢ１及びＶＣならびに出力信号の具体的電位等
は、任意の値を採りうる。図５，図６及び図７におい
て、ゲート電圧バッファＧＰＢ，内部電源バッファＶＢ
Ｂ及びパルス駆動回路ＰＤの具体的構成は、種々の実施
形態を採りうるし、電源電圧の極性及び絶対値ならびに
ＭＯＳＦＥＴの導電型等は、これらの実施例による制約
をうけない。

【００４５】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である総合
サービスディジタル網のＳ／ＴインタフェースＬＳＩに
搭載されるパルス送信回路に適用した場合について説明
したが、それに限定されるものではなく、例えば、パル
ス送信回路として単体で形成されるものや同様なパルス
送信回路を含む各種の通信網ならびにそのインタフェー
スＬＳＩにも適用できる。この発明は、少なくとも電流
制限手段を含むパルス送信回路ならびにこのようなパル
ス送信回路を含む装置及びシステムに広く適用できる。

【００４６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、総合サービスディジタル網
の加入者線終端装置等に設けられ、所定のゲート電圧を
形成する基準電流発生回路と、ソースフォロア回路を介
してボルテージフォロア形態とされる演算増幅器及びそ
のゲートに上記ゲート電圧を受ける電流制限ＭＯＳＦＥ
Ｔを含み出力信号振幅設定のための内部電圧をパルス駆
動回路に伝達する内部電源バッファとを含むパルス送信
回路を搭載するＳ／ＴインタフェースＬＳＩ等におい
て、基準電流発生回路の出力端子と電流制限ＭＯＳＦＥ
Ｔのゲートとの間に、ボルテージフォロア形態の演算増
幅器からなるゲート電圧バッファを設けるとともに、電
流制限ＭＯＳＦＥＴのドレイン及びゲート間に、例えば
比較的高い論理スレッショルドレベルを有するＣＭＯＳ
インバータ及び所定の容量手段からなり電流制限ＭＯＳ
ＦＥＴのドレイン電位の変化を反転・微分してそのゲー
トに伝達する帰還回路を設けることで、電流制限ＭＯＳ
ＦＥＴに対するゲート電圧供給点の駆動能力を高め、ゲ
ート電圧の誘起ノイズを相殺・抑制して、出力信号のオ
ーバーシュートノイズを抑制することができるととも
に、このゲート電圧の誘起ノイズが基準電流発生回路の
出力ノードに伝達されるのを防止し、誘起ノイズがゲー
ト電圧を共通に受ける他のアナログ回路の動作に与える
影響を防止することができる。この結果、パルス送信回
路を含むＳ／ＴインタフェースＬＳＩ等の出力信号振幅
を規格内に設定し、その性能低下及び信頼性低下を防止
することができる。

【図面の簡単な説明】

【図１】この発明が適用されたパルス送信回路を含む総
合サービスディジタル網の一実施例を示す部分的なシス
テム構成図である。

【図２】図１の総合サービスディジタル網に含まれる加
入者線終端装置の一実施例を示すブロック図である。

【図３】図２の加入者線終端装置に含まれるＳ／Ｔイン
タフェースＬＳＩの一実施例を示すブロック図である。

【図４】図３のＳ／ＴインタフェースＬＳＩに搭載され
るドライバレシーバの第１の実施例を示すブロック図で
ある。

【図５】図４のドライバレシーバのパルス送信回路に含
まれる内部電源バッファの一実施例を示す回路図であ
る。

【図６】図４のドライバレシーバのパルス送信回路に含
まれるゲート電圧バッファの一実施例を示す回路図であ
る。

【図７】図４のドライバレシーバのパルス送信回路に含
まれるパルス駆動回路の一実施例を示す部分的な回路図
である。

【図８】図４のドライバレシーバのパルス送信回路の一
例を示す信号波形図である。

【図９】図３のＳ／ＴインタフェースＬＳＩのドライバ
レシーバに含まれるパルス送信回路の第２の実施例を示
すブロック図である。

【図１０】図９のパルス送信回路の一例を示す信号波形
図である。

【図１１】図３のＳ／ＴインタフェースＬＳＩのドライ
バレシーバに含まれるパルス送信回路の第３の実施例を
示すブロック図である。

【図１２】従来のＳ／ＴインタフェースＬＳＩのドライ
バレシーバに含まれるパルス送信回路の一例を示すブロ
ック図である。

【図１３】図１２のパルス送信回路の一例を示す信号波
形図である。

【符号の説明】

ＩＳＤＮ・・・総合サービスディジタル網、ＣＯＸ・・
・交換局、ＯＣＵ・・・局内網終端装置、ＳＵＢ・・・
加入者、ＤＳＵ・・・加入者線終端装置、ＰＢＸ・・・
構内交換機、ＴＥ１〜ＴＥ８・・・端末装置、ＵＬＩＮ
・・・Ｕ回線（加入者線）、ＴＬＩＮ・・・Ｔ回線、Ｓ
ＬＩＮ・・・Ｓ回線。ＳＡＢＳ・・・サージ吸収部、Ｐ
ＳＥＰ・・・電源分離部、ＤＤＣ・・・ＤＣ／ＤＣコン
バータ、ＨＹＢ・・・ハイブリッド回路、ＵＩＦＣ・・
・Ｕインタフェース制御部、ＬＤ・・・ラインドライ
バ、ＬＲ・・・ラインレシーバ、Ｓ／ＴＩＬＳＩ・・・
Ｓ／ＴインタフェースＬＳＩ。ＣＰＵ・・・中央処理ユ
ニット、ＣＰＧ・・・クロック発生回路、ＢＵＳ・・・
内部バス、ＳＩＦ・・・シリアルインタフェース部、Ｄ
／Ｒ・・・ドライバレシーバ、ＧＬＵＥ・・・グルーロ
ジック部、ＤＭＡＣ・・・ＤＭＡ（ダイレクトメモリア
クセス）コントローラ、ＲＯＭ・・・リードオンリーメ
モリ、ＲＡＭ・・・ランダムアクセスメモリ。ＶＲＧ・
・・基準電圧発生回路、ＴＲ・・・トリミング回路、Ｍ
ＣＧ・・・基準電流発生回路、ＰＲ・・・パルス受信回
路、ＰＴ・・・パルス送信回路、ＴＤＲＰ・・・送信信
号中継回路、ＰＤ・・・パルス駆動回路、ＧＰＢ・・・
ゲート電圧バッファ、ＶＢＢ・・・内部電源バッファ。
ＤＥＣ・・・デコーダ、ＯＡ１・・・演算増幅器。Ｒ１
〜Ｒ６・・・抵抗、Ｔ１〜Ｔ２・・・トランス（変圧
器）、Ｐ１〜Ｐ８・・・ＰチャンネルＭＯＳＦＥＴ、Ｎ
１〜ＮＢ・・・ＮチャンネルＭＯＳＦＥＴ、Ｃ１〜Ｃ３
・・・キャパシタ、Ｃｇｄ・・・ゲートドレイン間容
量。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 所定値のミラー電流に相当するゲート電
   圧を形成する基準電流発生回路と、ボルテージフォロア
   形態とされる第１の演算増幅器を含み上記ゲート電圧を
   伝達するゲート電圧バッファと、ソースフォロア回路を
   介してボルテージフォロア形態とされる第２の演算増幅
   器及び第１の電源電圧と上記ソースフォロア回路を構成
   する第１のＭＯＳＦＥＴのドレインとの間に設けられそ
   のゲートが上記ゲート電圧バッファの出力端子に結合さ
   れることで電流制限手段として作用する第２のＭＯＳＦ
   ＥＴを含み所定の内部電圧を伝達する内部電源バッファ
   と、上記内部電源バッファの出力端子と回路の非反転及
   び反転出力端子との間ならびに回路の非反転及び反転出
   力端子と第２の電源電圧との間にそれぞれ設けられ内部
   出力信号に従って選択的にオン状態とされる複数の駆動
   ＭＯＳＦＥＴを含むパルス駆動回路とを具備することを
   特徴とするパルス送信回路。
2. 【請求項２】 上記第１及び第２のＭＯＳＦＥＴの共通
   結合されたドレインと上記ゲート電圧バッファの出力端
   子との間には、比較的高い論理スレッショルドレベルを
   有するＣＭＯＳインバータ及び所定の容量手段からなる
   帰還回路が設けられることを特徴とする請求項１のパル
   ス送信回路。
3. 【請求項３】 上記第１及び第２のＭＯＳＦＥＴの共通
   結合されたドレインと上記ゲート電圧バッファの出力端
   子との間には、第３の演算増幅器を含み上記内部電圧を
   仮想接地点とする反転増幅回路及び所定の容量手段から
   なる帰還回路が設けられることを特徴とする請求項１の
   パルス送信回路。
4. 【請求項４】 上記パルス送信回路は、総合サービスデ
   ィジタル網の加入者線終端装置を構成するＳ／Ｔインタ
   フェースＬＳＩに搭載されるものであることを特徴とす
   る請求項１，請求項２又は請求項３のパルス送信回路。