JPH0720494A - Active matrix substrate and its manufacture - Google Patents
Active matrix substrate and its manufactureInfo
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- JPH0720494A JPH0720494A JP15198693A JP15198693A JPH0720494A JP H0720494 A JPH0720494 A JP H0720494A JP 15198693 A JP15198693 A JP 15198693A JP 15198693 A JP15198693 A JP 15198693A JP H0720494 A JPH0720494 A JP H0720494A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、液晶等の表示装置に用
いられるアクティブマトリックス基板及びその製造方法
に関し、特に、各画素に設けられる補助容量素子形成に
よる特性劣化を防止するアクティブマトリックス基板及
びその製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an active matrix substrate used in a display device such as a liquid crystal display and a method for manufacturing the same, and more particularly to an active matrix substrate for preventing characteristic deterioration due to formation of auxiliary capacitance elements provided in each pixel and the same The present invention relates to a manufacturing method.
【0002】[0002]
【従来の技術及び発明が解決しようとする課題】アクテ
ィブマトリックス型液晶表示装置(以下、「AMLC
D」と記す)は、各画素にスイッチング素子を設けて、
各画素の信号電圧を各画素の容量に記録して表示させる
ものである。従って、パネルの対向電極間の容量が小さ
いとスイッチング素子のリーク電流やソース−ゲート間
の寄生容量などが問題となる。また、液晶の容量が経時
的に変化し、表示品質を低下させる。BACKGROUND OF THE INVENTION Active matrix type liquid crystal display devices (hereinafter referred to as "AMLC").
D)) is a switching element provided in each pixel,
The signal voltage of each pixel is recorded in the capacitance of each pixel and displayed. Therefore, if the capacitance between the opposing electrodes of the panel is small, the leakage current of the switching element and the parasitic capacitance between the source and the gate become problems. In addition, the capacity of the liquid crystal changes with time, which deteriorates the display quality.
【0003】そこで、従来より補助容量素子を各画素に
設けて全体の容量を大きくするという手法がとられてき
た。例えば、図7の等価回路に示したようなアクティブ
マトリックス基板を用いることにより、液晶容量変化、
スイッチングトランジスタのリーク電流、寄生容量に対
して、画素電圧の変動が少なくなり、良好な画質特性が
得られる。Therefore, conventionally, a method has been adopted in which an auxiliary capacitance element is provided in each pixel to increase the total capacitance. For example, by using an active matrix substrate as shown in the equivalent circuit of FIG.
The fluctuation of the pixel voltage with respect to the leakage current and parasitic capacitance of the switching transistor is reduced, and good image quality characteristics can be obtained.
【0004】また、近年、移動度の大きいポリシリコン
を用いて駆動回路を基板上に一体化する試みがなされて
いる。ポリシリコンを用いる場合には、通常、600℃
以上の高温になること、ソース及びドレインを自己整合
的な不純物注入によって形成するため、図8(e)に示
したように、ゲート電極を活性層に対し、基板と反対に
形成するトップゲートプレーナ型トランジスタが用いら
れている。In recent years, attempts have been made to integrate a drive circuit on a substrate by using polysilicon having high mobility. When using polysilicon, it is usually 600 ° C.
Since the source temperature and the drain temperature are increased and the source and drain are formed by self-aligned impurity implantation, as shown in FIG. 8E, a top gate planer is formed in which the gate electrode is formed opposite to the substrate with respect to the active layer. Type transistors are used.
【0005】以下、このようなアクティブマトリックス
基板の製造工程を説明する。まず、図8(a)に示した
ように、ガラス基板101上にa−Si膜を100nm
形成する。次いで、アニールを行って、a−Si膜をポ
リシリコン膜504に変換する。そして、図8(b)に
示したように、ポリシリコン膜504をエッチングし
て、薄膜トランジスタの活性層及び補助容量素子の下部
電極となるポリシリコン膜506、507を形成する。
次いで、薄膜トランジスタの活性層となるポリシリコン
膜506をレジストで被覆し、補助容量素子の下部電極
となるポリシリコン膜507にリンイオンを注入する。The manufacturing process of such an active matrix substrate will be described below. First, as shown in FIG. 8A, an a-Si film having a thickness of 100 nm is formed on the glass substrate 101.
Form. Then, annealing is performed to convert the a-Si film into the polysilicon film 504. Then, as shown in FIG. 8B, the polysilicon film 504 is etched to form polysilicon films 506 and 507 which will be the active layer of the thin film transistor and the lower electrode of the auxiliary capacitance element.
Next, the polysilicon film 506 which becomes the active layer of the thin film transistor is covered with a resist, and phosphorus ions are implanted into the polysilicon film 507 which becomes the lower electrode of the auxiliary capacitance element.
【0006】続いて、図8(c)に示したように、ポリ
シリコン膜506、507を含むガラス基板101上
に、SiO2 膜508を100nm成膜する。次いで、
SiO 2 膜508上全面に導電体薄膜を300nm成膜
した後、導電体薄膜を、薄膜トランジスタのゲート電極
(ゲート駆動電極)510と補助容量素子の上部電極
(ゲート駆動電極)511とにパターニングした。Then, as shown in FIG.
On the glass substrate 101 including the silicon films 506 and 507
And SiO2A film 508 is formed to 100 nm. Then
SiO 2Conductor thin film of 300 nm is formed on the entire surface of the film 508.
After that, the conductor thin film is connected to the gate electrode of the thin film transistor.
(Gate drive electrode) 510 and upper electrode of auxiliary capacitance element
(Gate drive electrode) 511 and patterned.
【0007】その後、図8(d)に示したように、画素
部502と補助容量部503をレジスト521で被覆
し、ゲート電極510をマスクとして、リンイオンを注
入し、薄膜トランジスタのソース530とドレイン53
1とを形成した。次に、図8(e)に示したように、ゲ
ート電極510及び上部電極511を含むガラス基板1
01上に、層間絶縁膜としてSiN膜512を500n
m形成する。続いて、SiN膜512に、薄膜トランジ
スタのソース530とドレイン531及び補助容量素子
の下部電極507至るコンタクトホールを形成する。そ
して、コンタクトホールを含むガラス基板101上の画
素部502にのみ透明な画素電極513を形成する。続
いて、Al膜514を成膜し、パターニングにより薄膜
トランジスタのソース530と画素信号駆動電極(図示
せず)との接続、ドレイン530と画素電極513との
接続及び画素電極513と補助容量素子の下部電極50
7との接続を行う。After that, as shown in FIG. 8D, the pixel portion 502 and the auxiliary capacitance portion 503 are covered with a resist 521, phosphorus ions are implanted using the gate electrode 510 as a mask, and the source 530 and the drain 53 of the thin film transistor are formed.
1 and 1 were formed. Next, as shown in FIG. 8E, the glass substrate 1 including the gate electrode 510 and the upper electrode 511.
01, a SiN film 512 of 500 n is formed as an interlayer insulating film.
m. Then, contact holes reaching the source 530 and the drain 531 of the thin film transistor and the lower electrode 507 of the auxiliary capacitance element are formed in the SiN film 512. Then, a transparent pixel electrode 513 is formed only in the pixel portion 502 on the glass substrate 101 including the contact hole. Subsequently, an Al film 514 is formed, and patterning is performed to connect the source 530 of the thin film transistor to a pixel signal driving electrode (not shown), the drain 530 to the pixel electrode 513, and the pixel electrode 513 to the lower portion of the auxiliary capacitance element. Electrode 50
Connect with 7.
【0008】上記の方法においては、まず、補助容量素
子の下部電極を形成するために、不純物を注入する工程
が必要になる。そして、この注入工程は薄膜トランジス
タ形成前に行う必要があるため、被覆用レジストの残
渣、薄膜トランジスタの活性層表面の汚染やダメージを
発生させ、特性を劣化させる可能性があるという課題が
あった。In the above method, first, a step of implanting impurities is required to form the lower electrode of the auxiliary capacitance element. Since this injection step needs to be performed before forming the thin film transistor, there is a problem that the residue of the coating resist and the contamination or damage of the surface of the active layer of the thin film transistor may be generated to deteriorate the characteristics.
【0009】また、このような問題を避けるためにポリ
シリコン膜上に絶縁層を形成したのちに不純物注入する
方法も考えられるが、この場合、絶縁膜を介して不純物
を注入するため、その加速エネルギーを高くしなければ
ならず、絶縁膜の損傷も大きくなり、補助容量部のリー
ク、欠陥の原因となりやすいという課題もあった。さら
に、補助容量素子の下部電極を形成するためのプロセス
が別途必要となりプロセスが複雑になるという課題もあ
った。In order to avoid such a problem, a method of implanting impurities after forming an insulating layer on the polysilicon film may be considered. In this case, however, the impurities are implanted through the insulating film, so that the acceleration is accelerated. There is also a problem that the energy must be increased, the damage to the insulating film becomes large, and it is likely to cause leakage and defects in the auxiliary capacitance portion. Further, there is a problem that a process for forming the lower electrode of the auxiliary capacitance element is separately required and the process becomes complicated.
【0010】本発明は上記の課題に鑑みなされたもので
あり、補助容量素子形成による特性劣化、歩留まりの低
下を改善することができるアクティブマトリックス基板
及びその製造方法を提供することを目的としている。The present invention has been made in view of the above problems, and an object of the present invention is to provide an active matrix substrate and a method for manufacturing the same, which can improve the characteristic deterioration and the yield reduction due to the formation of the auxiliary capacitance element.
【0011】[0011]
【課題を解決するための手段】本発明によれば、基板
と、基板上に形成された複数のゲート駆動電極と、該ゲ
ート駆動電極と略直交する複数の画素信号駆動電極と、
前記ゲート駆動電極と画素信号駆動電極との間に配設さ
れた画素電極と、前記ゲート駆動電極と前記画素信号駆
動電極との交点に配設された画素スイッチング用の薄膜
トランジスタと、各画素に対応して配設された補助容量
素子とからなるアクティブマトリックス基板であって、
前記画素電極は補助容量素子と前記薄膜トランジスタと
に接続され、前記薄膜トランジスタは前記駆動電極と第
1導電型のソース/ドレインが形成された活性層からな
り、前記補助容量素子は下部電極、絶縁膜及びゲート駆
動電極が積層して構成されており、前記下部電極の一部
にのみ第2導電型の不純物が導入されているアクティブ
マトリックス基板が提供される。According to the present invention, a substrate, a plurality of gate drive electrodes formed on the substrate, and a plurality of pixel signal drive electrodes substantially orthogonal to the gate drive electrodes,
A pixel electrode provided between the gate drive electrode and the pixel signal drive electrode, a pixel switching thin film transistor provided at an intersection of the gate drive electrode and the pixel signal drive electrode, and corresponding to each pixel An active matrix substrate comprising an auxiliary capacitance element arranged as
The pixel electrode is connected to the auxiliary capacitance element and the thin film transistor, the thin film transistor includes the drive electrode and an active layer having a source / drain of the first conductivity type, and the auxiliary capacitance element includes a lower electrode, an insulating film, and An active matrix substrate is provided in which gate driving electrodes are laminated and the second conductivity type impurities are introduced into only a part of the lower electrode.
【0012】また、(a)基板上に半導体膜を形成し、
該半導体膜を所望の形状にパターニングした後、該半導
体膜を含む基板上にゲート絶縁膜を形成する工程、
(b)前記半導体基板上に、前記ゲート絶縁膜を介して
ゲート電極及びゲート駆動電極を形成する工程、(c)
薄膜トランジスタ形成領域の半導体膜にのみ、ゲート電
極をマスクとして、第1導電型の不純物注入を行いソー
ス/ドレインを形成する工程、(d)補助容量素子形成
領域の半導体膜にのみ、ゲート駆動電極をマスクとし
て、第2導電型の不純物注入を行う工程、(e)前記ゲ
ート電極及びゲート駆動電極を含む基板上に層間絶縁膜
を形成した後、画素形成領域に画素電極を形成する工
程、(f)前記層間絶縁膜にコンタクトホールを形成
し、前記薄膜トランジスタと前記画素電極、前記画素電
極と前記補助容量素子とを接続する工程からなるアクテ
ィブマトリックス基板の製造方法が提供される。Further, (a) a semiconductor film is formed on the substrate,
A step of forming a gate insulating film on a substrate including the semiconductor film after patterning the semiconductor film into a desired shape,
(B) a step of forming a gate electrode and a gate drive electrode on the semiconductor substrate via the gate insulating film, (c)
A step of implanting a first conductivity type impurity to form a source / drain only in the semiconductor film in the thin film transistor formation region using the gate electrode as a mask, and (d) forming a gate drive electrode only in the semiconductor film in the auxiliary capacitance element formation region. A step of implanting a second conductivity type impurity as a mask, (e) a step of forming an interlayer insulating film on the substrate including the gate electrode and the gate driving electrode, and then forming a pixel electrode in a pixel formation region, (f) There is provided a method for manufacturing an active matrix substrate, which comprises a step of forming a contact hole in the interlayer insulating film and connecting the thin film transistor to the pixel electrode and the pixel electrode to the auxiliary capacitance element.
【0013】本発明におけるアクティブマトリックス基
板は、主として複数のゲート駆動電極と、複数の画素信
号駆動電極と、画素スイッチング用の薄膜トランジスタ
と、補助容量素子と、画素電極とから構成されている。
画素スイッチング用の薄膜トランジスタは、基板上に形
成された半導体膜による活性領域と、ゲート駆動電極か
ら延設されるゲート電極とから構成されている。また、
補助容量素子は、下部電極として、前記半導体膜と同一
層で形成され、不純物を含まない真性半導体領域をもつ
半導体膜と、絶縁膜及び上部電極としてゲート駆動電極
が形成されている。そして、半導体膜の真性半導体領域
が、ゲート駆動電極と絶縁膜を介して重なるように構成
されている。これら電極等が形成されている基板は透明
基板、具体的にはガラス基板、プラスチック基板等が好
ましい。そして、複数のゲート駆動電極と、複数の画素
信号駆動電極とが、略直交して配置されており、その交
点部分に画素スイッチング用の薄膜トランジスタと補助
容量素子とが配設されている。また、画素スイッチング
用の薄膜トランジスタのソース/ドレインはデータ駆動
電極及び画素電極と、補助容量素子の下部電極は画素電
極と、それぞれ接続されて構成されている。The active matrix substrate in the present invention is mainly composed of a plurality of gate drive electrodes, a plurality of pixel signal drive electrodes, a pixel switching thin film transistor, an auxiliary capacitance element, and a pixel electrode.
The pixel switching thin film transistor includes an active region formed of a semiconductor film on a substrate and a gate electrode extending from the gate drive electrode. Also,
In the auxiliary capacitance element, a lower electrode is formed in the same layer as the semiconductor film, a semiconductor film having an intrinsic semiconductor region containing no impurities, and an insulating film and an upper electrode are formed as a gate drive electrode. Then, the intrinsic semiconductor region of the semiconductor film is configured to overlap the gate drive electrode with the insulating film interposed therebetween. The substrate on which these electrodes and the like are formed is preferably a transparent substrate, specifically, a glass substrate, a plastic substrate or the like. Then, the plurality of gate drive electrodes and the plurality of pixel signal drive electrodes are arranged substantially orthogonal to each other, and a pixel switching thin film transistor and an auxiliary capacitance element are arranged at an intersection thereof. The source / drain of the pixel switching thin film transistor is connected to the data driving electrode and the pixel electrode, and the lower electrode of the auxiliary capacitance element is connected to the pixel electrode.
【0014】本発明において形成される半導体膜は、ポ
リシリコンが好ましく、公知の方法により形成すること
ができる。また、a−シリコンからポリシリコンに変更
させて用いることもできる。この際、ポリシリコンの膜
厚は10〜500nm程度が好ましい。また、半導体膜
上に形成する絶縁膜は、特に限定されるものではなく、
例えば、SiO2 、SiN等を用いることができる。例
えば、SiO2 を用いる場合には、公知の方法で、10
〜500nm程度の膜厚で形成するのが好ましい。さら
に、これら半導体膜上に形成されるゲート電極及びゲー
ト駆動電極は、特に限定されるものではないが、導電性
を有する材料、例えば、ポリシリコン又はアルミニウ
ム、チタン、モリブデン、クロム、タングステン等の金
属材料が好ましい。これらの材料は公知の方法で形成す
ることができ、その際の膜厚は0.1〜1μm程度が好
ましい。The semiconductor film formed in the present invention is preferably polysilicon and can be formed by a known method. Also, it can be used by changing from a-silicon to polysilicon. At this time, the film thickness of polysilicon is preferably about 10 to 500 nm. The insulating film formed on the semiconductor film is not particularly limited,
For example, SiO 2 , SiN or the like can be used. For example, when SiO 2 is used, it can be formed by a known method,
It is preferably formed with a film thickness of about 500 nm. Further, the gate electrode and the gate drive electrode formed on these semiconductor films are not particularly limited, but a conductive material such as polysilicon or a metal such as aluminum, titanium, molybdenum, chromium, or tungsten. Materials are preferred. These materials can be formed by a known method, and the film thickness at that time is preferably about 0.1 to 1 μm.
【0015】また、本発明のアクティブマトリックス基
板においては、画素スイッチング用薄膜トランジスタの
ソース/ドレインと、補助容量素子の下部電極の一部と
は異なる型の導電性を有している。例えば、画素スイッ
チング用の薄膜トランジスタのソース/ドレインがN型
であれば、下部電極の一部にはP型の不純物が注入され
ている。これらの不純物を注入する場合には、例えば、
1×1014〜1×10 16ions/cm2 のドーズでP
型又はN型の不純物を注入することが好ましい。その際
の注入方法は、芳之内らの方法(Mat.Res.Soc.Symp.Pro
c.Vol.268,1992Materials Research Society p383〜388
参照)より、不純物イオンと水素イオンとを同時に注
入することで、金属材料、例えばアルミニウム等をゲー
ト電極に用いることができる。Further, the active matrix group of the present invention
In the plate, the pixel switching thin film transistor
Source / drain and part of the lower electrode of the auxiliary capacitance element
Have different types of conductivity. For example, the pixel switch
N-type source / drain of thin film transistor for cutting
If so, P-type impurities are implanted into a part of the lower electrode.
ing. When implanting these impurities, for example,
1 x 1014~ 1 x 10 16ions / cm2The dose of P
It is preferable to implant type or N type impurities. that time
The method of injection is as follows: Yoshinouchi's method (Mat.Res.Soc.Symp.Pro
c.Vol.268,1992 Materials Research Society p383〜388
Impurity ion and hydrogen ion are simultaneously injected from
By inserting the metal material such as aluminum,
It can be used as an electrode.
【0016】さらに、本発明において、イオン注入した
後、前記ゲート電極及びゲート駆動電極を含む基板上に
形成する層間絶縁膜は、特に限定されるものではなく、
SiO2 、SiN、PSG又はBPSG等を用いること
ができ、それらは公知の方法で、0.1〜1μm程度の
膜厚で形成することが好ましい。そして、この層間絶縁
膜にコンタクトホールを形成し、薄膜トランジスタと画
素電極、画素電極と補助容量素子とを接続する。この際
の接続は、通常配線材料として用いるものであれば特に
限定されるものではなく、例えば、アルミニウム、チタ
ン、モリブデン、クロム、タングステン等を膜厚0.1
〜1μm程度で用いることができる。画素電極として
は、特に限定されるものではないが、ITO、SnO2
等を公知の方法により形成することができる。その際の
膜厚は、50〜500nm程度で形成することが好まし
い。また、画素信号駆動電極としては、ゲート駆動電極
と同様の材料を用いることができ、ゲート電極上に層間
絶縁膜を形成したのち、形成することが好ましい。Further, in the present invention, the interlayer insulating film formed on the substrate including the gate electrode and the gate driving electrode after ion implantation is not particularly limited,
SiO 2 , SiN, PSG, BPSG, or the like can be used, and they are preferably formed by a known method to have a film thickness of about 0.1 to 1 μm. Then, a contact hole is formed in this interlayer insulating film to connect the thin film transistor to the pixel electrode and the pixel electrode to the auxiliary capacitance element. The connection at this time is not particularly limited as long as it is usually used as a wiring material, and for example, aluminum, titanium, molybdenum, chromium, tungsten or the like having a film thickness of 0.1.
It can be used in the range of about 1 μm. The pixel electrode is not particularly limited, but ITO, SnO 2
Etc. can be formed by a known method. The film thickness at that time is preferably formed to be about 50 to 500 nm. The same material as the gate drive electrode can be used for the pixel signal drive electrode, and it is preferable to form it after forming an interlayer insulating film on the gate electrode.
【0017】また、本発明のアクティブマトリックス基
板は、ゲート駆動回路及び画素信号駆動回路等のドライ
バが一体型で形成されていてもよい。ゲート駆動回路は
画素スイッチング用薄膜トランジスタに順次電圧を与
え、各ラインの薄膜トランジスタをオン/オフさせる回
路であり、例えば、シフトレジスタ、バッファトランジ
スタからなり、外部から与えられるクロック信号、スタ
ート信号に同期して順次ゲート駆動電極に電圧を印加す
る機能を備えているものである。また、画素信号駆動回
路は、例えば、シフトレジスタ、バッファトランジス
タ、アナログスイッチあるいはアンプ回路からなり、外
部から送り込まれた画像信号をクロック、スタート信号
に合わせて画素信号駆動電極に順次送りだす機能を有し
ている。Further, the active matrix substrate of the present invention may be formed integrally with drivers such as a gate drive circuit and a pixel signal drive circuit. The gate drive circuit is a circuit that sequentially applies voltage to the pixel switching thin film transistors to turn on / off the thin film transistors of each line, and is composed of, for example, a shift register and a buffer transistor, and is synchronized with an externally supplied clock signal and start signal. It has a function of sequentially applying a voltage to the gate drive electrodes. The pixel signal drive circuit is composed of, for example, a shift register, a buffer transistor, an analog switch, or an amplifier circuit, and has a function of sequentially sending the image signal sent from the outside to the pixel signal drive electrodes in synchronization with the clock and start signals. ing.
【0018】[0018]
【作用】本発明のアクティブマトリックス基板によれ
ば、基板と、基板上に形成された複数のゲート駆動電極
と、該ゲート駆動電極と略直交する複数の画素信号駆動
電極と、前記ゲート駆動電極と画素信号駆動電極との間
に配設された画素電極と、前記ゲート駆動電極と前記画
素信号駆動電極との交点に配設された画素スイッチング
用の薄膜トランジスタと、各画素に対応して配設された
補助容量素子とからなるアクティブマトリックス基板で
あって、前記画素電極は補助容量素子と前記薄膜トラン
ジスタとに接続され、前記薄膜トランジスタは前記駆動
電極と第1導電型のソース/ドレインが形成された活性
層からなり、前記補助容量素子は下部電極、絶縁膜及び
ゲート駆動電極が積層して構成されており、前記下部電
極の一部にのみ第2導電型の不純物が導入されているの
で、図4のタイミングチャートに示すように、注目して
いる画素への信号の書き込み期間から、1ライン前の画
素への信号の書き込み期間の直前まで、補助容量素子は
オン状態となり、補助容量としての役割を果たすことと
なる。従って、補助容量素子の上部電極(ゲート駆動電
極)の下に不純物を注入する必要がなくなり、注入工程
における被覆用レジストの残渣等に基ずく、薄膜トラン
ジスタの活性層表面の汚染やダメージが発生しない。According to the active matrix substrate of the present invention, the substrate, the plurality of gate drive electrodes formed on the substrate, the plurality of pixel signal drive electrodes substantially orthogonal to the gate drive electrodes, and the gate drive electrodes are provided. A pixel electrode provided between the pixel signal driving electrode, a pixel switching thin film transistor provided at an intersection of the gate driving electrode and the pixel signal driving electrode, and a pixel switching thin film transistor provided corresponding to each pixel. An active matrix substrate including an auxiliary capacitance element, the pixel electrode connected to the auxiliary capacitance element and the thin film transistor, and the thin film transistor having an active layer on which the drive electrode and the source / drain of the first conductivity type are formed. The auxiliary capacitance element is formed by stacking a lower electrode, an insulating film, and a gate driving electrode, and a second electrode is formed only on a part of the lower electrode. Since the electric type impurities are introduced, as shown in the timing chart of FIG. 4, the auxiliary operation is performed from the signal writing period to the pixel of interest to immediately before the signal writing period to the pixel one line before. The capacitative element is turned on and serves as an auxiliary capacitor. Therefore, it is not necessary to implant impurities under the upper electrode (gate drive electrode) of the auxiliary capacitance element, and contamination or damage on the active layer surface of the thin film transistor does not occur due to residues of the coating resist in the implantation process.
【0019】また、駆動回路一体型の場合には、駆動回
路の不純物注入と同時に補助容量素子の下部電極の不純
物注入ができることとなり、作成工程を増加させること
もない。さらに、補助容量素子の下部電極が、ゲート駆
動電極の幅よりも幅広く形成されているとともに、ゲー
ト駆動電極に被覆されない下部電極の領域には、第2導
電型の不純物が導入されており、さらに、該不純物が導
入された領域と画素電極とが接続されているので、下部
電極が低抵抗化することとなり、実効的に補助容量素子
としての薄膜トランジスタのチャンネル長が短くなり、
補助容量素子のON状態の抵抗が下がる。Further, in the case of the drive circuit integrated type, it is possible to inject impurities into the lower electrode of the auxiliary capacitance element at the same time as injecting impurities into the drive circuit, and the number of manufacturing steps is not increased. Further, the lower electrode of the auxiliary capacitance element is formed wider than the width of the gate drive electrode, and the second conductivity type impurity is introduced into the region of the lower electrode not covered by the gate drive electrode. Since the region into which the impurity is introduced and the pixel electrode are connected, the lower electrode has a low resistance, which effectively shortens the channel length of the thin film transistor as the auxiliary capacitance element,
The resistance of the auxiliary capacitance element in the ON state decreases.
【0020】また、(a)基板上に半導体膜を形成し、
該半導体膜を所望の形状にパターニングした後、該半導
体膜を含む基板上にゲート絶縁膜を形成する工程、
(b)前記半導体基板上に、前記ゲート絶縁膜を介して
ゲート電極及びゲート駆動電極を形成する工程、(c)
薄膜トランジスタ形成領域の半導体膜にのみ、ゲート電
極をマスクとして、第1導電型の不純物注入を行いソー
ス/ドレインを形成する工程、(d)補助容量素子形成
領域の半導体膜にのみ、ゲート駆動電極をマスクとし
て、第2導電型の不純物注入を行う工程、(e)前記ゲ
ート電極及びゲート駆動電極を含む基板上に層間絶縁膜
を形成した後、画素形成領域に画素電極を形成する工
程、(f)前記層間絶縁膜にコンタクトホールを形成
し、前記薄膜トランジスタと前記画素電極、前記画素電
極と前記補助容量素子とを接続する工程からなるので、
補助容量素子の形成による特性劣化が改善される。つま
り、補助容量素子の下部電極として、薄膜トランジスタ
と同様に表面性がよく、非常に薄い半導体膜が用いられ
るため、表面被覆性が良好となり、段差部でのリーク断
線等の不良が低減される。Further, (a) a semiconductor film is formed on the substrate,
A step of forming a gate insulating film on a substrate including the semiconductor film after patterning the semiconductor film into a desired shape,
(B) a step of forming a gate electrode and a gate drive electrode on the semiconductor substrate via the gate insulating film, (c)
A step of implanting a first conductivity type impurity to form a source / drain only in the semiconductor film in the thin film transistor formation region using the gate electrode as a mask, and (d) forming a gate drive electrode only in the semiconductor film in the auxiliary capacitance element formation region. A step of implanting a second conductivity type impurity as a mask, (e) a step of forming an interlayer insulating film on the substrate including the gate electrode and the gate driving electrode, and then forming a pixel electrode in a pixel formation region, (f) ) Since a contact hole is formed in the interlayer insulating film and the thin film transistor is connected to the pixel electrode, and the pixel electrode is connected to the auxiliary capacitance element,
The characteristic deterioration due to the formation of the auxiliary capacitance element is improved. That is, as the lower electrode of the auxiliary capacitance element, since a semiconductor film having a good surface property and a very thin film is used as in the thin film transistor, surface coverage is improved, and defects such as leakage of wire at a step portion are reduced.
【0021】[0021]
【実施例】本発明に係るアクティブマトリックス基板の
実施例を図面に基づいて説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of an active matrix substrate according to the present invention will be described with reference to the drawings.
【0022】実施例1 図1に示したように、アクティブマトリックス基板は、
ガラス基板上に、主として複数のゲート駆動電極15、
複数の画素信号駆動電極22、画素スイッチング用の薄
膜トランジスタ10a、補助容量素子30a、画素電極
19から構成されている。Example 1 As shown in FIG. 1, the active matrix substrate is
On the glass substrate, mainly a plurality of gate drive electrodes 15,
It is composed of a plurality of pixel signal drive electrodes 22, a pixel switching thin film transistor 10a, an auxiliary capacitance element 30a, and a pixel electrode 19.
【0023】ゲート駆動電極15と画素信号駆動電極2
2とは略直交しており、ゲート駆動電極15と画素信号
駆動電極22とに囲まれた領域に画素電極19が配設さ
れている。また、ゲート駆動電極15と画素信号駆動電
極22との交点領域には、画素スイッチング用の薄膜ト
ランジスタ10aが配設されており、各画素に対応して
補助容量素子30aが配設されている。Gate drive electrode 15 and pixel signal drive electrode 2
2 is substantially orthogonal to each other, and the pixel electrode 19 is arranged in a region surrounded by the gate drive electrode 15 and the pixel signal drive electrode 22. In addition, a thin film transistor 10a for pixel switching is provided in an intersection region between the gate drive electrode 15 and the pixel signal drive electrode 22, and an auxiliary capacitance element 30a is provided corresponding to each pixel.
【0024】薄膜トランジスタ10aは、半導体薄膜か
らなるとともに第1導電型のソース/ドレインが形成さ
れた活性層13と、ゲート駆動電極15から延設された
ゲート電極15aとからなっている。そして、ソース/
ドレインは画素信号駆動電極22と画素電極19とに接
続されている。The thin film transistor 10a comprises an active layer 13 formed of a semiconductor thin film and having source / drain of the first conductivity type, and a gate electrode 15a extending from the gate drive electrode 15. And the source /
The drain is connected to the pixel signal drive electrode 22 and the pixel electrode 19.
【0025】また、補助容量素子30aは薄膜トランジ
スタ10aを構成する半導体薄膜と同一の層で形成され
た下部電極33、絶縁膜及び、ゲート駆動電極15の一
部を上部電極15bとして構成されている。下部電極1
5bは平面視L字型形状で、その一部を除いてゲート駆
動電極15の下方に配設されている。そして、ゲート駆
動電極15の下方に配設されていない下部電極15bの
一部の領域のみに第2導電型の不純物が導入されてお
り、この不純物が導入されている領域と画素電極19と
が接続されている。Further, the auxiliary capacitance element 30a is constituted by a lower electrode 33 formed in the same layer as the semiconductor thin film forming the thin film transistor 10a, an insulating film, and a part of the gate drive electrode 15 as an upper electrode 15b. Lower electrode 1
5b has an L-shape in a plan view, and is arranged below the gate drive electrode 15 except for a part thereof. The impurities of the second conductivity type are introduced only into a partial region of the lower electrode 15b which is not arranged below the gate drive electrode 15, and the region where the impurities are introduced and the pixel electrode 19 are separated from each other. It is connected.
【0026】実施例2 また、図2においては、補助容量素子30aを構成する
下部電極15bの幅がゲート駆動電極15の幅よりも広
く形成されており、ゲート駆動電極15の下方に配設さ
れている以外の部分には、第2導電型の不純物が導入さ
れている。Embodiment 2 Further, in FIG. 2, the width of the lower electrode 15b constituting the auxiliary capacitance element 30a is formed wider than the width of the gate drive electrode 15, and is arranged below the gate drive electrode 15. Impurities of the second conductivity type are introduced into the portions other than the above.
【0027】上記のように構成されるアクティブマトリ
ックス基板の等価回路を図3に示す。この等価回路にお
いては、補助容量素子は、実効的に画素トランジスタと
は反対チャンネルの薄膜トランジスタとなっており(画
素トランジスタはNch、補助容量素子はPch)、そ
のゲート容量を補助容量として利用するように構成され
ている。この際のゲート電極は、1ライン前のゲート駆
動電極GN-1 を利用する。An equivalent circuit of the active matrix substrate configured as described above is shown in FIG. In this equivalent circuit, the auxiliary capacitance element is effectively a thin film transistor of a channel opposite to that of the pixel transistor (pixel transistor is Nch, auxiliary capacitance element is Pch), and its gate capacitance is used as an auxiliary capacitance. It is configured. At this time, the gate drive electrode G N-1 one line before is used as the gate electrode.
【0028】このような構成とすることで、図4の各信
号ラインのタイミングチャートに示すように、補助容量
素子は、1ライン前の画素が書き込まれている間以外は
すべてON状態となっている。従って、実際に画素に信
号が書き込まれているときには、同時にその信号が補助
容量にも書き込まれ、次に1ライン前のゲート駆動電極
が駆動されるまでその信号を保持している。With such a configuration, as shown in the timing chart of each signal line in FIG. 4, all the auxiliary capacitance elements are in the ON state except during the writing of the pixel one line before. There is. Therefore, when a signal is actually written in the pixel, the signal is simultaneously written in the auxiliary capacitor and the signal is held until the gate drive electrode one line before is driven next.
【0029】以下、上記のアクティブマトリックス基板
の製造方法を図5に基づいて説明する。なお、図5は、
画素の薄膜トランジスタ部10、画素部20及び補助容
量素子部30を連続的に表した断面図と、ゲート駆動回
路及び画素信号駆動回路の一部を構成するバッファトラ
ンジスタ40a及び40bをそれぞれ示す。The method of manufacturing the above active matrix substrate will be described below with reference to FIG. In addition, FIG.
A cross-sectional view of the thin film transistor portion 10, the pixel portion 20, and the auxiliary capacitance element portion 30 of the pixel is shown continuously, and buffer transistors 40a and 40b forming part of the gate drive circuit and the pixel signal drive circuit are shown, respectively.
【0030】まず、図5(a)に示したように、高歪点
ガラス基板11上にLPCVD法により、Si2 H6 流
量を100sccm、圧力0.2Torr、基板温度4
50℃の条件でa−Si膜を100nm形成した。次い
で、600℃、N2 雰囲気下で24時間アニールを行っ
て、ポリシリコン膜12を作製した。First, as shown in FIG. 5A, the Si 2 H 6 flow rate is 100 sccm, the pressure is 0.2 Torr, and the substrate temperature is 4 on the high strain point glass substrate 11 by the LPCVD method.
An a-Si film having a thickness of 100 nm was formed under the condition of 50 ° C. Then, annealing was performed at 600 ° C. in an N 2 atmosphere for 24 hours to form the polysilicon film 12.
【0031】そして、図5(b)に示したように、ポリ
シリコン膜12をエッチングして、薄膜トランジスタ1
0aの活性層及び補助容量素子30aの下部電極となる
ポリシリコン膜13、33、ゲート駆動回路及び画素信
号駆動回路の一部を構成するバッファトランジスタ40
a及び40bの活性層となるポリシリコン膜43、44
を形成した。続いて、ポリシリコン膜13、33、4
3、44を含むガラス基板11上に、APCVD法によ
り、SiH4 流量100sccm、O2 流量200sc
cm、N2 流量10slm及び基板温度430℃の条件
で、ゲート絶縁膜となるSiO2 膜14を100nm成
膜した。Then, as shown in FIG. 5B, the polysilicon film 12 is etched to form the thin film transistor 1
0a active layer and the polysilicon films 13 and 33 to be lower electrodes of the auxiliary capacitance element 30a, and a buffer transistor 40 forming a part of a gate drive circuit and a pixel signal drive circuit.
a and 40b, polysilicon films 43 and 44 serving as active layers
Was formed. Then, the polysilicon films 13, 33, 4
On the glass substrate 11 including 3, 44, the SiH 4 flow rate is 100 sccm and the O 2 flow rate is 200 sc by the APCVD method.
cm, N 2 flow rate of 10 slm, and substrate temperature of 430 ° C., a SiO 2 film 14 serving as a gate insulating film was formed to 100 nm.
【0032】次いで、SiO2 膜14上全面に導電体薄
膜を300nm成膜した。そして、図5(c)に示した
ように、薄膜トランジスタ10aのゲート電極(ゲート
駆動電極)15a、補助容量素子30aの上部電極(ゲ
ート駆動電極)15b、ゲート駆動回路及び画素信号駆
動回路のバッファトランジスタ40a及び40bのゲー
ト電極15c及び15dにパターニングした。その後、
2×1016ions/cm2 のトータルドーズ量でリン
イオンと水素イオンとを注入して、薄膜トランジスタ1
0aのソース13aとドレイン13b、ゲート駆動回路
及び画素信号駆動回路のNchのバッファトランジスタ
40aのソース43aとドレイン43bとを形成した。
この際、画素部20、補助容量素子30aの下部電極3
3及びゲート駆動回路の及び画素信号駆動回路のPch
バッファトランジスタ40bには不純物が注入されない
ようにレジスト16で被覆した。また、薄膜トランジス
タ10aのソース13aとドレイン13b及びバッファ
トランジスタ40aのソース43aとドレイン43b
は、ゲート電極15a及びゲート電極15cをそれぞれ
マスクとして、セルフアラインで注入する。Next, a conductor thin film having a thickness of 300 nm was formed on the entire surface of the SiO 2 film 14. Then, as shown in FIG. 5C, the gate electrode (gate drive electrode) 15a of the thin film transistor 10a, the upper electrode (gate drive electrode) 15b of the auxiliary capacitance element 30a, the buffer transistor of the gate drive circuit and the pixel signal drive circuit. The gate electrodes 15c and 15d of 40a and 40b were patterned. afterwards,
By implanting phosphorus ions and hydrogen ions at a total dose of 2 × 10 16 ions / cm 2 , the thin film transistor 1
The source 13a and the drain 13b of 0a, the source 43a and the drain 43b of the Nch buffer transistor 40a of the gate drive circuit and the pixel signal drive circuit are formed.
At this time, the pixel portion 20 and the lower electrode 3 of the auxiliary capacitance element 30a
3 and Pch of gate drive circuit and pixel signal drive circuit
The buffer transistor 40b was covered with a resist 16 so that impurities were not injected. Further, the source 13a and the drain 13b of the thin film transistor 10a and the source 43a and the drain 43b of the buffer transistor 40a.
Is self-aligned using the gate electrodes 15a and 15c as masks.
【0033】次に、図5(d)に示したように、薄膜ト
ランジスタ部10、画素部20及びゲータ駆動回路及び
画素信号駆動回路のNchのバッファトランジスタ40
aには不純物が注入されないようにレジスト17で被覆
した後、上部電極15bとゲート電極15dとをそれぞ
れマスクとして、補助容量素子30aの下部電極33と
バッファトランジスタ40bのソース44aとドレイン
44bとに2×1016ions/cm2 のトータルドー
ズ量でボロンイオンと水素イオンとを注入した。この
際、補助容量素子部30のイオン注入は上部電極15b
をマスクとして注入するため、不純物が注入される部分
33bと打ち込まれない部分33aが形成される。ま
た、バッファトランジスタ40bのソース44aとドレ
イン44bは、ゲート電極15dをマスクとして、セル
フアラインで注入する。なお、リン及びボロンのイオン
の注入は、芳之内らの方法(Mat.Res.Soc.Symp.Proc.Vo
l.268,1992 Materials Research Society p383〜388 参
照)より、不純物イオンと水素イオンとを同時に注入し
た。この方法により、活性化アニールを行わなくても実
用上充分低抵抗な膜が得られる。Next, as shown in FIG. 5D, the thin film transistor section 10, the pixel section 20, the Nch buffer transistor 40 of the gater drive circuit and the pixel signal drive circuit.
After a is covered with a resist 17 so that impurities are not implanted into a, the lower electrode 33 of the auxiliary capacitance element 30a and the source 44a and the drain 44b of the buffer transistor 40b are covered with the upper electrode 15b and the gate electrode 15d as masks. Boron ions and hydrogen ions were implanted at a total dose of × 10 16 ions / cm 2 . At this time, the ion implantation of the auxiliary capacitance element portion 30 is performed by the upper electrode 15b.
Is used as a mask, so that a portion 33b into which impurities are implanted and a portion 33a that is not implanted are formed. The source 44a and the drain 44b of the buffer transistor 40b are self-aligned with the gate electrode 15d as a mask. The phosphorus and boron ions are implanted by the method of Yoshinouchi et al. (Mat.Res.Soc.Symp.Proc.Vo
l.268, 1992 Materials Research Society p383-388), impurity ions and hydrogen ions were simultaneously implanted. By this method, a film having a sufficiently low resistance for practical use can be obtained without performing activation annealing.
【0034】次いで、図5(e)に示したように、ゲー
ト電極15a、上部電極15b、ゲート電極15c、ゲ
ート電極15dを含むガラス基板11上に、層間絶縁膜
として、PCVD法により、SiH4 流量50scc
m、NH4 流量200sccm、圧力0.5Torr、
RFパワー200W及び基板温度300℃の条件で、S
iN膜18を500nm形成した。続いて、SiN膜1
8に、薄膜トランジスタ10aのソース13aとドレイ
ン13bに至るコンタクトホール、バッファトランジス
タ40aのソース43aとドレイン43bに至るコンタ
クトホール、バッファトランジスタ40bのソース44
aとドレイン44bに至るコンタクトホール及び補助容
量素子30aの下部電極33に至るコンタクトホールを
形成した。そして、これらコンタクトホールを含むガラ
ス基板11上に、ITOをスパッタ法により100nm
成膜し、パターニングにより、画素部20にのみ透明な
画素電極19を形成した。続いて、Al膜21を300
nm成膜し、パターニングにより薄膜トランジスタ10
aのソース13aと画素信号電極(図示せず)との接
続、ドレイン13bと画素電極19との接続及び画素電
極19と補助容量素子30aの下部電極33との接続等
を行った。Then, as shown in FIG. 5 (e), SiH 4 is formed as an interlayer insulating film on the glass substrate 11 including the gate electrode 15a, the upper electrode 15b, the gate electrode 15c and the gate electrode 15d by the PCVD method. Flow rate 50 scc
m, NH 4 flow rate 200 sccm, pressure 0.5 Torr,
S under the condition of RF power 200 W and substrate temperature 300 ° C.
The iN film 18 was formed to a thickness of 500 nm. Then, the SiN film 1
8, contact holes reaching the source 13a and the drain 13b of the thin film transistor 10a, contact holes reaching the source 43a and the drain 43b of the buffer transistor 40a, and a source 44 of the buffer transistor 40b.
a and a contact hole reaching the drain 44b and a contact hole reaching the lower electrode 33 of the auxiliary capacitance element 30a are formed. Then, ITO is sputtered on the glass substrate 11 including these contact holes to a thickness of 100 nm.
By forming a film and patterning, a transparent pixel electrode 19 was formed only in the pixel portion 20. Subsequently, the Al film 21 is set to 300
nm film formation and patterning to form a thin film transistor 10
The source 13a of a is connected to the pixel signal electrode (not shown), the drain 13b is connected to the pixel electrode 19, and the pixel electrode 19 is connected to the lower electrode 33 of the auxiliary capacitance element 30a.
【0035】以下に、上記のアクティブマトリックス基
板の動作方法と原理について説明する。一般に半導体に
絶縁膜を介して電界を印加した場合、半導体−絶縁膜界
面付近に電子または正孔が生成されて低抵抗になり、容
量が絶縁膜で決まる一定値に集束することが知られてい
る。図6は、このような構成の補助容量素子の容量(C
s)−ゲート電位(VG )特性である。容量はVG が、
S/D電位に対して−5V程度さらに負電圧側になれば
容量は十分飽和しており、補助容量として用いることが
できる。この原理を本発明は利用する。すなわち、薄膜
トランジスタをNch、補助容量素子をPchとした場
合、薄膜トランジスタのOFF時の駆動レベルを、画素
の信号電圧に対してPchのしきい値電圧VTH分だけ負
電圧になるように駆動レベルを設定すればよい。画素薄
膜トランジスタがOFFになるように十分な負の電圧を
ゲート電極(ゲート駆動電極)に与えることにより補助
容量素子はON状態となり、そのゲート容量Csに信号
電圧を記録することができるようになる。補助容量素子
の上部電極は隣接するラインのゲート駆動電極を用いて
おり、実際のパネルの駆動では図6に示した様に、ゲー
ト電極に準じ、電圧を印加し各ラインの薄膜トランジス
タをON状態にするが、1ライン前の画素が書き込まれ
ている間以外はすべてON状態となっており問題がな
い。The operating method and principle of the above active matrix substrate will be described below. It is generally known that when an electric field is applied to a semiconductor through an insulating film, electrons or holes are generated in the vicinity of the semiconductor-insulating film interface, resulting in low resistance, and the capacitance converges to a constant value determined by the insulating film. There is. FIG. 6 shows the capacitance (C
s) - a gate potential (V G) characteristics. The capacity is V G
The capacitance is sufficiently saturated when it is on the negative voltage side by about −5 V with respect to the S / D potential, and it can be used as an auxiliary capacitance. The present invention utilizes this principle. That is, when the thin film transistor is Nch and the auxiliary capacitance element is Pch, the drive level when the thin film transistor is OFF is set to a negative voltage corresponding to the threshold voltage V TH of Pch with respect to the signal voltage of the pixel. Just set it. By supplying a sufficient negative voltage to the gate electrode (gate drive electrode) so that the pixel thin film transistor is turned off, the auxiliary capacitance element is turned on, and the signal voltage can be recorded in the gate capacitance Cs. The upper electrode of the auxiliary capacitance element uses the gate drive electrode of an adjacent line, and in actual panel driving, as shown in FIG. 6, voltage is applied according to the gate electrode to turn on the thin film transistor of each line. However, there is no problem because all are in the ON state except during the writing of the pixel of the previous line.
【0036】実際のパネルの作製ではゲート幅10μ
m,画素ピッチ150μmに対し、補助容量部は10μ
m×100μmとなり、0.38pFの容量が得られ
た。液晶部の容量が約0.01〜0.03pFであり、
1桁以上大きな容量となり、補助容量としては十分な大
きさで実用上問題なく使用できた。In the actual panel fabrication, the gate width is 10 μm.
m, pixel pitch 150 μm, auxiliary capacitance 10 μm
m × 100 μm, and a capacitance of 0.38 pF was obtained. The capacitance of the liquid crystal part is about 0.01 to 0.03 pF,
The capacity was one digit or more, which was sufficient as an auxiliary capacity and could be used practically without any problems.
【0037】本実施例アクティブマトリックス基板を、
駆動回路一体型のアクティブマトリックスパネルに用い
た場合、駆動回路がCMOSトランジスタで構成される
ため、作製プロセスの工程を増加させることなく、補助
容量素子を作り込むことができ効果が大きい。なお、上
記実施例では、画素薄膜トランジスタをNch、補助容
量素子をPchとしたが、それぞれ逆のチャンネル型と
して作製しても同様の効果が得られる。その場合は、ゲ
ート駆動電極の電圧の符号が逆になるだけである。The active matrix substrate of this embodiment is
When used in a drive circuit integrated type active matrix panel, since the drive circuit is composed of CMOS transistors, an auxiliary capacitance element can be built in without increasing the number of steps of the manufacturing process, which is highly effective. In the above embodiment, the pixel thin film transistor is Nch and the auxiliary capacitance element is Pch. However, similar effects can be obtained even if they are manufactured in the opposite channel type. In that case, the sign of the voltage of the gate drive electrode is simply reversed.
【0038】[0038]
【発明の効果】本発明のアクティブマトリックス基板に
よれば、基板と、基板上に形成された複数のゲート駆動
電極と、該ゲート駆動電極と略直交する複数の画素信号
駆動電極と、前記ゲート駆動電極と画素信号駆動電極と
の間に配設された画素電極と、前記ゲート駆動電極と前
記画素信号駆動電極との交点に配設された画素スイッチ
ング用の薄膜トランジスタと、各画素に対応して配設さ
れた補助容量素子とからなるアクティブマトリックス基
板であって、前記画素電極は補助容量素子と前記薄膜ト
ランジスタとに接続され、前記薄膜トランジスタは前記
駆動電極と第1導電型のソース/ドレインが形成された
活性層からなり、前記補助容量素子は下部電極、絶縁膜
及びゲート駆動電極が積層して構成されており、前記下
部電極の一部にのみ第2導電型の不純物が導入されてい
るので、注目している画素への信号の書き込み期間か
ら、1ライン前の画素への信号の書き込み期間の直前ま
で、補助容量素子はオン状態となり、補助容量としての
役割を果たすこととなる。従って、補助容量素子の上部
電極(ゲート駆動電極)の下に不純物を注入する必要が
なくなり、注入工程における被覆用レジストの残渣等に
基ずく、薄膜トランジスタの活性層表面の汚染やダメー
ジを防止することができる。According to the active matrix substrate of the present invention, the substrate, the plurality of gate drive electrodes formed on the substrate, the plurality of pixel signal drive electrodes substantially orthogonal to the gate drive electrodes, and the gate drive A pixel electrode disposed between the electrode and the pixel signal drive electrode, a pixel switching thin film transistor disposed at an intersection of the gate drive electrode and the pixel signal drive electrode, and a pixel electrode corresponding to each pixel. An active matrix substrate including an auxiliary capacitance element provided, wherein the pixel electrode is connected to the auxiliary capacitance element and the thin film transistor, and the thin film transistor has the drive electrode and a first conductivity type source / drain. The auxiliary capacitance element is composed of a lower electrode, an insulating film, and a gate drive electrode, which are laminated on each other. Since the impurities of the second conductivity type are introduced, the auxiliary capacitance element is turned on from the period of writing the signal to the pixel of interest to the period immediately before the period of writing the signal to the pixel one line before, and the auxiliary capacitance element is turned on. It will serve as a capacity. Therefore, it is not necessary to implant impurities under the upper electrode (gate drive electrode) of the auxiliary capacitance element, and it is possible to prevent the contamination or damage of the active layer surface of the thin film transistor based on the residue of the coating resist in the implantation process. You can
【0039】また、駆動回路一体型の場合には、駆動回
路の不純物注入と同時に補助容量素子の下部電極の不純
物注入ができることとなり、作製工程を増加させること
なしに製造することができる。Further, in the case of the drive circuit integrated type, the impurity can be injected into the lower electrode of the auxiliary capacitance element at the same time as the impurity injection into the drive circuit, and the manufacture can be performed without increasing the number of manufacturing steps.
【0040】さらに、補助容量素子の下部電極が、ゲー
ト駆動電極の幅よりも幅広く形成されているとともに、
ゲート駆動電極に被覆されない下部電極の領域には、第
2導電型の不純物が導入されており、さらに、該不純物
が導入された領域と画素電極とが接続されているので、
下部電極が低抵抗化することができ、実効的に補助容量
素子としての薄膜トランジスタのチャンネル長を短くす
ることができるとともに、補助容量素子のON状態の抵
抗を下げることができる。従って、消費電力の低下を実
現することが可能となる。Further, the lower electrode of the auxiliary capacitance element is formed wider than the width of the gate drive electrode, and
Since the second conductivity type impurity is introduced into the region of the lower electrode which is not covered by the gate drive electrode, and the region into which the impurity is introduced and the pixel electrode are connected,
The lower electrode can have a low resistance, the channel length of the thin film transistor as an auxiliary capacitance element can be effectively shortened, and the resistance of the auxiliary capacitance element in the ON state can be reduced. Therefore, it is possible to reduce the power consumption.
【0041】また、(a)基板上に半導体膜を形成し、
該半導体膜を所望の形状にパターニングした後、該半導
体膜を含む基板上にゲート絶縁膜を形成する工程、
(b)前記半導体基板上に、前記ゲート絶縁膜を介して
ゲート電極及びゲート駆動電極を形成する工程、(c)
薄膜トランジスタ形成領域の半導体膜にのみ、ゲート電
極をマスクとして、第1導電型の不純物注入を行いソー
ス/ドレインを形成する工程、(d)補助容量素子形成
領域の半導体膜にのみ、ゲート駆動電極をマスクとし
て、第2導電型の不純物注入を行う工程、(e)前記ゲ
ート電極及びゲート駆動電極を含む基板上に層間絶縁膜
を形成した後、画素形成領域に画素電極を形成する工
程、(f)前記層間絶縁膜にコンタクトホールを形成
し、前記薄膜トランジスタと前記画素電極、前記画素電
極と前記補助容量素子とを接続する工程からなるので、
補助容量素子の形成による特性劣化を改善することがで
きる。つまり、補助容量素子の下部電極として、薄膜ト
ランジスタと同様に表面性がよく、非常に薄い半導体膜
が用いることができるため、表面被覆性が良好となり、
段差部でのリーク断線等の不良を低減することができ
る。従って、製造コストの削減、プロセスの歩留まり等
を向上させることが可能となる。Further, (a) a semiconductor film is formed on the substrate,
A step of forming a gate insulating film on a substrate including the semiconductor film after patterning the semiconductor film into a desired shape,
(B) a step of forming a gate electrode and a gate drive electrode on the semiconductor substrate via the gate insulating film, (c)
A step of implanting a first conductivity type impurity to form a source / drain only in the semiconductor film in the thin film transistor formation region using the gate electrode as a mask, (d) forming a gate drive electrode only in the semiconductor film in the auxiliary capacitance element formation region. A step of implanting a second conductivity type impurity as a mask, (e) a step of forming an interlayer insulating film on the substrate including the gate electrode and the gate driving electrode, and then forming a pixel electrode in a pixel formation region, (f) ) Since a contact hole is formed in the interlayer insulating film and the thin film transistor is connected to the pixel electrode, and the pixel electrode is connected to the auxiliary capacitance element,
The characteristic deterioration due to the formation of the auxiliary capacitance element can be improved. That is, as the lower electrode of the auxiliary capacitance element, the surface property is good like the thin film transistor, and since a very thin semiconductor film can be used, the surface coverage is improved,
It is possible to reduce defects such as leakage disconnection at the step portion. Therefore, it is possible to reduce the manufacturing cost and improve the process yield.
【図1】本発明に係るアクティブマトリックス基板の実
施例を示す概略平面図である。FIG. 1 is a schematic plan view showing an embodiment of an active matrix substrate according to the present invention.
【図2】本発明に係るアクティブマトリックス基板の別
の実施例を示す概略平面図である。FIG. 2 is a schematic plan view showing another embodiment of the active matrix substrate according to the present invention.
【図3】本発明に係るアクティブマトリックス基板の実
施例を示す等価回路である。FIG. 3 is an equivalent circuit showing an embodiment of an active matrix substrate according to the present invention.
【図4】本発明のアクティブマトリックス基板のタイミ
ングチャートである。FIG. 4 is a timing chart of the active matrix substrate of the present invention.
【図5】本発明のアクティブマトリックス基板の製造工
程を示す概略断面図である。FIG. 5 is a schematic cross-sectional view showing the manufacturing process of the active matrix substrate of the present invention.
【図6】低周波C−Vによる補助容量素子の容量Cs−
VG 曲線である。FIG. 6 shows a capacitance Cs− of an auxiliary capacitance element due to a low frequency CV.
It is a V G curve.
【図7】従来のアクティブマトリックス基板の等価回路
である。FIG. 7 is an equivalent circuit of a conventional active matrix substrate.
【図8】従来のアクティブマトリックス基板の製造工程
を示す概略断面図である。FIG. 8 is a schematic cross-sectional view showing a manufacturing process of a conventional active matrix substrate.
10 薄膜トランジスタ部 10a 薄膜トランジスタ 11 ガラス基板 12 ポリシリコン層 13、43、44 活性層 13a、43a、44a ソース 13b、43b、44b ドレイン 14 SiO2 膜 15 ゲート駆動電極 15a、15c、15d ゲート電極 15b 上部電極 16、17 レジスト膜 18 SiN膜 19 画素電極 20 画素部 21 Al膜 22 画素信号駆動電極 30 補助容量部 30a 補助容量素子 33、34 下部電極 33a 不純物が注入されていない部分 33b 不純物が注入されている部分10 thin film transistor part 10a thin film transistor 11 glass substrate 12 polysilicon layer 13, 43, 44 active layer 13a, 43a, 44a source 13b, 43b, 44b drain 14 SiO 2 film 15 gate drive electrode 15a, 15c, 15d gate electrode 15b upper electrode 16 , 17 Resist film 18 SiN film 19 Pixel electrode 20 Pixel part 21 Al film 22 Pixel signal drive electrode 30 Auxiliary capacitance part 30a Auxiliary capacitance element 33, 34 Lower electrode 33a Non-impurity implanted part 33b Impurity implanted part
Claims (5)
と、 前記ゲート駆動電極と画素信号駆動電極との間に配設さ
れた画素電極と、 前記ゲート駆動電極と前記画素信号駆動電極との交点に
配設された画素スイッチング用の薄膜トランジスタと、 各画素に対応して配設された補助容量素子とからなるア
クティブマトリックス基板であって、 前記画素電極は補助容量素子と前記薄膜トランジスタと
に接続され、 前記薄膜トランジスタは前記駆動電極と第1導電型のソ
ース/ドレインが形成された活性層からなり、 前記補助容量素子は下部電極、絶縁膜及びゲート駆動電
極が積層して構成されており、前記下部電極の一部にの
み第2導電型の不純物が導入されていることを特徴とす
るアクティブマトリックス基板。1. A substrate, a plurality of gate drive electrodes formed on the substrate, a plurality of pixel signal drive electrodes substantially orthogonal to the gate drive electrodes, and between the gate drive electrode and the pixel signal drive electrodes. An active element including a pixel electrode provided, a thin film transistor for pixel switching provided at an intersection of the gate drive electrode and the pixel signal drive electrode, and an auxiliary capacitance element provided corresponding to each pixel. A matrix substrate, wherein the pixel electrode is connected to an auxiliary capacitance element and the thin film transistor, the thin film transistor includes an active layer on which the drive electrode and a first conductivity type source / drain are formed, and the auxiliary capacitance element is The lower electrode, the insulating film, and the gate driving electrode are laminated, and the second conductivity type impurities are introduced into only a part of the lower electrode. Active matrix substrate, wherein.
ジスタの活性層と同一の層からなるとともに、前記下部
電極の一部にのみ導入されている不純物が第2導電型不
純物である請求項1記載のアクティブマトリックス基
板。2. The lower electrode of the auxiliary capacitance element is formed of the same layer as the active layer of the thin film transistor, and the impurity introduced only in a part of the lower electrode is the second conductivity type impurity. Active matrix substrate.
電極の幅よりも幅広く形成されているとともに、ゲート
駆動電極に被覆されない下部電極の領域には、第2導電
型の不純物が導入されており、さらに、該不純物が導入
された領域と画素電極とが接続されている請求項1又は
2記載のアクティブマトリックス基板。3. The lower electrode of the auxiliary capacitance element is formed wider than the width of the gate drive electrode, and impurities of the second conductivity type are introduced into a region of the lower electrode which is not covered with the gate drive electrode. The active matrix substrate according to claim 1 or 2, wherein the region into which the impurities are introduced is connected to the pixel electrode.
電極とを選択走査するゲート駆動回路及び信号駆動回路
からなる請求項1又は2記載のアクティブマトリックス
基板。4. The active matrix substrate according to claim 1, further comprising a gate drive circuit and a signal drive circuit for selectively scanning the gate drive electrode and the pixel signal drive electrode.
導体膜を所望の形状にパターニングした後、該半導体膜
を含む基板上にゲート絶縁膜を形成する工程、(b)前
記半導体基板上に、前記ゲート絶縁膜を介してゲート電
極及びゲート駆動電極を形成する工程、(c)薄膜トラ
ンジスタ形成領域の半導体膜にのみ、ゲート電極をマス
クとして、第1導電型の不純物注入を行いソース/ドレ
インを形成する工程、(d)補助容量素子形成領域の半
導体膜にのみ、ゲート駆動電極をマスクとして、第2導
電型の不純物注入を行う工程、(e)前記ゲート電極及
びゲート駆動電極を含む基板上に層間絶縁膜を形成した
後、画素形成領域に画素電極を形成する工程、(f)前
記層間絶縁膜にコンタクトホールを形成し、前記薄膜ト
ランジスタと前記画素電極、前記画素電極と前記補助容
量素子とを接続する工程、からなるアクティブマトリッ
クス基板の製造方法。5. (a) A step of forming a semiconductor film on a substrate, patterning the semiconductor film into a desired shape, and then forming a gate insulating film on the substrate including the semiconductor film, (b) the semiconductor. A step of forming a gate electrode and a gate drive electrode on the substrate through the gate insulating film, (c) only the semiconductor film in the thin film transistor formation region is implanted with the first conductivity type impurity by using the gate electrode as a mask / Drain formation step, (d) second conductivity type impurity implantation using the gate drive electrode as a mask only in the semiconductor film in the auxiliary capacitance element formation region, (e) the gate electrode and the gate drive electrode A step of forming a pixel electrode in a pixel formation region after forming an interlayer insulating film on the substrate including the substrate; (f) forming a contact hole in the interlayer insulating film, A method of manufacturing an active matrix substrate, comprising a raw electrode and a step of connecting the pixel electrode and the auxiliary capacitance element.
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