JPH07202178A - Semiconductor device and manufacture thereof - Google Patents

Semiconductor device and manufacture thereof

Info

Publication number
JPH07202178A
JPH07202178A JP35105393A JP35105393A JPH07202178A JP H07202178 A JPH07202178 A JP H07202178A JP 35105393 A JP35105393 A JP 35105393A JP 35105393 A JP35105393 A JP 35105393A JP H07202178 A JPH07202178 A JP H07202178A
Authority
JP
Grant status
Application
Patent type
Prior art keywords
film
silicon
polycrystalline
method
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP35105393A
Other languages
Japanese (ja)
Inventor
Yoichiro Niitsu
陽一郎 新津
Original Assignee
Toshiba Corp
株式会社東芝
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date

Links

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer, carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer, carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer

Abstract

PURPOSE:To provide a method of manufacturing a MOS transistor which is used for realizing an LSI of low power consumption, wherein the MOS transistor can be kept proper in threshold voltage as prescribed even if a substrate is low in impurity concentration. CONSTITUTION:A gate insulating film 12 of thickness 70nm or so is formed on a silicon substrate 11. A polycrystalline silicon film 13a is deposited thereon as thick as 50nm through a chemical evaporation method, and then a gate electrode 13 is formed through plasma etching. A polycrystallino silicon- germanium film 13b is selectively and epitaxially grown as thick as 0.3mum or so on the polycrystalline silicon film 13a through a low-pressure chemical vapor deposition method. As mentioned above, the gate electrode 13 has a two-layered structure composed of the polycrystalline silicon film 13a and the polycrystalline silicon-germanium film 13b, so that. a transistor whose S factor is less than 70mV/dec can be realized.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】この発明は、たとえばMIS(M BACKGROUND OF THE INVENTION This invention is, for example, MIS (M
etal Insulator Semiconduc etal Insulator Semiconduc
tor)構造を有する半導体装置およびその製造方法に関するもので、特に低消費電力用LSI(Large tor) structure to a semiconductor device and a manufacturing method thereof, in particular low-power LSI (Large
Scale IntegratedCircuit)に使用されるものである。 And it is used to Scale Integrated Circuit).

【0002】 [0002]

【従来の技術】たとえば、MIS型半導体装置において低消費電力用LSIを実現するには、MISトランジスタにゲート電圧を印加しないときに流れるドレイン電流をなるべく小さくする必要がある。 BACKGROUND ART For example, in the MIS-type semiconductor device to realize the low power LSI, it is necessary to minimize the drain current flowing when a gate voltage is not applied to the MIS transistor.

【0003】従来、このためには、MISトランジスタのサブスレショールド特性の改善が重要であるとの認識により、SOI(Silicon on Insula Conventionally, for this purpose, the recognition that improved subthreshold characteristics of the MIS transistors are important, SOI (Silicon on Insula
tor)構造やSJET(Shallow−Junct tor) structure and SJET (Shallow-Junct
ion−well Transistor)構造などが提案されている。 Such as ion-well Transistor) structures have been proposed.

【0004】なお、SJET構造の詳細については、たとえば「Tomohisa.Mizuno,”Anal [0004] The details of the SJET structure, for example, "Tomohisa.Mizuno," Anal
ytical Model for High−Per ytical Model for High-Per
formance Shallow−Junction formance Shallow-Junction
−well Transistor(SJET) wi -well Transistor (SJET) wi
th a Fully Depleted Chann th a Fully Depleted Chann
el Structure”,IEEE TRANSA el Structure ", IEEE TRANSA
CTIONS ONELECTRON DEVICE CTIONS ONELECTRON DEVICE
S. S. VOL、4,NO. VOL, 4, NO. 1,JANUARY1993」 1, JANUARY1993 "
に記載されている。 It is described in.

【0005】これらの提案によって、サブスレショールド特性の目安となるSファクタ(小さいほど良い)は7 [0005] by these proposals, (the better small) S-factor which is a measure of the subthreshold characteristics 7
0mV/decまで改善(従来構造では90mV/de Improved to 0mV / dec (90mV / de in the conventional structure
c)されている。 c) it has been.

【0006】さらに、Sファクタを改善するためには、 [0006] In addition, in order to improve the S factor,
基板の不純物濃度を低下させる必要がある。 It is necessary to lower the impurity concentration of the substrate.

【0007】しかしながら、基板の不純物濃度を低下させると、それにともなってトランジスタのしきい値電圧も低下されるため、トランジスタが十分にカットオフしなくなるという問題が生じる。 However, lowering the impurity concentration of the substrate, since the threshold voltage of the transistor is reduced accordingly, the transistor is a problem that enough will not cut off occurs.

【0008】このため、従来、ゲート電極材料として用いられてきたN型多結晶シリコンにかえてP型多結晶シリコンを用いると、今度は、しきい値電圧が上昇し過ぎてオンしなくなるという問題がある。 [0008] Therefore, conventionally, the use of P-type polycrystalline silicon instead of the N-type polycrystalline silicon has been used as a gate electrode material, in turn, a problem that the threshold voltage is not turned on too elevated there is.

【0009】 [0009]

【発明が解決しようとする課題】上記したように、従来においては、Sファクタを改善しようと基板の不純物濃度を低下させると、ゲート電極材料がN型多結晶シリコンの場合には、それにともなってトランジスタのしきい値電圧も低下されるためにトランジスタが十分にカットオフしなくなり、P型多結晶シリコンの場合には、逆にしきい値電圧が上昇し過ぎてオンしなくなるという問題があった。 As described above [0008] In the prior art, decreasing the impurity concentration of the substrate and trying to improve the S factor, when the gate electrode material is N-type polycrystalline silicon, with it the threshold voltage of the transistor is also no longer the transistor is sufficiently cut off to be reduced, in the case of P-type polycrystalline silicon, the threshold voltage on the contrary there is a problem that will not turn on too elevated.

【0010】そこで、この発明は、基板の不純物濃度を低下させても所定のしきい値電圧を維持でき、より低い消費電力を達成することが可能な半導体装置およびその製造方法を提供することを目的としている。 [0010] Therefore, the invention also lowers the impurity concentration of the substrate can maintain a predetermined threshold voltage, to provide a semiconductor device and a manufacturing method thereof capable of achieving lower power consumption it is an object.

【0011】 [0011]

【課題を解決するための手段】上記の目的を達成するために、この発明の半導体装置にあっては、ゲート絶縁膜上に、多結晶シリコン膜および多結晶シリコン−ゲルマニウム膜からなる二層構造のゲート電極を有してなる構成とされている。 To achieve the above object, according to the Invention The, in the semiconductor device of the present invention, on the gate insulating film, a polycrystalline silicon film and polycrystalline silicon - two-layer structure consisting of a germanium film It is to become a gate electrode structure.

【0012】また、この発明の半導体装置の製造方法にあっては、半導体基板上にゲート絶縁膜を形成する工程と、このゲート絶縁膜上に多結晶シリコン膜を堆積する工程と、この多結晶シリコン膜をゲート電極形状に加工する工程と、このゲート電極形状の多結晶シリコン膜の上に多結晶シリコン−ゲルマニウム膜を堆積する工程とからなっている。 [0012] In the semiconductor device manufacturing method of the present invention, a step of forming a gate insulating film on a semiconductor substrate, depositing a polycrystalline silicon film on the gate insulating film, the polycrystalline a step of processing a silicon film for the gate electrode shape, polycrystalline silicon on the polycrystalline silicon film of the gate electrode shape - consists a step of depositing the germanium layer.

【0013】また、この発明の半導体装置にあっては、 [0013] In addition, in the semiconductor device of the present invention,
ゲート絶縁膜上に、多結晶シリコン膜、多結晶シリコン−ゲルマニウム膜、および多結晶高融点金属−半導体合金膜からなる三層構造のゲート電極を有してなる構成とされている。 On the gate insulating film, a polycrystalline silicon film, a polycrystalline silicon - germanium film, and a polycrystalline refractory metal - is a and becomes configured a gate electrode of three-layer structure consisting of the semiconductor alloy film.

【0014】また、この発明の半導体装置の製造方法にあっては、半導体基板上にゲート絶縁膜を形成する工程と、このゲート絶縁膜上に多結晶シリコン膜を堆積する工程と、この多結晶シリコン膜をゲート電極形状に加工する工程と、このゲート電極形状の多結晶シリコン膜の上に多結晶シリコン−ゲルマニウム膜を堆積する工程と、この多結晶シリコン−ゲルマニウム膜の上に多結晶高融点金属−シリコン膜を堆積する工程とからなっている。 [0014] In the semiconductor device manufacturing method of the present invention, a step of forming a gate insulating film on a semiconductor substrate, depositing a polycrystalline silicon film on the gate insulating film, the polycrystalline a step of processing a silicon film for the gate electrode shape, polycrystalline silicon on the polycrystalline silicon film of the gate electrode shape - depositing a germanium film, polycrystalline silicon - polycrystalline refractory on the germanium film metal - consists and depositing a silicon film.

【0015】また、この発明の半導体装置の製造方法にあっては、半導体基板上にゲート絶縁膜を形成する工程と、このゲート絶縁膜上に多結晶シリコン膜を堆積する工程と、この多結晶シリコン膜をゲート電極形状に加工する工程と、このゲート電極形状の多結晶シリコン膜の上に多結晶シリコン−ゲルマニウム膜を堆積する工程と、この多結晶シリコン−ゲルマニウム膜の上に多結晶高融点金属膜を堆積する工程と、この多結晶高融点金属膜および前記多結晶シリコン−ゲルマニウム膜により多結晶高融点金属−半導体合金膜を形成する工程とからなっている。 Further, in the semiconductor device manufacturing method of the present invention, a step of forming a gate insulating film on a semiconductor substrate, depositing a polycrystalline silicon film on the gate insulating film, the polycrystalline a step of processing a silicon film for the gate electrode shape, polycrystalline silicon on the polycrystalline silicon film of the gate electrode shape - depositing a germanium film, polycrystalline silicon - polycrystalline refractory on the germanium film depositing a metal film, the polycrystalline refractory metal film and the polycrystalline silicon - consists a step of forming a semiconductor alloy film - polycrystalline refractory metal germanium film.

【0016】さらに、この発明の半導体装置の製造方法にあっては、半導体基板上にゲート絶縁膜を形成する工程と、このゲート絶縁膜上に多結晶シリコン膜を堆積する工程と、この多結晶シリコン膜をゲート電極形状に加工する工程と、このゲート電極形状の多結晶シリコン膜の上に多結晶シリコン−ゲルマニウム膜を堆積する工程と、この多結晶シリコン−ゲルマニウム膜上を含む、前記半導体基板の表面に多結晶高融点金属膜を堆積する工程と、この多結晶高融点金属膜と、これに接触する前記多結晶シリコン−ゲルマニウム膜とを反応させて多結晶高融点金属−半導体合金膜を形成する工程と、未反応の前記多結晶高融点金属膜を除去する工程とからなっている。 Furthermore, in the semiconductor device manufacturing method of the present invention, a step of forming a gate insulating film on a semiconductor substrate, depositing a polycrystalline silicon film on the gate insulating film, the polycrystalline a step of processing a silicon film for the gate electrode shape, polycrystalline silicon on the polycrystalline silicon film of the gate electrode shape - depositing germanium film, polycrystalline silicon - containing germanium Makujo, the semiconductor substrate depositing a polycrystalline refractory metal film on a surface of a polycrystalline refractory metal film, the polycrystalline silicon in contact therewith - a semiconductor alloy film - by reacting a germanium film polycrystalline refractory metal forming, it consists a step of removing said polycrystalline refractory metal film unreacted.

【0017】 [0017]

【作用】この発明は、上記した手段により、ゲート電極材料の仕事関数の値をN型多結晶シリコンとP型多結晶シリコンの中間に設定できるようになるため、Sファクタの値が70mV/dec以下のトランジスタを実現することが可能となるものである。 [Action] This invention, by means described above, it becomes possible to set the value of the work function of the gate electrode material in the middle of the N-type polycrystalline silicon and P-type polycrystalline silicon, the value of the S factor is 70 mV / dec in which it is possible to realize the following transistor.

【0018】 [0018]

【実施例】以下、この発明の実施例について図面を参照して説明する。 EXAMPLES The following will be described with reference to the accompanying drawings embodiments of the present invention.

【0019】図1は、本発明の第1の実施例にかかるM [0019] Figure 1, M according to the first embodiment of the present invention
OS(Metal Oxide Semiconduc OS (Metal Oxide Semiconduc
tor)型トランジスタの主要部の断面構造を示すものである。 Illustrates a cross-sectional structure of a main portion of tor) type transistor.

【0020】すなわち、シリコン基板11上に、約70 [0020] That is, on the silicon substrate 11, about 70
nm厚のゲート絶縁膜12を介して、たとえば二層構造のゲート電極13が設けられた構成となっている。 nm through a gate insulating film 12 having a thickness, for example, the gate electrode 13 having a two-layer structure has a configuration that is provided.

【0021】このゲート電極13は、上記ゲート絶縁膜12上に堆積された、たとえば50nm厚の多結晶シリコン膜(Si)13aと、その上に堆積された、たとえば300nm厚の多結晶シリコン−ゲルマニウム膜(S [0021] The gate electrode 13, the gate is deposited on the insulating film 12, for example, 50nm polycrystalline silicon film (Si) 13a having a thickness, deposited thereon, for example 300nm thickness polysilicon - germanium film (S
iGe)13bとからなっている。 iGe) it is made from the 13b.

【0022】ソース,ドレイン領域14,15は、通常のMOS型トランジスタトと同様に、ゲート電極13の両側の、上記シリコン基板11の表面領域にそれぞれ配置され、図示していない金属膜により各電極が外部に引き出される。 The source and drain regions 14 and 15, like a normal MOS transistor bets, on both sides of the gate electrode 13, respectively disposed in the surface region of the silicon substrate 11, the electrode of a metal film (not shown) There is drawn to the outside.

【0023】ゲート電極13の導電型としては、所望のしきい値電圧によってN型またはP型が選ばれる。 Examples of the conductivity type of the gate electrode 13, N-type or P-type is chosen by the desired threshold voltage.

【0024】また、多結晶シリコン膜は、粒径が小さいほど、その上に堆積する多結晶シリコン−ゲルマニウム膜を安定に成膜できるため、粒径の小さい極限では非晶質膜の場合もある。 Further, the polycrystalline silicon film, the smaller the particle size, the polycrystalline silicon is deposited thereon - since it stably forming a germanium film, in some cases the amorphous film with a small intrinsic particle diameters .

【0025】このように、ゲート電極13を、ゲート絶縁膜12側より多結晶シリコン膜13aおよび多結晶シリコン−ゲルマニウム膜13bを順に堆積してなる二層構造とすることにより、ゲート電極材料の仕事関数の値をN型多結晶シリコンとP型多結晶シリコンの中間に設定できるようになる。 [0025] Thus, the gate electrode 13, gate insulating film 12 side of the polycrystalline silicon film 13a and polycrystalline silicon - by a two-layer structure formed by depositing a germanium film 13b in this order, the work of the gate electrode material It becomes a value of the function to be set to the middle of the N-type polycrystalline silicon and P-type polycrystalline silicon.

【0026】この結果、シリコン基板11の不純物濃度が低い場合においても、トランジスタのしきい値電圧を所定の値とすることが可能となる。 [0026] As a result, even when a low impurity concentration of the silicon substrate 11, it is possible to make the threshold voltage of the transistor to a predetermined value.

【0027】ここで、従来より、ゲート電極に多結晶シリコン−ゲルマニウム膜を用いて、その仕事関数を変えるというアイデアはあった(たとえば、King, [0027] Here, conventionally, the polycrystalline silicon gate electrode - with germanium film, there is the idea of ​​changing the work function (e.g., King,
T. T. ,et al. , Et al. ”A variable−work "A variable-work
−function polycrystalline -function polycrystalline
−Sil−x−Gex gatematerial f -Sil-x-Gex gatematerial f
or submicrometer CMOS tec or submicrometer CMOS tec
hnology”,IEEE Electron De hnology ", IEEE Electron De
vice Lett. vice Lett. ,EDL−12,no. , EDL-12, no. 10,p 10, p
p. p. 533,Oct. 533, Oct. 1991)。 1991).

【0028】しかしながら、ゲート電極にN型多結晶シリコン−ゲルマニウム膜を用いた場合、伝導帯のバンド端エネルギが変化しないため、仕事関数は通常の多結晶シリコンの場合と変わらない。 [0028] However, N-type polycrystalline silicon gate electrode - when using a germanium film, since the band edge energy of the conduction band does not change, the work function is the same as that in the case of conventional polycrystalline silicon.

【0029】また、P型多結晶シリコン−ゲルマニウム膜のゲート電極では仕事関数の変化は存在するものの、 Further, P-type polycrystalline silicon - although the change in work function in the gate electrode of the germanium film is present,
nMOSトランジスタを用いようとする場合には、N型のゲート電極の方がしきい値電圧を0.3V〜0.5V When attempts to use the nMOS transistor, 0.3V~0.5V the threshold voltage towards the N-type gate electrode of the
という所定の値に設定しやすい。 Easy to set to a predetermined value of.

【0030】このような理由により、一般には、ゲート電極に多結晶シリコン−ゲルマニウム膜は使われていない。 [0030] For this reason, in general, a polycrystalline silicon gate electrode - germanium film is not used.

【0031】ところが、多結晶シリコン−ゲルマニウム膜を多結晶シリコン膜を介してゲート絶縁膜上に堆積することで、上記の理由を解決できることが分かった。 [0031] However, polycrystalline silicon - to deposit a germanium film through the polycrystalline silicon film on the gate insulating film, it has been found that can solve the above reasons.

【0032】これは、シリコン−ゲルマニウムをシリコン上にエピタキシャル成長させると、格子定数の不整合によりゲート絶縁膜上のシリコンの伝導帯エネルギが変化することを利用するものである。 [0032] This silicon - when germanium is epitaxially grown on the silicon, is to utilize the fact that the conduction band energy of the silicon on the gate insulating film by the mismatch of the lattice constant changes.

【0033】次に、図2ないし図4を参照して、図1に示したMOS型トランジスタの製造方法について説明する。 Next, with reference to FIGS. 2 to 4, the method of manufacturing the MOS transistor will be described as shown in FIG.

【0034】たとえば、50Ωcmないし100Ωcm [0034] For example, there is no 50Ωcm 100Ωcm
のP型シリコン基板11の表面に、まず、0.2μm厚程度の熱酸化膜21を形成する。 Of the surface of the P-type silicon substrate 11, first, a 0.2μm thickness of about thermal oxide film 21. そして、通常のフォトリソグラフィ工程により、pMOSトランジスタ領域の熱酸化膜21を選択的に剥離し、引き続いてpMOSトランジスタ領域にN型不純物をイオン注入する。 Then, by ordinary photolithography process, then selectively stripping the thermal oxide film 21 of the pMOS transistor region, subsequently N-type impurity ions are implanted into the pMOS transistor region.

【0035】この後、図示していないレジストを剥離し、1190℃の窒素および酸素の混合雰囲気中で、1 [0035] In this After, stripping the resist, not shown, in a mixed atmosphere of nitrogen and oxygen 1190 ° C., 1
時間ないし2時間程度の熱拡散を行うことにより、pM By to no time for heat diffusion about 2 hours, pM
OSトランジスタ領域に、表面濃度が5E16(5×1 The OS transistor region, the surface concentration of 5E16 (5 × 1
16 )cm -2で、接合深さが2μm程度のNウェル拡散層22を形成する(以上、図2(a))。 0 16) cm -2, junction depth to form the N well diffusion layer 22 of about 2 [mu] m (or, FIG. 2 (a)).

【0036】次いで、シリコン基板11の表面の熱酸化膜21を全面的に剥離し、改めて0.1μm厚程度の熱酸化膜23を全面に形成し、さらに0.15μm厚程度の多結晶シリコン膜24、および0.2μm厚程度のシリコン窒化膜25を、通常の化学蒸着法により一様に堆積する。 [0036] Then, a thermal oxide film 21 on the surface of the silicon substrate 11 entirely peeled, again a 0.1μm thickness of about thermal oxide film 23 is formed on the entire surface, further 0.15μm thickness of about polycrystalline silicon film 24, and a 0.2μm thick of about silicon nitride film 25 is uniformly deposited by conventional chemical deposition.

【0037】そして、nMOS,pMOSトランジスタの活性領域、基板コンタクトないしウェルコンタクト領域をフォトリソグラフィ工程によりレジスト(図示していない)で覆い、方向性のプラズマエッチングでシリコン窒化膜25をエッチングする。 [0037] Then, nMOS, the active region of the pMOS transistor, covering the substrate contact to the well contact regions in the resist by a photolithography process (not shown), to etch the silicon nitride film 25 in the direction of the plasma etching.

【0038】このエッチングは、多結晶シリコン膜24 [0038] This etching, polycrystalline silicon film 24
をストッパとして行われ、シリコン基板11へのダメージが入らないように考慮される(以上、図2(b))。 The performed as a stopper, damage to the silicon substrate 11 is considered not to enter (or more, Figure 2 (b)).

【0039】次いで、フォトリソグラフィ工程によりp [0039] Then, p by a photolithography process
MOSトランジスタ領域をレジスト(図示していない) Resist the MOS transistor area (not shown)
で覆い、このレジストとシリコン窒化膜25とをマスクとして、nMOSトランジスタ領域にP型不純物のチャネルストッパイオン注入を行い、イオン注入層26を形成する。 Covered with, as a mask and the resist and the silicon nitride film 25, performs channel stopper ion implantation of P-type impurities in the nMOS transistor region to form an ion implanted layer 26.

【0040】この際の加速電圧およびドーズ量は、イオン注入層26の最終的な不純物濃度が1E17〜5E1 The acceleration voltage and dose amount at this time, the final impurity concentration of the ion-implanted layer 26 1E17~5E1
7(1×10 17 〜5×10 17 )cm -3 、深さが1μm程度となるように調整されることが望ましい。 7 (1 × 10 17 ~5 × 10 17) cm -3, it is desirable that the adjusted such that the depth is about 1 [mu] m.

【0041】今度は、フォトリソグラフィ工程によりn [0041] This time, n by a photolithography process
MOSトランジスタ領域をレジスト(図示していない) Resist the MOS transistor area (not shown)
で覆い、このレジストとシリコン窒化膜25とをマスクとして、pMOSトランジスタ領域にN型不純物のチャネルストッパイオン注入を行い、イオン注入層27を形成する。 Covered with, as a mask and the resist and the silicon nitride film 25, performs channel stopper ion implantation of the N-type impurity in the pMOS transistor region to form an ion implanted layer 27.

【0042】この際の加速電圧およびドーズ量は、イオン注入層27の最終的な不純物濃度が1E17〜5E1 The acceleration voltage and dose amount at this time, the final impurity concentration of the ion-implanted layer 27 1E17~5E1
7(1×10 17 〜5×10 17 )cm -3 、深さが1μm程度となるように調整されることが望ましい(以上、図2 7 (1 × 10 17 ~5 × 10 17) cm -3, is desired to be adjusted to be about 1 [mu] m (or depth, FIG. 2
(c))。 (C)).

【0043】次いで、熱酸化を行い、シリコン窒化膜2 [0043] Next, by thermal oxidation, a silicon nitride film 2
5をマスクとして、素子分離領域に0.5μmないし0.9μm厚のフィールド絶縁膜28を形成する。 5 as a mask, to not 0.5μm the isolation region to form the field insulating film 28 of 0.9μm thickness.

【0044】そして、シリコン窒化膜25を剥離した後、さらにシリコン基板11の表面を0.1μm厚程度酸化させ、前酸化膜29を形成する(以上、図3 [0044] Then, after removing the silicon nitride film 25, to further surface 0.1μm thick degree of oxidation of the silicon substrate 11 to form a pre-oxide film 29 (or, FIG. 3
(a))。 (A)).

【0045】次いで、前酸化膜29を剥離し、10nm [0045] then peeled off before the oxide film 29, 10nm
厚前後の犠牲酸化膜30を熱酸化により形成した後、n After the thickness of the sacrificial oxide film 30 of about formed by thermal oxidation, n
MOS,pMOSトランジスタのそれぞれの活性領域に必要な不純物をイオン注入し、P層31,N層32をそれぞれ形成する。 MOS, ion implantation of impurities required for each of the active regions of the pMOS transistor, to form the P layer 31, N layer 32, respectively.

【0046】この際の不純物のドーズ量および加速電圧は、トランジスタの使用条件などによってまちまちであるが、特にSファクタを改善したい場合、製造工程終了後のチャネル不純物のピーク濃度が1E17(1×10 The dose and the acceleration voltage of the impurity at this time, but varies across the conditions of use of the transistor, especially if you want to improve the S factor, the peak concentration of the channel impurity after the end of the manufacturing process is 1E17 (1 × 10
17 )cm -3を越えないように注意すべきである。 17) Care should be taken not exceed cm -3.

【0047】この条件では、通常の多結晶シリコン膜を用いたゲート電極の場合にはしきい値電圧が低くなり過ぎるが、本発明によるゲート電極構造を用いることにより、所望のしきい値電圧を得ることができる(以上、図3(b))。 [0047] In this condition, although in the case of a gate electrode using a conventional polycrystalline silicon film is the threshold voltage too low, by using the gate electrode structure according to the present invention, a desired threshold voltage can be obtained (or, Figure 3 (b)).

【0048】次いで、犠牲酸化膜30を剥離し、清浄なシリコン面を露出させた後、70nm厚のゲート絶縁膜12を形成する。 [0048] Next, stripping the sacrificial oxide film 30, after exposing the clean silicon surface to form a gate insulating film 12 of 70nm thick.

【0049】ゲート絶縁膜12の膜厚は70nmに限らないが、100nm厚以下であることが望ましい。 [0049] Although not limited to thickness 70nm of the gate insulating film 12 is desirably 100nm thick or less.

【0050】そして、このゲート絶縁膜12上に、たとえば50nm厚の多結晶シリコン膜13aを化学蒸着法により堆積する。 [0050] Then, on the gate insulating film 12 is deposited by chemical vapor deposition polycrystalline silicon film 13a, for example, 50nm thick.

【0051】多結晶シリコン膜13aの膜厚は、その膜質の違いにより、製造工程終了後、ゲート絶縁膜12に接した場所でのバンド構造が変化するため、50nm厚よりも多少前後させた方が良い場合もある。 The polycrystalline silicon film 13a thickness, the difference in film quality, after the end of the manufacturing process, since the band structure at a location in contact with the gate insulating film 12 changes, who were slightly back and forth than 50nm thick it is sometimes good.

【0052】さらに、その多結晶シリコン膜13a上に、50nm厚前後の絶縁膜35を堆積する。 [0052] Further, the on the polysilicon film 13a, to deposit a 50nm thickness before and after the insulating film 35.

【0053】この絶縁膜35としては、たとえばシリコン窒化膜が望ましい(以上、図3(c))。 [0053] As the insulating film 35, for example, a silicon nitride film is desired (or, Figure 3 (c)).

【0054】次いで、絶縁膜35および多結晶シリコン膜13aをプラズマエッチングし、上記したゲート電極13の第1層目を形成する。 [0054] Then, an insulating film 35 and the polycrystalline silicon film 13a is plasma etched to form a first layer of the gate electrode 13 as described above.

【0055】この際、多結晶シリコン膜13aのエッチングは、ゲート絶縁膜12をストッパとして行われ、ゲート電極13以外の領域では、ゲート絶縁膜12およびフィールド絶縁膜28の表面が露出される。 [0055] At this time, etching of the polycrystalline silicon film 13a is performed a gate insulating film 12 as a stopper, in a region other than the gate electrode 13, the surface of the gate insulating film 12 and the field insulating film 28 is exposed.

【0056】引き続き、絶縁膜35および多結晶シリコン膜13aをマスクとして、nMOSトランジスタ領域に、実効チャネル長を縮小するための低濃度N -拡散層36をイオン注入により形成する。 [0056] Subsequently, an insulating film 35 and the polycrystalline silicon film 13a as a mask, the nMOS transistor region, a low concentration N for reducing the effective channel length - the diffusion layer 36 is formed by ion implantation.

【0057】通常、30keVの加速電圧で、かつ1E [0057] Usually, at an acceleration voltage of 30 keV, and 1E
13(1×10 13 )cm -2程度のドーズ量で、リンをイオン注入する。 In 13 (1 × 10 13) cm dose of about -2 phosphorus is ion-implanted.

【0058】このイオン注入により、不純物がシリコン基板11中のチャネル領域に到達するのを防ぐには、多結晶シリコン膜13aだけでは膜厚が薄いので、絶縁膜35を堆積するようにしている(以下、図4(a))。 [0058] By the ion implantation, the prevent the impurities from reaching the channel region in the silicon substrate 11, only the polycrystalline silicon film 13a because small thickness, so that an insulating film is deposited 35 ( hereinafter, Figure 4 (a)).

【0059】なお、上記の製造方法にあっては、低濃度N -拡散層36を特に形成しない場合もある。 [0059] Incidentally, in the above manufacturing method, the low-concentration N - may not be particularly form a diffusion layer 36.

【0060】その場合、図3(c)の工程において、絶縁膜35を多結晶シリコン膜13aの上に堆積する必要がなくなるため、その分、工程を簡略できる。 [0060] In this case, in the step of FIG. 3 (c), since it is not necessary to deposit the insulating film 35 on the polycrystalline silicon film 13a, that amount can be simplified step.

【0061】次いで、絶縁膜35を加熱燐酸溶液などで剥離し、シリコン面が露出した多結晶シリコン膜13a [0061] Then, an insulating film 35 is peeled off like a heating phosphoric acid solution, a polysilicon film 13a which is a silicon surface exposed
の上に、低圧化学蒸着法により0.3μm厚程度の多結晶シリコン−ゲルマニウム膜13bを選択的にエピタキシャル成長させ、上記したゲート電極13の第2層目を形成する。 On the polycrystalline silicon of about 0.3μm thick by low pressure chemical vapor deposition - selective epitaxial growth a germanium layer 13b, to form the second layer of the gate electrode 13 as described above.

【0062】この際の成膜は、多結晶シリコン−ゲルマニウム膜13bの格子を、その下の多結晶シリコン膜1 [0062] deposition in this case, a polycrystalline silicon - a lattice of germanium film 13b, the polycrystalline silicon film under Part 1
3aに合わせて成長させるように注意する。 Sure that they are grown in accordance with the 3a.

【0063】また、成膜の際、ガス中にP型ないしN型不純物となるガスを混ぜ、多結晶シリコン−ゲルマニウム膜13bおよびその下の多結晶シリコン膜13aに、 [0063] Also, when the film formation, mixing the gas as a P-type to N-type impurity in the gas, a polycrystalline silicon - germanium film 13b and the polycrystalline silicon film 13a thereunder,
高濃度(たとえば、1E19(1×10 19 )cm -3以上)のドーピングを行う。 High concentrations (e.g., 1E19 (1 × 10 19) cm -3 or higher) performing doping.

【0064】多結晶シリコン−ゲルマニウム膜13bにおける組成比は、トランジスタの所望のしきい値電圧によるが、しきい値電圧を0.2V以上シフトさせるような顕著な効果を得るためには、ゲルマニウムが50%ないし60%程度必要となる(以上、図4(b))。 [0064] Polycrystalline silicon - composition ratio of germanium film 13b, depending on the desired threshold voltage of the transistor, in order to obtain a remarkable effect as shifting or 0.2V threshold voltage, germanium to 50% to be necessary about 60% (or more, Figure 4 (b)).

【0065】次いで、多結晶シリコン−ゲルマニウム膜13bをマスクとして、ソース,ドレイン領域14,1 [0065] Then, a polycrystalline silicon - germanium film 13b as a mask, source and drain regions 14, 1
5に不純物をイオン注入し、熱拡散して高濃度のN型拡散層37およびP型拡散層38を形成する。 5 impurity ions are implanted into, thermally diffused to form a high-concentration N-type diffusion layer 37 and the P-type diffusion layer 38.

【0066】通常、N型拡散層37の形成ためには、ヒ素を50keVの加速電圧、かつ5E15(5×1 [0066] Usually, for the formation of N-type diffusion layer 37, the acceleration voltage of 50keV arsenic and 5E15 (5 × 1
15 )cm -2のドーズ量で、P型拡散層38の形成ためには、ボロンを35keVの加速電圧、かつ5E15 0 15) at a dose of cm -2, for the formation of P-type diffusion layer 38, the acceleration voltage of 35keV boron and, 5E15
(5×10 15 )cm -2のドーズ量で、それぞれイオン注入する。 (5 × 10 15) at a dose of cm -2, respectively ion implantation.

【0067】熱拡散工程は、800℃の温度で、1時間程度である(以下、図4(c))。 [0067] Thermal diffusion process at a temperature of 800 ° C., is about 1 hour (hereinafter, Fig. 4 (c)).

【0068】これ以降の工程は、通常のMOS型トランジスタの保護絶縁膜および配線の形成が、従来と同様にして行われることになる。 [0068] The subsequent step, the formation of the protective insulating film and the wiring of the conventional MOS-type transistor, will be carried out in the same manner as conventional.

【0069】次に、この発明の第2の実施例について説明する。 Next, a description will be given of a second embodiment of the present invention.

【0070】図5は、本発明の第2の実施例にかかるn [0070] Figure 5 is a second embodiment of the present invention n
MOS型トランジスタの主要部の断面構造を示すものである。 It illustrates a cross-sectional structure of a main portion of the MOS type transistor.

【0071】この場合、シリコン基板111上に、約7 [0071] In this case, on the silicon substrate 111, about 7
0nm厚のゲート絶縁膜112を介して、たとえば50 0nm through the gate insulating film 112 having a thickness, for example 50
nm厚の多結晶シリコン膜113aと、300nm厚の多結晶シリコン−ゲルマニウム膜113bとからな二層構造のゲート電極113が設けられるとともに、シリコン基板111内に、P型領域111aとN型領域111 nm and a polycrystalline silicon film 113a with a thickness, 300 nm thick polycrystalline silicon - a gate electrode 113 is provided a two-layer structure and a germanium film 113b, in the silicon substrate 111, P-type region 111a and the N-type region 111
bとが形成された構成となっている。 It has a configuration in which b and were formed.

【0072】P型領域111aの、シリコン基板111 [0072] The P-type region 111a, the silicon substrate 111
の表面からの深さは、通常のウェルよりも浅く、たとえば0.2μm前後となるように調整される。 Depth from the surface of the shallower than normal well, is adjusted to for example a longitudinal 0.2 [mu] m.

【0073】これにより、チャネルの直下では、ゲート電極113の影響によって形成される空乏領域、およびP型領域111aとN型領域111bとのPN接合によって生じる空乏領域が接続され、Sファクタが良好な値となる。 [0073] Thus, in immediately below the channel, the depletion region connected caused by the PN junction between the depletion region and the P-type region 111a and the N-type region 111b which is formed by the influence of the gate electrode 113, the S-factor good It becomes a value.

【0074】次に、図6ないし図8を参照して、図5に示したnMOS型トランジスタの製造方法について説明する。 Next, referring to FIGS. 6 to 8, a method for manufacturing the nMOS transistors shown in FIG.

【0075】たとえば、50Ωcmないし100Ωcm [0075] For example, there is no 50Ωcm 100Ωcm
のN型シリコン基板111の表面に、まず、0.2μm On the surface of the N-type silicon substrate 111, firstly, 0.2 [mu] m
厚程度の熱酸化膜121を形成する。 To form a thermal oxide film 121 having a thickness of about. そして、通常のフォトリソグラフィ工程により、pMOSトランジスタ領域の熱酸化膜121を選択的に剥離し、引き続いてpM Then, by ordinary photolithography process, then selectively stripping the thermal oxide film 121 the pMOS transistor region, and subsequently pM
OSトランジスタ領域にP型不純物をイオン注入する。 The P-type impurity ions are implanted into the OS transistor region.

【0076】この後、図示していないレジストを剥離し、1190℃の窒素および酸素の混合雰囲気中で、1 [0076] In this After, stripping the resist, not shown, in a mixed atmosphere of nitrogen and oxygen 1190 ° C., 1
時間ないし2時間程度の熱拡散を行うことにより、pM By to no time for heat diffusion about 2 hours, pM
OSトランジスタ領域に、表面濃度が5E16(5×1 The OS transistor region, the surface concentration of 5E16 (5 × 1
16 )cm -2で、接合深さが2μm程度のPウェル拡散層122を形成する(以上、図6(a))。 0 16) cm -2, junction depth to form a P-well diffusion layer 122 of approximately 2 [mu] m (or, FIG. 6 (a)).

【0077】次いで、シリコン基板111の表面の熱酸化膜121を全面的に剥離し、改めて0.1μm厚程度の熱酸化膜123を全面に形成し、さらに0.15μm [0077] Then, a thermal oxide film 121 on the surface of the silicon substrate 111 entirely peeled, once again form a 0.1μm thickness of about thermal oxide film 123 on the entire surface, further 0.15μm
厚程度の多結晶シリコン膜124、および0.2μm厚程度のシリコン窒化膜125を、通常の化学蒸着法により一様に堆積する。 Thickness of about polycrystalline silicon film 124, and 0.2μm thickness about of the silicon nitride film 125 is uniformly deposited by conventional chemical vapor deposition.

【0078】そして、nMOS,pMOSトランジスタの活性領域、基板コンタクトないしウェルコンタクト領域をフォトリソグラフィ工程によりレジスト(図示していない)で覆い、方向性のプラズマエッチングでシリコン窒化膜125をエッチングする。 [0078] Then, nMOS, the active region of the pMOS transistor, covering the substrate contact to the well contact regions in the resist by a photolithography process (not shown), to etch the silicon nitride film 125 in the direction of the plasma etching.

【0079】このエッチングは、多結晶シリコン膜12 [0079] This etching, polycrystalline silicon film 12
4をストッパとして行われ、シリコン基板111へのダメージが入らないように考慮される(以上、図6 4 is performed as a stopper, damage to the silicon substrate 111 is considered not to enter (or, FIG. 6
(b))。 (B)).

【0080】次いで、フォトリソグラフィ工程によりp [0080] Then, p by a photolithography process
MOSトランジスタ領域をレジスト(図示していない) Resist the MOS transistor area (not shown)
で覆い、このレジストとシリコン窒化膜125とをマスクとして、nMOSトランジスタ領域にP型不純物のチャネルストッパイオン注入を行い、イオン注入層126 Covered with, as a mask and the resist and the silicon nitride film 125, performs channel stopper ion implantation of P-type impurities in the nMOS transistor region, the ion implantation layer 126
を形成する。 To form.

【0081】この際の加速電圧およびドーズ量は、イオン注入層126の最終的な不純物濃度が1E17〜5E [0081] acceleration voltage and dose amount at this time, the final impurity concentration of the ion-implanted layer 126 1E17~5E
17(1×10 17 〜5×10 17 )cm -3 、深さが1μm 17 (1 × 10 17 ~5 × 10 17) cm -3, depth 1μm
程度となるように調整されることが望ましい。 It is desirable to be adjusted to be comparable.

【0082】今度は、フォトリソグラフィ工程によりn [0082] This time, n by a photolithography process
MOSトランジスタ領域をレジスト(図示していない) Resist the MOS transistor area (not shown)
で覆い、このレジストとシリコン窒化膜125とをマスクとして、pMOSトランジスタ領域にN型不純物のチャネルストッパイオン注入を行い、イオン注入層127 Covered with, as a mask and the resist and the silicon nitride film 125, performs channel stopper ion implantation of the N-type impurity in the pMOS transistor region, the ion implantation layer 127
を形成する。 To form.

【0083】この際の加速電圧およびドーズ量は、イオン注入層127の最終的な不純物濃度が1E17〜5E [0083] acceleration voltage and dose amount at this time, the final impurity concentration of the ion-implanted layer 127 1E17~5E
17(1×10 17 〜5×10 17 )cm -3 、深さが1μm 17 (1 × 10 17 ~5 × 10 17) cm -3, depth 1μm
程度となるように調整されることが望ましい。 It is desirable to be adjusted to be comparable.

【0084】この場合、イオン注入層126は後に接地電位に、イオン注入層127は後に電源電圧に接続されるため、シリコン基板111が接地電位に接続されるような場合には、このシリコン基板111とイオン注入層127との間を、図示の如く、一定の距離Dだけ引き離して電気的絶縁を図る必要がある(以上、図6 [0,084] In this case, the ground potential after the ion implantation layer 126 is to be connected to the power supply voltage after the ion implantation layer 127, if such a silicon substrate 111 is connected to the ground potential, this silicon substrate 111 and between the ion-implanted layer 127, as shown, it is necessary to achieve electrical insulation pulled away by a predetermined distance D (or, FIG. 6
(c))。 (C)).

【0085】次いで、熱酸化を行い、シリコン窒化膜1 [0085] Next, by thermal oxidation, a silicon nitride film 1
25をマスクとして、素子分離領域に0.5μmないし0.9μm厚のフィールド絶縁膜128を形成する。 As a mask 25, to not 0.5μm the isolation region to form the field insulating film 128 of 0.9μm thickness.

【0086】そして、シリコン窒化膜125を剥離した後、さらにシリコン基板111の表面を0.1μm厚程度酸化させ、前酸化膜129を形成する(以上、図7 [0086] Then, after removing the silicon nitride film 125, is further 0.1μm thick degree of oxidation of the surface of the silicon substrate 111, to form a pre-oxide film 129 (or, FIG. 7
(a))。 (A)).

【0087】次いで、前酸化膜129を剥離し、10n [0087] then peeled off before oxide film 129, 10n
m厚前後の犠牲酸化膜(図示していない)を熱酸化により形成した後、一旦、この犠牲酸化膜を剥離して清浄なシリコン面を露出させる。 After m thickness before and after the sacrificial oxide film (not shown) is formed by thermal oxidation, once to expose the clean silicon surface by stripping the sacrificial oxide film. そして、その上に、70nm Then, on that, 70nm
厚のゲート絶縁膜112を形成する。 Forming a gate insulating film 112 having a thickness.

【0088】ゲート絶縁膜112の膜厚は70nmに限らないが、100nm厚以下であることが望ましい。 [0088] Although not limited to thickness 70nm of the gate insulating film 112 is desirably 100nm thick or less.

【0089】そして、このゲート絶縁膜112上に、たとえば50nm厚の多結晶シリコン膜113aを化学蒸着法により堆積する。 [0089] Then, on the gate insulating film 112 is deposited by chemical vapor deposition polycrystalline silicon film 113a, for example, 50nm thick.

【0090】多結晶シリコン膜113aの膜厚は、その膜質の違いにより、製造工程終了後、ゲート絶縁膜11 [0090] The film thickness of the polycrystalline silicon film 113a is the difference in film quality, after the end of the manufacturing process, the gate insulating film 11
2に接した場所でのバンド構造が変化するため、50n Since the band structure at a location in contact with 2 changes, 50n
m厚よりも多少前後させた方が良い場合もある。 m in some cases it is better that was somewhat before and after than the thickness.

【0091】さらに、その多結晶シリコン膜113a上に、50nm厚前後の絶縁膜135を堆積する(以上、 [0091] Further, the on the polysilicon film 113a, 50 nm thick deposited before and after the insulating film 135 (or,
図7(b))。 Figure 7 (b)).

【0092】次いで、絶縁膜135および多結晶シリコン膜113aをプラズマエッチングし、上記したゲート電極113の第1層目を形成する。 [0092] Then, an insulating film 135 and the polycrystalline silicon film 113a is plasma etched to form a first layer of the gate electrode 113 described above.

【0093】引き続き、絶縁膜135および多結晶シリコン膜113aをマスクとして、nMOSトランジスタ領域に、実効チャネル長を縮小するための低濃度N -拡散層136をイオン注入により形成する。 [0093] Subsequently, an insulating film 135 and the polycrystalline silicon film 113a as a mask, the nMOS transistor region, a low concentration N for reducing the effective channel length - the diffusion layer 136 is formed by ion implantation.

【0094】通常、30keVの加速電圧で、かつ1E [0094] Usually, at an acceleration voltage of 30 keV, and 1E
13(1×10 13 )cm -2程度のドーズ量で、リンをイオン注入する(以上、図7(c))。 13 (1 × 10 13) cm dose of about -2 phosphorus is ion-implanted (or, FIG. 7 (c)).

【0095】次いで、絶縁膜135を剥離し、多結晶シリコン膜113aの上に、低圧化学蒸着法により0.3 [0095] Then, peeling off the insulating film 135, on the polycrystalline silicon film 113a, 0.3 by low pressure chemical vapor deposition
μm厚程度の多結晶シリコン−ゲルマニウム膜113b μm thickness of about polycrystalline silicon - germanium film 113b
を選択的にエピタキシャル成長させ、上記したゲート電極113の第2層目を形成する。 Selective epitaxial growth, thereby forming a second layer of the gate electrode 113 described above.

【0096】この際、ガス中にP型ないしN型不純物となるガスを混ぜ、多結晶シリコン−ゲルマニウム膜11 [0096] At this time, mixed gas having P-type to N-type impurity in the gas, a polycrystalline silicon - germanium film 11
3bおよびその下の多結晶シリコン膜113aに、高濃度(たとえば、1E19(1×10 19 )cm -3以上)のドーピングを行う(以上、図8(a))。 3b and the polycrystalline silicon film 113a thereunder, a high concentration (e.g., 1E19 (1 × 10 19) cm -3 or higher) doping is carried out of (or, FIG. 8 (a)).

【0097】次いで、nMOSトランジスタ領域の全面に、高加速電圧でP型不純物をイオン注入し、nMOS [0097] Then, on the entire surface of the nMOS transistor region, ion implantation of P-type impurities at a high acceleration voltage, nMOS
トランジスタ領域のシリコン基板111中にP型領域1 P-type regions in the silicon substrate 111 of the transistor region 1
11aを形成する。 11a is formed.

【0098】その際、ゲート電極113を通して、ゲート電極113の直下にもイオン注入がなされる。 [0098] At that time, through the gate electrode 113, an ion implantation is carried out to below the gate electrode 113.

【0099】この場合、イオン注入による不純物分布のピークが、ゲート絶縁膜112の直ぐ下になるよう、加速電圧を調整する必要がある。 [0099] In this case, the peak of the impurity distribution by ion implantation, so as to be directly below the gate insulating film 112, it is necessary to adjust the acceleration voltage.

【0100】具体的には、たとえば110keVの加速電圧で、かつ2E12(2×10 12 )cm -2ないし4E [0100] Specifically, for example, at an acceleration voltage of 110 keV, and 2E12 (2 × 10 12) to cm -2 without 4E
12(4×10 12 )cm -2程度のドーズ量で、ボロンをイオン注入する。 In 12 (4 × 10 12) cm dose of about -2 boron ions are implanted.

【0101】これは、製造工程終了後に、ゲート電極1 [0102] This is because after the end of the manufacturing process, the gate electrode 1
13の直下で、深さが0.2μm、濃度が5E16(5 13 directly under the, 0.2 [mu] m depth, concentration 5E16 (5
×10 16 )cm -3となるようにするためである。 × 10 16) is so that the cm -3.

【0102】P型領域111aは、nMOSトランジスタ領域の、フィールド絶縁膜128の下に形成されたイオン注入層126と自動的に接続し、通常のP型拡散層で形成される基板コンタクトによって基板電位の供給が可能である。 [0102] P-type region 111a is the nMOS transistor region, and a field automatically connected to the ion-implanted layer 126 formed below the insulating film 128, the substrate potential by a substrate contact formed in a conventional P-type diffusion layer it is a possible supply of.

【0103】引き続き、pMOSトランジスタ領域の全面に、高加速電圧でN型不純物をイオン注入し、pMO [0103] Subsequently, on the entire surface of the pMOS transistor region, ion implantation of N-type impurities at a high acceleration voltage, pMOS
Sトランジスタ領域のシリコン基板111中にN型領域111bを形成する。 Forming an N-type region 111b in the silicon substrate 111 of the S transistor region.

【0104】その際、ゲート電極113を通して、ゲート電極113の直下にもイオン注入がなされる。 [0104] At that time, through the gate electrode 113, an ion implantation is carried out to below the gate electrode 113.

【0105】この場合、イオン注入による不純物分布のピークが、ゲート絶縁膜112の直ぐ下になるよう、加速電圧を調整する必要がある。 [0105] In this case, the peak of the impurity distribution by ion implantation, so as to be directly below the gate insulating film 112, it is necessary to adjust the acceleration voltage.

【0106】具体的には、たとえば320keVの加速電圧で、かつ2E12(2×10 12 )cm -2ないし4E [0106] Specifically, for example, at an acceleration voltage of 320KeV, and 2E12 (2 × 10 12) to cm -2 without 4E
12(4×10 12 )cm -2程度のドーズ量で、リンをイオン注入する。 In 12 (4 × 10 12) cm dose of about -2 phosphorus is ion-implanted.

【0107】これは、製造工程終了後に、ゲート電極1 [0107] This is because after the end of the manufacturing process, the gate electrode 1
13の直下で、深さが0.2μm、濃度が5E16(5 13 directly under the, 0.2 [mu] m depth, concentration 5E16 (5
×10 16 )cm -3となるようにするためである。 × 10 16) is so that the cm -3.

【0108】N型領域111bは、pMOSトランジスタ領域の、フィールド絶縁膜128の下に形成されたイオン注入層127と自動的に接続し、通常のN型拡散層で形成される基板コンタクトによって基板電位の供給が可能である(以上、図8(b))。 [0108] N-type region 111b is the pMOS transistor region, and a field automatically connected to the ion-implanted layer 127 formed below the insulating film 128, the substrate potential by a substrate contact formed in a conventional N-type diffusion layer It can supply of (above, Figure 8 (b)).

【0109】次いで、多結晶シリコン−ゲルマニウム膜113bをマスクとして、ソース,ドレイン領域11 [0109] Then, a polycrystalline silicon - germanium film 113b as a mask, source and drain regions 11
4,115に不純物をイオン注入し、熱拡散して高濃度のN型拡散層137およびP型拡散層138を形成する。 The impurity ions are implanted into 4,115, thermally diffused to form a high concentration N-type diffusion layer 137 and the P-type diffusion layer 138.

【0110】通常、N型拡散層137の形成ためには、 [0110] Usually, for the formation of N-type diffusion layer 137,
ヒ素を50keVの加速電圧、かつ5E15(5×10 The acceleration voltage of 50keV arsenic and 5E15 (5 × 10,
15 )cm -2のドーズ量で、P型拡散層138の形成ためには、ボロンを35keVの加速電圧、かつ5E15 At a dose of 15) cm -2, for the formation of P-type diffusion layer 138, the acceleration voltage of 35keV boron, and 5E15
(5×10 15 )cm -2のドーズ量で、それぞれイオン注入する。 (5 × 10 15) at a dose of cm -2, respectively ion implantation.

【0111】熱拡散工程は、800℃の温度で、1時間程度である(以下、図8(c))。 [0111] Thermal diffusion process at a temperature of 800 ° C., is about 1 hour (hereinafter, FIG. 8 (c)).

【0112】これ以降の工程は、通常のnMOS型トランジスタの保護絶縁膜および配線の形成が、従来と同様にして行われることになる。 [0112] The subsequent step, the formation of the protective insulating film and the wiring of ordinary nMOS type transistor, will be carried out in the same manner as conventional.

【0113】次に、この発明の第3の実施例について説明する。 Next, a description will be given of a third embodiment of the present invention.

【0114】図9は、本発明の第3の実施例にかかるM [0114] Figure 9, M according to the third embodiment of the present invention
OS型トランジスタの主要部の断面構造を示すものである。 It illustrates a cross-sectional structure of the main part of the OS-type transistor.

【0115】この場合、シリコン基板211上に、約7 [0115] In this case, on the silicon substrate 211, about 7
0nm厚のゲート絶縁膜212を介して、たとえば三層構造のゲート電極213が設けられた構成となっている。 0nm through the gate insulating film 212 having a thickness, for example, the gate electrode 213 of the three-layer structure has a configuration that is provided.

【0116】このゲート電極213は、上記ゲート絶縁膜212上に堆積された、たとえば50nm厚の多結晶シリコン膜213aと、その上に堆積された、たとえば300nm厚の多結晶シリコン−ゲルマニウム膜213 [0116] The gate electrode 213 is the gate is deposited on the insulating film 212, for example, 50nm polycrystalline silicon film 213a thick was deposited thereon, for example 300nm thickness polysilicon - germanium film 213
bと、さらにその上に貼り付けられた、たとえば金属膜(Metal)213cとからなっている。 And b, it consists of further affixed thereon, for example, a metal film (Metal) 213c.

【0117】金属膜213cは、ゲート電極213の抵抗値を低下させる効果があるため、このような構成のゲート電極213によればスイッチ時間を短縮できる。 [0117] Metal layer 213c, because the effect of lowering the resistance of the gate electrode 213 can be shortened switching times according to the gate electrode 213 having such a configuration.

【0118】金属膜213cを、多結晶シリコン−ゲルマニウム膜213b上に成膜することは、たとえば自己整合シリサイデーション技術を用いることにより、容易に可能である。 [0118] The metal film 213c, a polysilicon - be deposited on the germanium layer 213b, for example by using a self-aligned silicidation techniques, it is readily possible.

【0119】次に、図10を参照して、図9に示したM [0119] Next, with reference to FIG. 10, shown in FIG. 9 M
OS型トランジスタの製造方法について説明する。 A method for manufacturing the OS type transistor.

【0120】たとえば、図2(a)ないし図4(c)にて示したのと同様の工程により、多結晶シリコン−ゲルマニウム膜213b、およびN型拡散層237およびP [0120] For example, the same process as that shown in FIG. 2 (a) to FIG. 4 (c), the polycrystalline silicon - germanium film 213b, and the N-type diffusion layer 237 and P
型拡散層238を形成した後、0.2μm厚程度の絶縁膜(図示していない)を堆積する。 After the formation of the diffusion layer 238, depositing a 0.2μm thickness of about insulating film (not shown).

【0121】そして、通常の方向性プラズマエッチングにより、ゲート電極213の側面に、絶縁膜の側壁24 [0121] Then, by a conventional directional plasma etching, the side surfaces of the gate electrode 213, the sidewall insulating film 24
1を形成する。 To form a 1.

【0122】この後、希弗酸などの溶液を用いて、ゲート電極213上では多結晶シリコン−ゲルマニウム膜2 [0122] Thereafter, by using a solution such as diluted hydrofluoric acid, on the gate electrode 213 of polycrystalline silicon - germanium film 2
13bの表面を、またソース,ドレイン領域214,2 13b the surface of, and the source, drain regions 214,2
15上ではN型拡散層237およびP型拡散層238の表面をそれぞれ露出させ、その上に30nmないし70 Is on 15 to expose the surface of the N-type diffusion layer 237 and the P-type diffusion layer 238, respectively, to not 30nm thereon 70
nm厚の高融点金属膜242を堆積する。 nm depositing a refractory metal film 242 of thickness.

【0123】高融点金属膜242の形成には、たとえばシリサイド化した後の抵抗値が最も低いチタンが主に用いられるが、この他、ニッケル、コバルト、白金、パラジウムなどを用いることもできる(以上、図10 [0123] The formation of the refractory metal film 242, for example, the resistance value after the silicidation lowest titanium is mainly used, the addition of nickel, cobalt, platinum, etc. can also be used palladium (or , as shown in FIG. 10
(a))。 (A)).

【0124】次いで、650℃の、アルゴンガスまたはアルゴンと窒素の混合ガス雰囲気中で、30秒ほどアニールし、高融点金属膜242とシリコンもしくはシリコン−ゲルマニウムとを反応させ、ゲート電極213およびソース,ドレイン領域214,215の表面に、60 [0124] Then, the 650 ° C., in an argon gas or argon and a mixed gas atmosphere of nitrogen, was annealed for about 30 seconds, the refractory metal film 242 and the silicon or silicon - is reacted with germanium, the gate electrode 213 and the source, on the surface of the drain region 214 and 215, 60
nmないし150nm厚のシリサイド層243を形成する。 nm to form a silicide layer 243 of 150nm thickness.

【0125】このとき、シリコンもしくはシリコン−ゲルマニウムと接触しない高融点金属膜242、つまりフィールド酸化膜228および側壁241上の高融点金属膜242は未反応のまま残る。 [0125] In this case, silicon or silicon - the refractory metal film 242 does not contact the germanium, that field oxide film 228 and the refractory metal film 242 on the sidewall 241 remains unreacted.

【0126】そして、この未反応の高融点金属膜242 [0126] Then, a refractory metal film 242 of this unreacted
を、硫酸と過酸化水素水の混合水溶液、または水酸化アンモニウムと過酸化水素水の混合水溶液を用いて選択的に除去する(以上、図10(b))。 And selectively removed using a mixed aqueous solution of the mixed aqueous solution or ammonium hydroxide and hydrogen peroxide, sulfuric acid and hydrogen peroxide (or, Figure 10 (b)).

【0127】こうして、多結晶シリコン−ゲルマニウム膜213b上に、シリサイド層243なる金属膜213 [0127] Thus, polycrystalline silicon - on the germanium film 213b, silicide layer 243 consisting of a metal film 213
cが形成されることで、三層構造のゲート電極213が構成される。 By c is formed, the gate electrode 213 of the three-layer structure is formed.

【0128】これ以降の工程は、通常のMOS型トランジスタの保護絶縁膜および配線の形成が、従来と同様にして行われることになる。 [0128] The subsequent step, the formation of the protective insulating film and the wiring of the conventional MOS-type transistor, will be carried out in the same manner as conventional.

【0129】なお、上記した第3の実施例にかかるMO [0129] Incidentally, MO according to the third embodiment described above
S型トランジスタにおいては、化学蒸着法によって多結晶シリコン−ゲルマニウム膜213b上に選択的に金属膜213cを堆積することによっても、製造することができる。 In S-type transistor, polycrystalline silicon by a chemical vapor deposition - by selectively depositing a metal film 213c on the germanium film 213b, can be produced.

【0130】たとえば、図4(c)に示したような、多結晶シリコン膜13aと多結晶シリコン−ゲルマニウム膜13bとからなる積層構造のゲート電極13を形成した後、600℃ないし700℃の化学蒸着炉中で材料ガスを気相分解し、上記ゲート電極13上に選択的にタングステンシリサイドなどのシリサイド膜を蒸着するようにすれば良い。 [0130] For example, as shown in FIG. 4 (c), a polycrystalline silicon film 13a and the polycrystalline silicon - after forming a gate electrode 13 of a laminated structure composed of a germanium film 13b, 600 ° C. to Chemistry 700 ° C. the material gas is decomposed vapor phase deposition furnace, it may be to deposit a silicide film such as selective tungsten silicide on the gate electrode 13.

【0131】この際、ゲート絶縁膜12上には、シリサイド膜が堆積しないように注意して行われる。 [0131] At this time, on the gate insulating film 12 is carried out taking care not silicide film is deposited.

【0132】次に、この発明の第4の実施例について説明する。 [0132] Next, a description will be given of a fourth embodiment of the present invention.

【0133】図11は、本発明の第4の実施例にかかるMOS型トランジスタの主要部の断面構造を示すものである。 [0133] Figure 11 shows a sectional structure of a main portion of the MOS transistor according to a fourth embodiment of the present invention.

【0134】この場合、絶縁体300の上にSOI(S [0134] SOI on this case, the insulator 300 (S
ilicon on Insulator)技術を用いて作られた基板311上に、約70nm厚のゲート絶縁膜312を介して、たとえば50nm厚の多結晶シリコン膜313aと、300nm厚の多結晶シリコン−ゲルマニウム膜313bとからな二層構造のゲート電極31 The ilicon on Insulator) on the substrate 311 made using the technique, through a gate insulating film 312 of about 70nm thick, for example, a polycrystalline silicon film 313a of 50nm thickness, 300 nm thick polycrystalline silicon - germanium film 313b the gate electrode 31 of a two-layer structure from
3が設けられた構成となっている。 3 has a configuration provided.

【0135】通常、チャネル直下の基板領域がすべて空乏化しているときにSファクタが良好な値となることが知られており、このため基板311の膜厚は0.2μm [0135] Normally, the thickness of the S-factor is known to be a good value, this since the substrate 311 when the substrate region directly under the channel are all depleted 0.2μm
以下であることが望ましい。 Less it is desirable.

【0136】このような構成のMOS型トランジスタは、ゲート電極313を第1の実施例と同様の方法により製作すれば、従来のSOS(Silicon on [0136] MOS transistor having such a structure, when the gate electrode 313 manufactured by the same method as in the first embodiment, a conventional SOS (Silicon on
Saphire)技術により容易に作製できる。 It can be easily produced by Saphire) technology.

【0137】上記したように、ゲート電極材料の仕事関数の値をN型多結晶シリコンとP型多結晶シリコンの中間に設定できるようにしている。 [0137] are to be set as described above, the value of the work function of the gate electrode material in the middle of the N-type polycrystalline silicon and P-type polycrystalline silicon.

【0138】すなわち、ゲート電極を、多結晶シリコン膜上に多結晶シリコン−ゲルマニウム膜を積層してなる積層構造とするようにしている。 [0138] That is, the gate electrode, polycrystalline silicon on the polycrystalline silicon film - are set as the laminated structure formed by laminating a germanium film. これにより、ゲート絶縁膜上のシリコンの伝導帯エネルギの変化により、ゲート絶縁膜に作用するワークハンクションをシリコンとシリコン−ゲルマニウムとの間に設定できるようになるため、Sファクタの値が70mV/dec以下のトランジスタを実現することが可能となる。 Thus, the change in the conduction band energy of the silicon on the gate insulating film, a work Han action acting on the gate insulating film and silicon - order to be able to set between the germanium, the value of the S-factor is 70 mV / dec it is possible to realize the following transistor. したがって、基板のチャネル部の不純物濃度が5E16(5×10 16 )cm Therefore, the impurity concentration of the channel portion of the substrate is 5E16 (5 × 10 16) cm
-3のような低濃度であっても、所定のしきい値電圧を有するMOS型トランジスタを作製でき、より消費電力の小さなLSIを実現し得るものである。 Even at low concentrations, such as -3, can produce a MOS transistor having a predetermined threshold voltage, it is capable of achieving more power consumption small LSI.

【0139】なお、上記第1ないし第4の実施例においては、いずれも多結晶シリコン−ゲルマニウム膜を多結晶シリコン膜の上面にのみ形成する場合について説明したが、これに限らず、たとえば図12に示すように、多結晶シリコン膜413aを覆うように多結晶シリコン− [0139] In the examples of the first to fourth are all polycrystalline silicon - has been described to be formed only on the upper surface of the germanium film polycrystalline silicon film is not limited to this, for example, FIG. 12 as shown in, so as to cover the polycrystalline silicon film 413a polycrystalline silicon -
ゲルマニウム膜413bを設けてなる構造としても差し支えない。 No problem even if the structure formed by providing a germanium film 413b.

【0140】要するに、チャネル上の主たる領域上のゲート電極413が、多結晶シリコンと多結晶シリコン− [0140] In summary, the gate electrode 413 on the primary area on the channel, the polycrystalline silicon and the polycrystalline silicon -
ゲルマニウムとの積層構造を有し、基板411上にゲートの絶縁膜412を介して設けられるものであればよい。 It has a stacked structure of germanium, as long as it is provided through an insulating film 412 of the gate on the substrate 411.

【0141】また、MOS型トランジスタに限らず、各種のMIS構造を有する半導体装置に適用できる。 [0141] Further, not only the MOS transistor, can be applied to a semiconductor device having various MIS structure.

【0142】その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。 [0142] Other, within a scope not changing the gist of the present invention, various modifications may be implemented as a matter of course.

【0143】 [0143]

【発明の効果】以上、詳述したようにこの発明によれば、基板の不純物濃度を低下させても所定のしきい値電圧を維持でき、より低い消費電力を達成することが可能な半導体装置およびその製造方法を提供できる。 Effect of the Invention] According to the present invention as described in detail, also by reducing the impurity concentration of the substrate can maintain a predetermined threshold voltage, which can achieve lower power consumption semiconductor device and it can provide a method for manufacturing the same.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】この発明の第1の実施例にかかるMOS型トランジスタの要部の構造を示す断面図。 Figure 1 is a sectional view showing the essential part of a MOS transistor according to the first embodiment of the present invention.

【図2】同じく、MOS型トランジスタの製造方法を説明するために示す第1の断面図。 [Figure 2] Similarly, a first cross-sectional view for explaining a method of manufacturing a MOS type transistor.

【図3】同じく、MOS型トランジスタの製造方法を説明するために示す第2の断面図。 [Figure 3] Similarly, a second cross-sectional view for explaining a method of manufacturing a MOS type transistor.

【図4】同じく、MOS型トランジスタの製造方法を説明するために示す第3の断面図。 [4] Similarly, the third cross-sectional view for explaining a method of manufacturing a MOS type transistor.

【図5】この発明の第2の実施例にかかるnMOS型トランジスタの要部の構造を示す断面図。 5 is a sectional view showing the essential part of the nMOS transistor according to the second embodiment of the present invention.

【図6】同じく、nMOS型トランジスタの製造方法を説明するために示す第1の断面図。 [6] Also, the first cross-sectional view for explaining a manufacturing method of the nMOS transistor.

【図7】同じく、nMOS型トランジスタの製造方法を説明するために示す第2の断面図。 [7] Similarly, the second cross-sectional view for explaining a manufacturing method of the nMOS transistor.

【図8】同じく、nMOS型トランジスタの製造方法を説明するために示す第3の断面図。 [8] Similarly, the third cross-sectional view for explaining a manufacturing method of the nMOS transistor.

【図9】この発明の第3の実施例にかかるMOS型トランジスタの要部の構造を示す断面図。 Figure 9 is a sectional view showing the essential part of a MOS transistor according to the third embodiment of the present invention.

【図10】同じく、MOS型トランジスタの製造方法を説明するために示す断面図。 [10] Also, cross-sectional view for explaining a method of manufacturing a MOS type transistor.

【図11】この発明の第4の実施例にかかるMOS型トランジスタの要部の構造を示す断面図。 Figure 11 is a sectional view showing the essential part of a MOS transistor according to a fourth embodiment of the present invention.

【図12】この発明の他の実施例にかかるMOS型トランジスタの要部の構造を示す断面図。 Figure 12 is a cross-sectional view showing the essential part of a MOS transistor according to another embodiment of the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

11,111,211…シリコン基板、12,112, 11, 111, 211 ... silicon substrate, 12, 112,
212,312,412…ゲート絶縁膜、13,11 212,312,412 ... gate insulating film, 13, 11
3,213,313,413…ゲート電極、13a,1 3,213,313,413 ... gate electrode, 13a, 1
13a,213a,313a,413a…多結晶シリコン膜、13b,113b,213b,313b,413 13a, 213a, 313a, 413a ... polycrystalline silicon film, 13b, 113b, 213b, 313b, 413
b…多結晶シリコン−ゲルマニウム膜、213c…金属膜、311,411…基板。 b ... polycrystalline silicon - germanium film, 213c ... metal film, 311, 411 ... substrate.

Claims (6)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 ゲート絶縁膜上に、多結晶シリコン膜および多結晶シリコン−ゲルマニウム膜からなる二層構造のゲート電極を有してなることを特徴とする半導体装置。 1. A on the gate insulating film, a polycrystalline silicon film and polycrystalline silicon - semiconductor device characterized by comprising a gate electrode having a two-layer structure consisting of germanium film.
  2. 【請求項2】 半導体基板上にゲート絶縁膜を形成する工程と、 このゲート絶縁膜上に多結晶シリコン膜を堆積する工程と、 この多結晶シリコン膜をゲート電極形状に加工する工程と、 このゲート電極形状の多結晶シリコン膜の上に多結晶シリコン−ゲルマニウム膜を堆積する工程とからなることを特徴とする半導体装置の製造方法。 2. A process of forming a gate insulating film on a semiconductor substrate, depositing a polycrystalline silicon film on the gate insulating film, a step of processing the polycrystalline silicon film on the gate electrode shape, this polycrystalline silicon on the polycrystalline silicon film having a gate electrode shape - a method of manufacturing a semiconductor device characterized by comprising a step of depositing the germanium layer.
  3. 【請求項3】 ゲート絶縁膜上に、多結晶シリコン膜、 Wherein on the gate insulating film, a polycrystalline silicon film,
    多結晶シリコン−ゲルマニウム膜、および多結晶高融点金属−半導体合金膜からなる三層構造のゲート電極を有してなることを特徴とする半導体装置。 Polycrystalline silicon - germanium film, and a polycrystalline refractory metal - semiconductor device characterized by comprising a gate electrode having a three-layer structure consisting of the semiconductor alloy film.
  4. 【請求項4】 半導体基板上にゲート絶縁膜を形成する工程と、 このゲート絶縁膜上に多結晶シリコン膜を堆積する工程と、 この多結晶シリコン膜をゲート電極形状に加工する工程と、 このゲート電極形状の多結晶シリコン膜の上に多結晶シリコン−ゲルマニウム膜を堆積する工程と、 この多結晶シリコン−ゲルマニウム膜の上に多結晶高融点金属−シリコン膜を堆積する工程とからなることを特徴とする半導体装置の製造方法。 Forming a wherein a gate insulating on the semiconductor substrate film, depositing a polycrystalline silicon film on the gate insulating film, a step of processing the polycrystalline silicon film on the gate electrode shape, this depositing a germanium film, polycrystalline silicon - - polycrystalline silicon on the polycrystalline silicon film having a gate electrode shape in that it consists of a step of depositing a silicon film - polycrystalline refractory metal on the germanium film the method of manufacturing a semiconductor device according to claim.
  5. 【請求項5】 半導体基板上にゲート絶縁膜を形成する工程と、 このゲート絶縁膜上に多結晶シリコン膜を堆積する工程と、 この多結晶シリコン膜をゲート電極形状に加工する工程と、 このゲート電極形状の多結晶シリコン膜の上に多結晶シリコン−ゲルマニウム膜を堆積する工程と、 この多結晶シリコン−ゲルマニウム膜の上に多結晶高融点金属膜を堆積する工程と、 この多結晶高融点金属膜および前記多結晶シリコン−ゲルマニウム膜により多結晶高融点金属−半導体合金膜を形成する工程とからなることを特徴とする半導体装置の製造方法。 Forming a 5. The gate insulating on the semiconductor substrate film, depositing a polycrystalline silicon film on the gate insulating film, a step of processing the polycrystalline silicon film on the gate electrode shape, this polycrystalline silicon on the polycrystalline silicon film having a gate electrode shape - depositing a germanium film, polycrystalline silicon - depositing a polycrystalline refractory metal film on the germanium film, polycrystalline refractory metal film and the polycrystalline silicon - polycrystalline refractory metal germanium film - a method of manufacturing a semiconductor device characterized by comprising a step of forming a semiconductor alloy film.
  6. 【請求項6】 半導体基板上にゲート絶縁膜を形成する工程と、 このゲート絶縁膜上に多結晶シリコン膜を堆積する工程と、 この多結晶シリコン膜をゲート電極形状に加工する工程と、 このゲート電極形状の多結晶シリコン膜の上に多結晶シリコン−ゲルマニウム膜を堆積する工程と、 この多結晶シリコン−ゲルマニウム膜上を含む、前記半導体基板の表面に多結晶高融点金属膜を堆積する工程と、 この多結晶高融点金属膜と、これに接触する前記多結晶シリコン−ゲルマニウム膜とを反応させて多結晶高融点金属−半導体合金膜を形成する工程と、 未反応の前記多結晶高融点金属膜を除去する工程とからなることを特徴とする半導体装置の製造方法。 Forming a wherein a gate insulating on the semiconductor substrate film, depositing a polycrystalline silicon film on the gate insulating film, a step of processing the polycrystalline silicon film on the gate electrode shape, this polycrystalline silicon on the polycrystalline silicon film having a gate electrode shape - depositing a germanium film, polycrystalline silicon - step containing germanium Makujo, depositing a polycrystalline refractory metal film on a surface of the semiconductor substrate When a polycrystalline refractory metal film, the polycrystalline silicon in contact therewith - by reacting a germanium film polycrystalline refractory metal - forming a semiconductor alloy film, the polycrystalline refractory unreacted the method of manufacturing a semiconductor device characterized by comprising a step of removing the metal film.
JP35105393A 1993-12-28 1993-12-28 Semiconductor device and manufacture thereof Pending JPH07202178A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP35105393A JPH07202178A (en) 1993-12-28 1993-12-28 Semiconductor device and manufacture thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP35105393A JPH07202178A (en) 1993-12-28 1993-12-28 Semiconductor device and manufacture thereof

Publications (1)

Publication Number Publication Date
JPH07202178A true true JPH07202178A (en) 1995-08-04

Family

ID=18414728

Family Applications (1)

Application Number Title Priority Date Filing Date
JP35105393A Pending JPH07202178A (en) 1993-12-28 1993-12-28 Semiconductor device and manufacture thereof

Country Status (1)

Country Link
JP (1) JPH07202178A (en)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6066880A (en) * 1997-08-26 2000-05-23 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
WO2000079601A1 (en) * 1999-06-23 2000-12-28 Seiko Epson Corporation Semiconductor device and method of manufacture thereof
US6465335B1 (en) 2000-05-16 2002-10-15 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing semiconductor device
WO2004112147A1 (en) * 2003-06-12 2004-12-23 Intel Corporation Gate-induced strain for mos performance improvement
JP2006501685A (en) * 2002-09-30 2006-01-12 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated A method of forming a nickel germanosilicide incorporating silicided gate mosfet and their mosfet
JPWO2008038346A1 (en) * 2006-09-27 2010-01-28 富士通株式会社 Semiconductor device and manufacturing method thereof

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6066880A (en) * 1997-08-26 2000-05-23 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US6492676B2 (en) 1997-08-26 2002-12-10 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having gate electrode in which depletion layer can be generated
WO2000079601A1 (en) * 1999-06-23 2000-12-28 Seiko Epson Corporation Semiconductor device and method of manufacture thereof
US6787805B1 (en) 1999-06-23 2004-09-07 Seiko Epson Corporation Semiconductor device and manufacturing method
US6465335B1 (en) 2000-05-16 2002-10-15 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing semiconductor device
JP4662772B2 (en) * 2002-09-30 2011-03-30 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated A method of forming a Mos field-effect transistor
JP2006501685A (en) * 2002-09-30 2006-01-12 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated A method of forming a nickel germanosilicide incorporating silicided gate mosfet and their mosfet
US6982433B2 (en) 2003-06-12 2006-01-03 Intel Corporation Gate-induced strain for MOS performance improvement
KR100822918B1 (en) * 2003-06-12 2008-04-17 인텔 코포레이션 Gate-induced strain for mos performance improvement
US7452764B2 (en) 2003-06-12 2008-11-18 Intel Corporation Gate-induced strain for MOS performance improvement
WO2004112147A1 (en) * 2003-06-12 2004-12-23 Intel Corporation Gate-induced strain for mos performance improvement
EP2273547A3 (en) * 2003-06-12 2013-03-20 Intel Corporation Gate-induced strain for performance improvement of a cmos semiconductor apparatus
JPWO2008038346A1 (en) * 2006-09-27 2010-01-28 富士通株式会社 Semiconductor device and manufacturing method thereof

Similar Documents

Publication Publication Date Title
US5872037A (en) Method for manufacturing a vertical mosfet including a back gate electrode
US6388296B1 (en) CMOS self-aligned strapped interconnection
US7241653B2 (en) Nonplanar device with stress incorporation layer and method of fabrication
US5192992A (en) Bicmos device and manufacturing method thereof
US6265258B1 (en) Method for making a complementary metal gate electrode technology
US5912479A (en) Heterojunction bipolar semiconductor device
US6703648B1 (en) Strained silicon PMOS having silicon germanium source/drain extensions and method for its fabrication
US5340759A (en) Method of making a vertical gate transistor with low temperature epitaxial channel
US20070284628A1 (en) Self aligned gate JFET structure and method
US20090311836A1 (en) Extremely-thin silicon-on-insulator transistor with raised source/drain
US6288425B1 (en) SOI-MOSFET device
US4521448A (en) Method of manufacturing semiconductor device
US7250658B2 (en) Hybrid planar and FinFET CMOS devices
US5065208A (en) Integrated bipolar and CMOS transistor with titanium nitride interconnections
US7348284B2 (en) Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US6180478B1 (en) Fabrication process for a single polysilicon layer, bipolar junction transistor featuring reduced junction capacitance
US20060131656A1 (en) CMOS semiconductor devices having elevated source and drain regions and methods of fabricating the same
US5341028A (en) Semiconductor device and a method of manufacturing thereof
US20020008295A1 (en) Metal oxide semiconductor field effect transistor for reducing resistance between source and drain and method for fabricating the same
US20100112764A1 (en) Use of Poly Resistor Implant to Dope Poly Gates
US20080001183A1 (en) Silicon-on-insulator (SOI) junction field effect transistor and method of manufacture
US20020109135A1 (en) MOS field-effect transistor comprising layered structure including Si layer and SiGe layer OR SiGeC layer as channel regions
US20080079033A1 (en) Stressed field effect transistor and methods for its fabrication
US20080217686A1 (en) Ultra-thin soi cmos with raised epitaxial source and drain and embedded sige pfet extension
US4716128A (en) Method of fabricating silicon-on-insulator like devices