JPH0719847B2 - Method of manufacturing dynamic memory cell - Google Patents
Method of manufacturing dynamic memory cellInfo
- Publication number
- JPH0719847B2 JPH0719847B2 JP60297012A JP29701285A JPH0719847B2 JP H0719847 B2 JPH0719847 B2 JP H0719847B2 JP 60297012 A JP60297012 A JP 60297012A JP 29701285 A JP29701285 A JP 29701285A JP H0719847 B2 JPH0719847 B2 JP H0719847B2
- Authority
- JP
- Japan
- Prior art keywords
- groove
- oxide film
- layer
- mask layer
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明はダイナミックメモリセルおよびその製造方法に
関する。Description: TECHNICAL FIELD OF THE INVENTION The present invention relates to a dynamic memory cell and a manufacturing method thereof.
ダイナミックメモリセルは、一般に第３図に示す等価回
路で表わされる。電荷はキャパシタ33に蓄積され、この
蓄積電荷はワード線31で制御されるスイッチングトラン
ジスタ32を介してビット線30に読出される。A dynamic memory cell is generally represented by the equivalent circuit shown in FIG. The charge is stored in the capacitor 33, and the stored charge is read out to the bit line 30 via the switching transistor 32 controlled by the word line 31.
従来の一般的なダイナミックメモリセルの構造を第２図
（ｄ）に示す。シリコン基板１上フィールド酸化膜５お
よび第１ゲート酸化膜７が形成されている。この第１ゲ
ート酸化膜７をはさんで形成されたn+拡散層６と第１シ
リコン層８とによってキャパシタが形成され、電荷が蓄
積される。一方、第１ゲート酸化膜９、第２ポリシリコ
ン層10、n+ソース・ドレイン領域11,12によってトラン
ジスタが形成され、電荷の読出が行われる。これらの上
にCVD酸化シリコン層13が形成され、更にその上にアル
ミニウム・シリコン層が形成されている。アルミニウム
・シリコン層14はコンタクトホールを介してn+ソース・
ドレイン領域12に接続されており、電荷が読出される。The structure of a conventional general dynamic memory cell is shown in FIG. A field oxide film 5 and a first gate oxide film 7 are formed on the silicon substrate 1. A capacitor is formed by the n + diffusion layer 6 formed across the first gate oxide film 7 and the first silicon layer 8, and charges are accumulated. On the other hand, a transistor is formed by the first gate oxide film 9, the second polysilicon layer 10, and the n + source / drain regions 11 and 12, and the charge is read out. A CVD silicon oxide layer 13 is formed on these, and an aluminum silicon layer is further formed thereon. The aluminum / silicon layer 14 is n + source
It is connected to the drain region 12 and charges are read out.
このようなダイナミックメモリセルは、従来次のように
して製造されている。まず、第２図（ａ）に示すよう
に、シリコン基板１上に熱処理で薄い酸化膜２を形成
し、この上に窒化シリコン層３を堆積させる。次にこの
上にレジスト層４を形成した後、写真蝕刻法でこれをパ
ターニングし、パターニングしたジスト層４をマスクと
して窒化シリコン層３をエッチングする。第２図（ａ）
はこの状態を示したものである。Such a dynamic memory cell is conventionally manufactured as follows. First, as shown in FIG. 2A, a thin oxide film 2 is formed on a silicon substrate 1 by heat treatment, and a silicon nitride layer 3 is deposited thereon. Next, after forming a resist layer 4 on this, this is patterned by the photo-etching method, and the silicon nitride layer 3 is etched using the patterned dist layer 4 as a mask. Fig. 2 (a)
Shows this state.
次にレジスト層４を剥離した後、窒化シリコン層３をマ
スクとして熱処理を行い、選択的に酸化し、フィールド
酸化膜５を形成する。第２図（ｂ）はこの状態を示した
ものである。Next, after removing the resist layer 4, heat treatment is performed using the silicon nitride layer 3 as a mask to selectively oxidize and form a field oxide film 5. FIG. 2 (b) shows this state.
続いて窒化シリコン層３をドライエッチング等で剥離
し、更に酸化膜２をNH4Fで除去し、フィールド酸化膜５
のみを残す。第２図（Ｃ）はこの状態を示したものであ
る。Subsequently, the silicon nitride layer 3 is peeled off by dry etching or the like, the oxide film 2 is further removed by NH 4 F, and the field oxide film 5 is removed.
Leave only. FIG. 2 (C) shows this state.
続いて、熱処理によって第１ゲート酸化膜７を形成し、
砒素等を注入してn+拡散層６を形成し、更に第１ポリシ
リコン層８を形成する。次にCVD法によりCVD酸化シリコ
ン層13を堆積させ、スイッチング・トランジスタ領域の
み開孔した後、熱処理で薄い第２ゲート酸化膜９と第２
ポリシリコン層10を形成する。その後、砒素注入により
n+ソース・ドレイン領域11,12を形成し、スイッチング
・トランジスタを形成する。最後に再びCVD酸化シリコ
ン層13を堆積させ、コンタクトホールを開孔した後、ア
ルミニウムシリコン層14によりビット線を形成する。こ
のような手順によって第２図（ｄ）に示すダイナミック
メモリセルが構成される。Subsequently, a first gate oxide film 7 is formed by heat treatment,
Arsenic or the like is implanted to form an n + diffusion layer 6, and then a first polysilicon layer 8 is formed. Next, a CVD silicon oxide layer 13 is deposited by the CVD method, and after opening only the switching transistor region, a thin second gate oxide film 9 and a second gate oxide film 9 are formed by heat treatment.
A polysilicon layer 10 is formed. Then, by arsenic implantation
The n + source / drain regions 11 and 12 are formed to form a switching transistor. Finally, a CVD silicon oxide layer 13 is deposited again, a contact hole is opened, and then a bit line is formed by the aluminum silicon layer 14. By such a procedure, the dynamic memory cell shown in FIG. 2D is constructed.
近年、メモリ素子の高集積化が望まれているが、上述の
プレーナ型メモリセルでは4Mビット以上のダイナミック
RAMを構成するのは不可能と考えられている。例えばセ
ルキャパシタの容量Ｃは、絶縁膜の厚みをｄ、誘電率を
ε、セル面積をＳとすると で表わされる。ここでｄの値を小さくすれば、セル面積
Ｓを小さくしても一定の容量Ｃを確保できるが、酸化膜
厚を100Å以下とする信頼性の面で問題が生ずる。フィ
ールド酸化膜の領域を減らしてセル面積の割合を増やす
提案もあるが、フィールド酸化膜を形成するための窒化
シリコンの光露光によるパターンニング精度が1.0μｍ
程度に限界があり、また、選択酸化によって生ずるバー
ズビークの長さも1.0μｍ程度は不可避であり、大きな
障害がある。In recent years, high integration of memory devices has been demanded, but in the above-mentioned planar type memory cells, dynamic memory of 4 Mbits or more is required.
It is considered impossible to configure RAM. For example, the capacitance C of the cell capacitor is given by the following formula: d is the thickness of the insulating film, ε is the dielectric constant and S is the cell area. It is represented by. Here, if the value of d is made small, a constant capacitance C can be secured even if the cell area S is made small, but there is a problem in terms of reliability that the oxide film thickness is 100 Å or less. There is a proposal to reduce the area of the field oxide film to increase the ratio of the cell area, but the patterning accuracy by photo-exposure of silicon nitride for forming the field oxide film is 1.0 μm.
There is a limit to the extent, and the length of bird's beak generated by selective oxidation is about 1.0 μm, which is unavoidable, which is a major obstacle.
近年、キャパシタセルを三次元的に確保しようという考
えのもとに、半導体基板に溝を掘るトレンチ型メモリセ
ルが提案されてきている。これはシリコン基板を垂直に
エッチングして溝を形成し、ここにCVD法により酸化シ
リコンを埋め込み、溝の底にCVD酸化シリコンによる素
子分離領域を形成する方法である。しかしながら、この
方法では溝の中にCVD酸化シリコンを形成するのが困難
であり、また素子分離用絶縁膜としてCVD酸化シリコン
膜は、熱酸化膜に劣るという欠点がある。In recent years, a trench type memory cell in which a groove is formed in a semiconductor substrate has been proposed under the idea of securing a capacitor cell three-dimensionally. This is a method in which a silicon substrate is vertically etched to form a groove, silicon oxide is buried in the groove by a CVD method, and an element isolation region made of CVD silicon oxide is formed at the bottom of the groove. However, with this method, it is difficult to form CVD silicon oxide in the groove, and the CVD silicon oxide film as an insulating film for element isolation is inferior to the thermal oxide film.
そこで本発明は、より高密度化を図ることでき、しかも
確実な素子分離用絶縁膜を有するダイナミックメモリセ
ルおよびその製造方法を提供することを目的とする。Therefore, it is an object of the present invention to provide a dynamic memory cell which can achieve higher density and has a reliable insulating film for element isolation, and a method for manufacturing the same.
本発明の特徴は、ダイナミックメモリセルの製造におい
て、半導体基板上に第１のマスク層を形成し、前記第１
のマスク層を通して前記半導体基板に溝を掘り、前記半
導体基板内の溝の側面を更に掘って側面を後退させ、少
なくともその溝部の側面および底面に第２のマスク層を
形成し、前記第１のマスク層をマスクとする異方性エッ
チングにより前記溝部の側面の第２のマスク層を残し底
面の第２のマスク層を除去し、前記側面に残った第２の
マスク層をマスクとして前記溝部の底面を熱酸化して前
記溝部底面のエッジ部近傍に位置する部分の厚さが該溝
部底面の中間部に位置する部分より薄くなるように素子
分離用絶縁膜を形成し、前記第１および第２のマスク層
を除去し、前記溝部の側面にセルキャパシタを形成する
ことにある。A feature of the present invention is that in manufacturing a dynamic memory cell, a first mask layer is formed on a semiconductor substrate, and the first mask layer is formed.
A groove is formed in the semiconductor substrate through the mask layer, the side surface of the groove in the semiconductor substrate is further formed to recede the side surface, and a second mask layer is formed on at least the side surface and the bottom surface of the groove portion, and the first mask layer is formed. By anisotropic etching using the mask layer as a mask, the second mask layer on the side surface of the groove portion is left and the second mask layer on the bottom surface is removed, and the second mask layer remaining on the side surface is used as a mask to form the groove portion. The bottom surface is thermally oxidized to form an element isolation insulating film so that the thickness of the portion located near the edge of the bottom surface of the groove is thinner than the thickness of the portion located in the middle of the bottom surface of the groove. The second mask layer is removed to form a cell capacitor on the side surface of the groove.
以下本発明を図示する実施例に基づいて説明する。第１
図（ｆ）に本発明に係るダイナミックメモリセルの一実
施例の構造を示す。シリコン基板15上に溝が掘られ、こ
の溝の側面に第１ゲート酸化膜22が、底面にフィールド
酸化膜20が形成されている。このフィールド酸化膜20
は、熱酸化によって、溝部底面のエジ部近傍に位置する
部分の厚さが該溝部底面の中間部に位置する部分より薄
く形成されている。第１ゲート酸化膜22をはさんで第１
ポリシリコン層23とn+拡散層21とが形成され、キャパシ
タを構成している。一方、第２ゲート酸化膜24、第２ポ
リシリコン層25、n+ソース・ドレイン領域26,27によっ
てトランジスタが形成され、電荷の読出しが行われる。
これらの上にCVD酸化シリコン層28が形成され、更にそ
の上にアルミニウム・シリコン層29が形成されている。
アルミニウム・シリコン層29はコンタクトホールを介し
てn+ソース・ドレイン領域27に接続されており、電荷が
読出される。The present invention will be described below based on illustrated embodiments. First
The structure of one embodiment of the dynamic memory cell according to the present invention is shown in FIG. A groove is formed on the silicon substrate 15, and a first gate oxide film 22 is formed on the side surface of the groove and a field oxide film 20 is formed on the bottom surface. This field oxide 20
Is formed by thermal oxidation so that the thickness of the portion of the bottom surface of the groove portion located near the edge portion is thinner than that of the portion of the bottom surface of the groove portion located in the middle portion. First across the first gate oxide film 22
A polysilicon layer 23 and an n + diffusion layer 21 are formed to form a capacitor. On the other hand, a transistor is formed by the second gate oxide film 24, the second polysilicon layer 25, and the n + source / drain regions 26 and 27, and the charge is read out.
A CVD silicon oxide layer 28 is formed on these, and an aluminum silicon layer 29 is further formed thereon.
The aluminum / silicon layer 29 is connected to the n + source / drain region 27 through the contact hole, and the charges are read out.
このようにメモリセルをトレンチ型構造とすることによ
り、小さな領域内で十分なセルキャパシタ面積を確保で
きる。しかも素子分離用のフィールド酸化膜20は溝の底
部に形成されているため、この分、面積を節約できる
上、熱酸化法により形成された酸化膜であるため、CVD
酸化シリコン膜に比べてリーク等の面ですぐれており、
確実な素子分離が可能である。By thus forming the memory cell with the trench type structure, a sufficient cell capacitor area can be secured in a small area. Moreover, since the field oxide film 20 for element isolation is formed at the bottom of the groove, the area can be saved correspondingly, and since it is an oxide film formed by the thermal oxidation method, the CVD
It is superior to silicon oxide film in terms of leakage etc.,
Reliable element separation is possible.
次にこのメモリセルの製造方法の一実施例を第１図を参
照して説明する。まず、シリコン基板15上に酸化膜16を
900Åの厚みで形成し、この上に窒化シリコン層17を200
0Åの厚みで形成する。更にこの上にCVD法によりCVD酸
化シリコン膜18を8000Åの厚みで堆積させる。続いて写
真蝕刻法により、レジスト（図示されていない）をマス
クとしてCVD酸化シリコン膜18の一部分をエッチング除
去し、レジストを剥離した後、CVD酸化シリコン膜18を
マスクとして窒化シリコン層17、酸化膜16、およびシリ
コン基板15を垂直方向にエッチングし、深さ４μｍ程度
の溝を形成する。続いてCVD酸化シリコン膜18に対して
選択性をもつエッチング方法で溝の内部をエッチング
し、溝側面を後退させる。第１図（ａ）はこの状態を示
したものである。ちようどCVD酸化シリコン膜18によっ
て溝の部分に廂が形成された形となっている。この廂の
部分は0.7μｍ程度である。Next, one embodiment of a method of manufacturing this memory cell will be described with reference to FIG. First, the oxide film 16 is formed on the silicon substrate 15.
It is formed with a thickness of 900Å, and a silicon nitride layer 17 is
Form with a thickness of 0Å. Further, a CVD silicon oxide film 18 is deposited thereon by a CVD method to a thickness of 8000Å. Then, a portion of the CVD silicon oxide film 18 is removed by etching using a resist (not shown) as a mask by a photo-etching method, the resist is removed, and then the silicon nitride layer 17 and the oxide film are formed using the CVD silicon oxide film 18 as a mask. 16 and the silicon substrate 15 are vertically etched to form a groove having a depth of about 4 μm. Then, the inside of the groove is etched by an etching method having selectivity with respect to the CVD silicon oxide film 18, and the side surface of the groove is made to recede. FIG. 1 (a) shows this state. The CVD silicon oxide film 18 is formed in a groove in the groove portion. The width of this area is about 0.7 μm.
次に熱処理により、溝の内面に酸化膜16を厚み900Å程
度に形成し、更にこの上に窒化シリコン層19を2000Å程
度堆積させる。第１図（ｂ）はこの状態を示したもので
ある。Next, by heat treatment, an oxide film 16 is formed on the inner surface of the groove to a thickness of about 900 Å, and a silicon nitride layer 19 is further deposited on this to about 2000 Å. FIG. 1 (b) shows this state.
その後、RIEによって全面エッチングする。RIEは異方性
を有するため廂の存在により表面および溝底面の窒化シ
リコン層19を除去し、溝側面の窒化シリコン層19を残す
ようなエッチングを行うことができる。続いてCVD酸化
シリコン膜18をNH4Fで除去した後、熱酸化を行い、フィ
ールド酸化膜20を8500Åの厚みに形成する。第１図
（ｃ）はこの状態を示したものである。After that, the entire surface is etched by RIE. Since RIE has anisotropy, it is possible to perform etching so as to remove the silicon nitride layer 19 on the surface and the bottom surface of the groove and leave the silicon nitride layer 19 on the side surface of the groove due to the presence of the roughness. Then, the CVD silicon oxide film 18 is removed with NH 4 F, and then thermal oxidation is performed to form a field oxide film 20 with a thickness of 8500Å. FIG. 1 (c) shows this state.
続いて窒化シリコン層17および19、ならびに酸化膜16を
除去すれば、第１図（ｄ）に示すように溝部底面にフィ
ールド酸化膜20のみを残すことができる。Then, by removing the silicon nitride layers 17 and 19 and the oxide film 16, only the field oxide film 20 can be left on the bottom surface of the groove as shown in FIG. 1 (d).
次にドライブイン等の方法でn+拡散層21を形成した後、
熱処理で第１ゲート酸化膜22を150Å程度の厚みで形成
する。更にこの上に第１ポリシリコン層23を4000Å程度
の厚みで形成し、微細加工技術でパターニングを行い、
溝の底で分離する。第１図（ｅ）はこの状態を示したも
のである。Next, after forming the n + diffusion layer 21 by a method such as drive-in,
By heat treatment, the first gate oxide film 22 is formed to a thickness of about 150Å. Further, a first polysilicon layer 23 having a thickness of about 4000 Å is formed on this, and patterning is performed by a fine processing technique.
Separate at the bottom of the groove. FIG. 1 (e) shows this state.
次に、CVD法によりCVD酸化シリコン層28を堆積し、スイ
ッチング・トランジスタ領域のみを開孔し、熱処理で25
0Å程度の厚みの第２ゲート酸化膜24を形成し、更にこ
の上に第２ポリシリコン層25を4000Å程度の厚みで形成
し、写真蝕刻法でパターニングし、ワード線をつくる。
その後、砒素を注入してn+ソース・ドレイン領域26,27
を形成すれば、スイッチング・トランジスタが構成でき
る。続いてCVD法によりCVD酸化シリコン層28を再び堆積
させた後、コンタクトホールを開孔してアルミニウムシ
リコン層29によりビット線を形成する。Next, a CVD silicon oxide layer 28 is deposited by the CVD method, holes are formed only in the switching transistor region, and a heat treatment is performed to form 25
A second gate oxide film 24 having a thickness of about 0Å is formed, and a second polysilicon layer 25 having a thickness of about 4000Å is further formed on the second gate oxide film 24, and patterned by photolithography to form a word line.
After that, arsenic is implanted to n + source / drain regions 26, 27.
Forming a switching transistor can be formed. Subsequently, a CVD silicon oxide layer 28 is deposited again by the CVD method, a contact hole is opened, and a bit line is formed by the aluminum silicon layer 29.
なお、上述の実施例では、トレンチ型のメモリセルにつ
いて説明したが、溝を浅くして、ちようどフィールド酸
化膜20のみが半導体基板15内に埋込まれるようにすれ
ば、プレーナ型のメモリセルについても本発明を適用で
きる。Although the trench type memory cell is described in the above-mentioned embodiments, if the groove is made shallow so that only the field oxide film 20 is embedded in the semiconductor substrate 15, the planar type memory cell is obtained. The present invention can also be applied to cells.
以上説明したように本発明によれば、溝の側面部をマス
ク層（第２のマスク層）でマスクした状態で溝の底面を
熱酸化することにより、溝部底面のエッジ部近傍に位置
する部分の厚さが該溝部底面の中間部に位置する部分よ
り薄くなるように素子分離絶縁膜を形成し、マスク層を
除去して溝部側面にセルキャパシタ形成用の領域を大き
く空けてから、その溝部側面にセルキャパシタを形成す
るようにしたため、溝部側面領域が素子分離用絶縁膜の
厚さで損なわれる面積が小さく、当該溝部側面領域を大
きく使ったセルキャパシタを有するダイナミックメモリ
セルを確実に形成することができることとなる。As described above, according to the present invention, the bottom surface of the groove is thermally oxidized while the side surface portion of the groove is masked by the mask layer (second mask layer), so that the portion located near the edge portion of the bottom surface of the groove portion. Element isolation insulating film is formed so that the thickness of the groove is thinner than the portion located in the middle of the bottom surface of the groove, and the mask layer is removed to leave a large area for forming a cell capacitor on the side surface of the groove. Since the cell capacitor is formed on the side surface, the area where the groove side surface region is damaged by the thickness of the element isolation insulating film is small, and the dynamic memory cell having the cell capacitor that largely uses the groove side surface region is reliably formed. It will be possible.
第１図は本発明に係るダイナミックメモリセルの製造方
法を示す工程図、第２図は従来のダイナミックメモリセ
ルの製造方法を示す工程図、第３図は一般的なダイナミ
ックメモリセルの等価回路である。 1,…シリコン基板、２…酸化膜、３…窒化シリコン層、
４…レジスト層、５…フィールド酸化膜、６…n+拡散
層、７…第１ゲート酸化膜、８…第１ポリシリコン層、
９…第２ゲート酸化膜、10…第２ポリシリコン層、11,1
2…n+ソース・ドレイン領域、13…CVD酸化シリコン層、
14…アルミニウム・シリコン層、15…シリコン基板、16
…酸化膜、17…窒化シリコン層、18…CVD酸化シリコン
膜、19…窒化シリコン層、20…フィールド酸化膜、21…
n+拡散層、22…第１ゲート酸化膜、23…第１ポリシリコ
ン層、24…第２ゲート酸化膜、25…第２ポリシリコン
層、26,27…n+ソース・ドレイン領域、28…CVD酸化シリ
コン層、29…アルミニウム・シリコン層、30…ビット
線、31…ワード線、32…スイッチング・トランジスタ、
33…キャパシタ。FIG. 1 is a process diagram showing a method for manufacturing a dynamic memory cell according to the present invention, FIG. 2 is a process diagram showing a method for manufacturing a conventional dynamic memory cell, and FIG. 3 is an equivalent circuit of a general dynamic memory cell. is there. 1, ... Silicon substrate, 2 ... Oxide film, 3 ... Silicon nitride layer,
4 ... Resist layer, 5 ... Field oxide film, 6 ... N + diffusion layer, 7 ... First gate oxide film, 8 ... First polysilicon layer,
9 ... Second gate oxide film, 10 ... Second polysilicon layer, 11, 1
2 ... n + source / drain regions, 13 ... CVD silicon oxide layer,
14 ... Aluminum / silicon layer, 15 ... Silicon substrate, 16
... oxide film, 17 ... silicon nitride layer, 18 ... CVD silicon oxide film, 19 ... silicon nitride layer, 20 ... field oxide film, 21 ...
n + diffusion layer, 22 ... First gate oxide film, 23 ... First polysilicon layer, 24 ... Second gate oxide film, 25 ... Second polysilicon layer, 26, 27 ... N + source / drain regions, 28 ... CVD silicon oxide layer, 29 ... Aluminum silicon layer, 30 ... Bit line, 31 ... Word line, 32 ... Switching transistor,
33 ... Capacitor.
Claims (5)
前記第１のマスク層を通して前記半導体基板に溝を掘
り、前記半導体基板内の溝の側面を更に掘って側面を後
退させ、少なくともその溝部の側面および底面に第２の
マスク層を形成し、前記第１のマスク層をマスクとする
異方性エッチングにより前記溝部の側面の第２のマスク
層を残し底面の第２のマスク層を除去し、前記側面に残
った第２のマスク層をマスクとして前記溝部の底面を熱
酸化して前記溝部底面のエッジ部近傍に位置する部分の
厚さが該溝部底面の中間部に位置する部分より薄くなる
ように素子分離用絶縁膜を形成し、前記第１および第２
のマスク層を除去し、前記溝部の側面にセルキャパシタ
を形成することを特徴とするダイナミックメモリセルの
製造方法。1. A first mask layer is formed on a semiconductor substrate,
A groove is formed in the semiconductor substrate through the first mask layer, a side surface of the groove in the semiconductor substrate is further formed to recede the side surface, and a second mask layer is formed on at least a side surface and a bottom surface of the groove portion. By anisotropic etching using the first mask layer as a mask, the second mask layer on the side surface of the groove is left and the second mask layer on the bottom surface is removed, and the second mask layer remaining on the side surface is used as a mask. The bottom surface of the groove is thermally oxidized to form an element isolation insulating film so that a thickness of a portion of the bottom surface of the groove located near an edge portion is thinner than a thickness of a portion of the bottom surface of the groove located in an intermediate portion of the bottom surface of the groove. 1 and 2
The method of manufacturing a dynamic memory cell, wherein the mask layer is removed to form a cell capacitor on the side surface of the groove.
徴とする特許請求の範囲第１項記載のダイナミックメモ
リセルの製造方法。2. The method of manufacturing a dynamic memory cell according to claim 1, wherein the semiconductor substrate is a silicon substrate.
た酸化シリコン膜であることを特徴とする特許請求の範
囲第１項または第２項記載のダイナミックメモリセルの
製造方法。3. The method for manufacturing a dynamic memory cell according to claim 1, wherein the first mask layer is a silicon oxide film deposited and formed by a CVD method.
層に対して選択性を有するエッチング法を用いることを
特徴とする特許請求の範囲第１項乃至第３項のいずれか
に記載のダイナミックメモリセルの製造方法。4. The method according to claim 1, wherein an etching method having selectivity with respect to the first mask layer is used to recede the side surface of the groove. A method of manufacturing the dynamic memory cell described.
とを特徴とする特許請求の範囲第１項乃至第４項のいず
れかに記載のダイナミックメモリセルの製造方法。5. The method of manufacturing a dynamic memory cell according to claim 1, wherein the second mask layer is a silicon nitride layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60297012A JPH0719847B2 (en) | 1985-12-28 | 1985-12-28 | Method of manufacturing dynamic memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60297012A JPH0719847B2 (en) | 1985-12-28 | 1985-12-28 | Method of manufacturing dynamic memory cell |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62156856A JPS62156856A (en) | 1987-07-11 |
| JPH0719847B2 true JPH0719847B2 (en) | 1995-03-06 |
Family
ID=17841102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60297012A Expired - Lifetime JPH0719847B2 (en) | 1985-12-28 | 1985-12-28 | Method of manufacturing dynamic memory cell |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0719847B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0828469B2 (en) * | 1986-04-25 | 1996-03-21 | 三菱電機株式会社 | Semiconductor device |
| US20020028434A1 (en) | 2000-09-06 | 2002-03-07 | Guava Technologies, Inc. | Particle or cell analyzer and method |
| JP2003092364A (en) * | 2001-05-21 | 2003-03-28 | Mitsubishi Electric Corp | Semiconductor memory device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58215053A (en) * | 1982-06-08 | 1983-12-14 | Nec Corp | Semiconductor integrated circuit device |
-
1985
- 1985-12-28 JP JP60297012A patent/JPH0719847B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62156856A (en) | 1987-07-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5460996A (en) | Method for the fabrication of a stacked capacitor all in the dynamic semiconductor memory device | |
| US5492850A (en) | Method for fabricating a stacked capacitor cell in semiconductor memory device | |
| JPH08153858A (en) | Manufacture of semiconductor device | |
| US5432113A (en) | Method of making a semiconductor memory device | |
| US5500544A (en) | Dynamic random access memory cell and method for fabricating the same | |
| JP3229665B2 (en) | Method of manufacturing MOSFET | |
| US4820652A (en) | Manufacturing process and structure of semiconductor memory devices | |
| KR100424241B1 (en) | Method of manufacturing nonvolatile semiconductor memory device | |
| US4784969A (en) | Method of manufacturing a semiconductor memory device | |
| JPH05347389A (en) | Manufacture of semiconductor memory | |
| JPH10303392A (en) | Manufacture of semiconductor device | |
| JPH0793372B2 (en) | Semiconductor memory device | |
| JPH0719847B2 (en) | Method of manufacturing dynamic memory cell | |
| JP3057837B2 (en) | Manufacturing method of nonvolatile semiconductor memory device | |
| JP3241789B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| JPH04348070A (en) | Semiconductor device and its manufacture | |
| JPH05145036A (en) | Semiconductor storage device and its manufacture | |
| JPH05291528A (en) | Semiconductor memory device and manufacture thereof | |
| US5160988A (en) | Semiconductor device with composite surface insulator | |
| KR100243260B1 (en) | Semiconductor memory device and manufacturing method thereof | |
| JP3128304B2 (en) | Method for manufacturing semiconductor memory | |
| JP2535676B2 (en) | Method for manufacturing semiconductor device | |
| KR0150669B1 (en) | Forming method of dielectric material film in the semiconductor device | |
| KR960003770B1 (en) | Semiconductor memory device and the manufacturing method | |
| JP2827377B2 (en) | Semiconductor integrated circuit |