JPH07181516A - Production of thin-film transistor panel - Google Patents

Production of thin-film transistor panel

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JPH07181516A
JPH07181516A JP32360593A JP32360593A JPH07181516A JP H07181516 A JPH07181516 A JP H07181516A JP 32360593 A JP32360593 A JP 32360593A JP 32360593 A JP32360593 A JP 32360593A JP H07181516 A JPH07181516 A JP H07181516A
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JP
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thin film
film transistor
rubbing
film
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JP32360593A
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Japanese (ja)
Inventor
Masao Yoshino
正雄 吉野
Original Assignee
Casio Comput Co Ltd
カシオ計算機株式会社
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Abstract

PURPOSE:To improve the yield of production by preventing the dielectric breakdown and degradation in performance of thin-film transistors(TFTs) by influence of static electricity. CONSTITUTION:A conductive thin film is formed uniformly over the entire surface of the front surface of a transparent substrate 1 and the side faces thereof. The thin film is etched to form plural gate lines 4 to be arranged within the prescribed region A on the substrate 1 and a conductive parts 4' which are arranged from the outer side of the region A of the substrate 1 to the side faces of the substrate 1 and conduct electrically to the respective gate lines 4. The substrate 1 is arranged on a metallic rubbing stage to electrically conduct the respective gate lines 4 via the conductive parts 4' to the rubbing stage and the surfaces of oriented films are rubbed in this state at the time of forming the TFTs, pixel electrodes, data lines and oriented films on the region A and subjecting the surfaces of the oriented film to a rubbing treatment. The substrate 1 is scribed along the contours of the region A after the rubbing treatment, by which the conductive parts 4' are removed and the respective gate liens 4 are made independent.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、アクティブマトリックス型の液晶表示素子に用いられる薄膜トランジスタパネルの製造方法に関する。 The present invention relates to a method for manufacturing a thin film transistor panel used in the liquid crystal display device of active matrix type.

【0002】 [0002]

【従来の技術】アクティブマトリックス型の液晶表示素子は、薄膜トランジスタパネルと対向パネルとを、枠状のシール材を介して接合し、この両パネル間の前記シール材で囲まれた領域内に液晶を封入してなる。 The liquid crystal display device of the Related Art Active matrix type, a thin film transistor panel and the opposite panel, and joined via the frame-shaped sealing member, a liquid crystal into the sealing material in an enclosed area between the two panels encapsulated composed.

【0003】薄膜トランジスタパネルは、ガラス等からなる透明な基板の上に、縦横に配列する複数の薄膜トランジスタと、これら薄膜トランジスタに接続する複数の透明な画素電極と、前記薄膜トランジスタにゲート信号を供給する複数のゲートラインと、前記薄膜トランジスタにデータ信号を供給する複数のデータラインとを形成し、さらに基板の上に前記各画素電極および各薄膜トランジスタを覆うポリイミド等からなる配向膜を塗布し、 [0003] thin film transistor panel, on a transparent substrate made of glass or the like, a plurality of thin film transistors arranged in a matrix, a plurality of transparent pixel electrodes connected to the thin-film transistors, a plurality of supply gate signals to the thin film transistor and the gate lines, the TFTs data signal to form a plurality of data lines to be supplied to the alignment layer was coated consisting of further polyimide covering the pixel electrodes and the thin film transistors on a substrate,
この配向膜の膜面にラビング処理を施してなる。 Formed by a rubbing treatment to the film surface of the alignment film.

【0004】そしてこのように構成された薄膜トランジスタパネルが液晶表示素子の組立工程に送られ、この薄膜トランジスタパネルと対向パネルとが、枠状のシール材を介して接合されて液晶表示素子が組み立てられる。 [0006] is thus configured thin-film transistor panel is sent to the assembly process of the liquid crystal display device, and the thin film transistor panel and the opposite panel is joined via a frame-like sealing material the liquid crystal display device is assembled.

【0005】 [0005]

【発明が解決しようとする課題】ところが、薄膜トランジスタタパネルの製造工程時に配向膜の膜面にラビング処理を施すと、ラビング布と配向膜との摩擦で静電気が発生して基板の表面が帯電し、この帯電で薄膜トランジスタに絶縁破壊や性能低下が発生してしまうことがある。 However [0007], when rubbed on the film surface of the orientation film during the manufacturing process of the thin-film transistors data panel, static electricity is generated by charging the surface of the substrate in the friction between the rubbing cloth and the alignment layer sometimes breakdown or performance degradation in the thin film transistor occurs at the charging.

【0006】本発明はこのような点に着目してなされたもので、その目的とするところは、静電気の影響による薄膜トランジスタの絶縁破壊や性能低下を防止して製造の歩留りを向上させることができる薄膜トランジスタパネルの製造方法を提供することにある。 [0006] The present invention has been made in view of such points, and an object, it is possible to improve the yield of production to prevent dielectric breakdown and performance deterioration of the thin film transistor according to the influence of static It is to provide a method of manufacturing a thin film transistor panel.

【0007】 [0007]

【課題を解決するための手段】本発明はこのような目的を達成するために、透明な基板の上に、複数の薄膜トランジスタと、これら薄膜トランジスタに接続する複数の画素電極と、前記薄膜トランジスタにゲート信号を供給する複数のゲートラインと、前記薄膜トランジスタにデータ信号を供給する複数のデータラインとが形成され、 SUMMARY OF THE INVENTION The present invention, in order to achieve the above object, on a transparent substrate, a plurality of thin film transistors, a plurality of pixel electrodes connected to the thin-film transistors, the gate signal to the thin film transistor a plurality of gate lines for supplying a plurality of data lines for supplying data signals to the thin film transistor is formed,
さらに前記基板の上に配向膜が形成され、この配向膜の膜面にラビング処理が施されている薄膜トランジスタパネルを製造する方法であって、透明な基板の上面の全体およびその側面に亘って一様に導電性の薄膜を形成し、 Further alignment layer formed on the substrate, a method of manufacturing a thin film transistor panel is rubbed on the film surface of the alignment film, one throughout and that side of the upper surface of the transparent substrate forming a conductive thin film as,
この薄膜をフォトリソグラフィによりエッチングして、 The thin film is etched by photolithography,
基板の上の所定の領域内に配置する複数のゲートラインと、基板の前記領域の外側から基板の側面に亘って配置しかつ前記各ゲートラインに電気的に導通する導電部とをパターン形成し、前記領域の上に薄膜トランジスタ、 A plurality of gate lines disposed in a predetermined region on the substrate, and a conductive portion that electrically conductive to place over the outside of the area of ​​the substrate on the side surface of the substrate and the gate lines patterned , a thin film transistor over the region,
画素電極、データラインおよび配向膜を形成し、前記配向膜の膜面にラビング処理を施す際に、前記基板を金属製のラビングステージの上に配置し、前記各ゲートラインを前記導電部を介して前記ラビングステージに電気的に導通させ、この状態で配向膜の膜面をラビングし、このラビングの処理後に、基板を前記領域の輪郭に沿ってスクライブすることにより前記導電部を除去して各ゲートラインを独立させるようにしたものである。 Pixel electrodes, to form the data lines and an alignment film, when rubbed on the film surface of the alignment layer, the substrate was placed on the metal rubbing stage, each of said gate lines through the conductive portion electrically is conductive to the rubbing stage Te, rubbed film surface of the alignment film in this state, after the processing of this rubbing, each to remove the conductive portion by scribing along the substrate to the contour of the region it is obtained so as to separate the gate line.

【0008】 [0008]

【作用】配向膜のラビング処理時には、配向膜の膜面とラビング布との摩擦により静電気が発生して基板の表面に静電気が帯電しようとするが、基板にはゲートラインのパターニング時にそのゲートラインと一体に形成された導電部が残っており、この導電部が基板の上面から側面に亘って配置してラビングステージに電気的に導通しており、このためラビング処理時に静電気が発生しても、この静電気が前記導電部を通してラビングステージにアースされ、したがって基板の表面での帯電が防止され、薄膜トランジスタの絶縁破壊や性能低下の発生が避けられる。 [Action] When rubbing treatment of the alignment film, but the static electricity to the film surface and the friction static electricity generated surface of the substrate by the rubbing cloth of the alignment film is to charge, in the substrate the gate line patterning of gate lines there remains conductive portion integrally formed with, and in electrical communication with the rubbing stage the conductive portion is disposed over the side surface from the upper surface of the substrate, even if static electricity is generated during the order rubbed the static electricity is grounded to the rubbing stage through the conductive portion, thus charging the surface of the substrate is prevented, occurrence of dielectric breakdown or performance degradation of the thin film transistor is avoided.

【0009】 [0009]

【実施例】以下、本発明の一実施例について図面を参照して説明する。 EXAMPLES The following will be described with reference to the accompanying drawings, an embodiment of the present invention. 一般に液晶表示素子は、その複数個を一括して組み立てる製法で製造されており、この製法で液晶表示素子を製造する場合は、一枚の大型基板を用いて液晶表示素子複数個分の薄膜トランジスタパネルを構成し、液晶表示素子として組み立てた後に、前記大型基板を個々の薄膜トランジスタパネルの部分ごとにスクライブして分離するようにしている。 In general, a liquid crystal display element is produced by method of assembling collectively the plurality, when producing a liquid crystal display element in this process, the liquid crystal display device a plurality fraction TFT panel with a single large substrate of constitute, after assembly as a liquid crystal display device, so that scribe to separate the large-sized substrate for each portion of each of the thin film transistor panel.

【0010】図2には、液晶表示素子複数個分の薄膜トランジスタパネルを採取することができる大きさに形成されたガラス等からなる透明な大型基板1を示してあり、この基板1の上に、例えば4つの所定の領域Aが確保され、その各領域Aにおいて薄膜トランジスタパネルが構成されている。 [0010] Figure 2 is shown a liquid crystal display device a plurality minute transparent large substrate 1 made of glass or the like formed to a size capable of collecting the thin film transistor panel, on the substrate 1, for example, four predetermined region a is secured, a thin film transistor panel is formed in that each region a.

【0011】すなわち、基板1の上の各領域A内に、図3に示すように、縦横に配列する複数の薄膜トランジスタ2と、これら薄膜トランジスタ2に接続する複数の透明な画素電極3と、前記薄膜トランジスタ2にゲート信号を供給する複数本のゲートライン4と、前記薄膜トランジスタ3にデータ信号を供給する複数本のデータライン5とが形成されている。 [0011] That is, within each region A over the substrate 1, as shown in FIG. 3, a plurality of thin film transistors 2 arranged in the vertical and horizontal, a plurality of transparent pixel electrodes 3 connected to these thin film transistors 2, the thin film transistor the gate line 4 of the plurality of supply gate signals to 2, and the data line 5 of the plurality of supply data signals to the thin film transistor 3 is formed.

【0012】前記薄膜トランジスタ2は、図4に示すように、基板1の上に配線したゲートライン4と一体に形成されたゲート電極6と、このゲート電極6を覆うSi [0012] The thin film transistor 2, as shown in FIG. 4, to cover the gate electrode 6 formed integrally with the gate line 4 and the wiring on the substrate 1, the gate electrode 6 Si
N(窒化シリコン)等からなるゲート絶縁膜7と、このゲート絶縁膜7の上に前記ゲート電極6に対向させて形成したa−Si(アモルファスシリコン)からなるi型半導体膜8と、このi型半導体膜8の上に不純物をドープしたa−Siからなるn型半導体膜9を介して形成したソース電極10およびドレイン電極11とで構成されている。 N a gate insulating film 7 consisting of (silicon nitride) or the like, and i-type semiconductor film 8 made of a-Si which is formed by facing the gate electrode 6 on the gate insulating film 7 (amorphous silicon), the i is composed of a source electrode 10 and drain electrode 11 were formed through the n-type semiconductor film 9 made of impurity doped at a-Si on the type semiconductor film 8.

【0013】前記ゲート絶縁膜7は、前記ゲートライン4を覆って領域A内のほぼ全面に形成されており、前記画素電極3およびデータライン5は前記ゲート絶縁膜7 [0013] The gate insulating film 7, the is formed on almost the entire surface of the gate line 4 of the overlying region A, the pixel electrode 3 and the data line 5 is the gate insulating film 7
の上に形成されている。 It is formed on the. そして画素電極3はその一端縁において薄膜トランジスタ2のソース電極10に接続されており、データライン5は薄膜トランジスタ2のドレイン電極11に一体的につながっている。 The pixel electrode 3 is connected to the source electrode 10 of the thin film transistor 2 at one end edge, the data line 5 are connected integrally to the drain electrode 11 of the TFT 2.

【0014】なお、図3において、4aはゲートライン4の一端部に形成された端子、5aはデータライン5の一端部に形成された端子であり、ゲートライン4の端子4aは、データライン5を形成した後に前記ゲート絶縁膜7に開口7aを形成することにより露出させてある。 [0014] Incidentally, in FIG. 3, 4a terminals formed at one end of the gate line 4, 5a is a terminal formed on one end of the data line 5, the terminal 4a of the gate line 4, data line 5 It is exposed by forming an opening 7a on the gate insulating film 7 after the formation of the.

【0015】さらに各領域Aの上には薄膜トランジスタ2および画素電極3を覆うようにポリイミド等からなる配向膜17が形成され、この配向膜17の膜面にラビング処理が施されている。 [0015] is further an alignment film 17 made of polyimide or the like so as to cover the thin film transistor 2 and the pixel electrode 3 is formed on the respective areas A formed, a rubbing treatment is performed on the film surface of the alignment film 17.

【0016】この薄膜トランジスタパネルを製造する工程について説明すると、まず、スパッタ法あるいは蒸着法により大型基板1の上面の全体およびその側面に亘って一様にAl系合金等による導電性の薄膜を付着させる。 [0016] Referring to the process of manufacturing the thin film transistor panel, first, uniformly adhere the conductive thin film of Al alloy or the like throughout and that side of the upper surface of the large substrate 1 by sputtering or vapor deposition method . そして、前記薄膜をフォトリソグラフィによりエッチングして、図1に示すように、基板1の各領域Aの上に配置するゲートライン4と、領域Aの外側から基板1 Then, the thin film is etched by photolithography, as shown in FIG. 1, the gate line 4 disposed on the respective regions A of the substrate 1, the substrate from the outside of the area A 1
の側面に亘って配置しかつ前記各ゲートライン4に電気的に導通する導電部4′とをパターン形成する。 The over side arranged and each gate line 4 the conductive portion 4 'and the electrically conductive patterned.

【0017】次に、各領域Aの上に、薄膜トランジスタ2、画素電極3、データライン5および配向膜17を形成する。 [0017] Next, on the respective areas A, the thin film transistor 2, the pixel electrode 3, the data line 5 and the alignment film 17. この後、大型基板1を、図5に示すように金属製のラビングステージ20の上に配置し、そのラビングステージ20の上面に突設されている金属製の位置決めピン21に大型基板1の側面を図1に示すように当てて大型基板1をラビングステージ20の上の所定の位置に定置させる。 Thereafter, the large substrate 1, placed on a metal rubbing stage 20 as shown in FIG. 5, the side surface of the large substrate 1 to a metallic positioning pins 21 which are projected to the upper surface of the rubbing stage 20 the focuses as shown in FIG. 1 to position the large substrate 1 to a predetermined position on the rubbing stage 20.

【0018】この状態で前記配向膜17の膜面に、ナイロン、レーヨン、綿等のラビング布を巻き付けたラビングローラ22を接触させ、このラビングローラ22を回転させながら一方向に移動させて配向膜17の膜面にラビング処理を施す。 [0018] the film surface of the alignment layer 17 in this state, nylon, rayon, contacting the rubbing roller 22 wound with a rubbing cloth such as cotton, alignment layer is moved in one direction while rotating the rubbing roller 22 It rubbed on the film surface of 17.

【0019】このとき、配向膜17の膜面とラビングローラ22との摩擦により静電気が発生して大型基板1の表面に静電気が帯電しようとする。 [0019] At this time, static electricity on the surface of a large substrate 1 static electricity is generated by friction between the film surface and the rubbing roller 22 of the alignment film 17 is to charge. ところが、大型基板1の上面から側面に亘る部分には、ゲートライン4のパターニング時にそのゲートライン4と一体に形成された導電部4′が残っており、この導電部4′が基板1の側面において位置決めピン21に接触してラビングステージ20に電気的に導通しており、このためラビング処理時に静電気が発生しても、この静電気が前記導電部4′ However, in the portion over the side surface from the upper surface of the large substrate 1, 'and remains, the conductive portion 4' a gate line 4 and the conductive portion 4 formed integrally with the patterning of the gate line 4 sides of the substrate 1 in contact with the positioning pin 21 in the rubbing stage 20 are electrically conductive, even if static electricity is generated during the order rubbing, the static electricity is the conductive portion 4 '
を通してラビングステージ20にアースされ、したがって基板1の表面が帯電することがなく、これにより薄膜トランジスタ2の絶縁破壊や性能低下の発生が防止される。 Through the ground to the rubbing stage 20, thus without the surface of the substrate 1 is charged, thereby the occurrence of dielectric breakdown or performance degradation of the thin film transistor 2 is prevented.

【0020】配向膜17の膜面に対するラビング処理後には、大型基板1を液晶表示素子の組立工程に送り、薄膜トランジスタパネルと対向パネルとを枠状のシール材により接合して液晶表示素子を組み立てる。 [0020] After rubbed against the film surface of the orientation film 17, sends a large substrate 1 in the assembly process of the liquid crystal display device is to assemble a liquid crystal display device and a thin film transistor panel and the opposite panel are joined by a frame-shaped sealing member.

【0021】液晶表示素子の組み立て後には、薄膜トランジスタパネルの大型基板1および対向パネルの大型基板をそれぞれスクライブして液晶表示素子の個々を分離させる。 [0021] After assembly of the liquid crystal display device, a large substrate of a large substrate 1 and the opposing panels of the thin film transistor panel each scribed to separate the individual liquid crystal display device. この分離の際に、薄膜トランジスタパネルの大型基板1においては、前記領域Aの輪郭に沿ってスクライブし、領域Aの外側を除去する。 During this separation, in the large substrate 1 of the thin film transistor panel, and scribing along the contour of the region A, to remove the outer region A. 領域Aの外側には導電部4′が配置しており、したがってスクライブにより領域Aの外側が除去されることにより、前記導電部4′ Outside the region A conductive portion 4 'are arranged, and thus by the outer region A is removed by scribing, the conductive portion 4'
も同時に除去され、この除去により領域Aの上に配置する各ゲートライン4がそれぞれ独立し、最終的な薄膜トランジスタパネルとしての構成が整う。 Also removed simultaneously, this removal the gate lines 4 arranged are each independently over the region A, the structure of the final thin film transistor panel is ready.

【0022】なお、本発明は、大型基板を用いて複数個の薄膜トランジスタパネルを一括して形成する場合に限らず、薄膜トランジスタパネル一個分の採取が可能な大きさの基板を用いて薄膜トランジスタパネルを製造する場合であってもよい。 [0022] The present invention is production of thin film transistor panel using the substrate of the plurality of not only the case of forming a thin film transistor panel collectively, a thin film transistor panel one fraction collection is possible size using a large substrate it may be a case to be.

【0023】 [0023]

【発明の効果】以上説明したように本発明によれば、配向膜の膜面のラビング処理時に静電気が発生してもその静電気をラビングステージにアースさせて基板の表面における帯電を防止でき、したがってその帯電に起因する薄膜トランジスタの絶縁破壊や性能低下を防止して歩留りのよい製造を達成することができる。 According to the present invention as described in the foregoing, even if static electricity is generated by grounding the static electricity in the rubbing stage can prevent charging on the surface of the substrate during rubbing of the film surface of the orientation film, thus it is possible to achieve a good production yield by preventing the dielectric breakdown and performance deterioration of the thin film transistor due to its charging.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施例を示す薄膜トランジスタパネルの一部の斜視図。 Fragmentary perspective view of a thin film transistor panel shown an embodiment of the present invention; FIG.

【図2】複数の薄膜トランジスタの採取が可能な大きさに形成された大型基板の斜視図。 2 is a perspective view of several large substrates TFTs collection is formed in a size as possible.

【図3】薄膜トランジスタパネルの一部の平面図。 Figure 3 is a plan view of a portion of the thin film transistor panel.

【図4】薄膜トランジスタの構造を示す断面図。 4 is a cross-sectional view showing a structure of a thin film transistor.

【図5】薄膜トランジスタパネルの配向膜にラビング処理を施すときの状態を示す側面図。 Figure 5 is a side view showing a state when rubbed alignment film of the thin film transistor panel.

【符号の説明】 DESCRIPTION OF SYMBOLS

1…基板 2…薄膜トランジスタ 3…画素電極 4…ゲートライン 4′…導電部 5…データライン 17…配向膜 20…ラビングステージ 1 ... substrate 2 ... TFT 3 ... pixel electrode 4 ... gate lines 4 '... conductive part 5 ... the data line 17 ... orientation film 20 ... rubbing stage

Claims (1)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】透明な基板の上に、複数の薄膜トランジスタと、これら薄膜トランジスタに接続する複数の画素電極と、前記薄膜トランジスタにゲート信号を供給する複数のゲートラインと、前記薄膜トランジスタにデータ信号を供給する複数のデータラインとが形成され、さらに前記基板の上に配向膜が形成され、この配向膜の膜面にラビング処理が施されている薄膜トランジスタパネルを製造する方法であって、 透明な基板の上面の全体およびその側面に亘って一様に導電性の薄膜を形成し、この薄膜をフォトリソグラフィによりエッチングして、基板の上の所定の領域内に配置する複数のゲートラインと、基板の前記領域の外側から基板の側面に亘って配置しかつ前記各ゲートラインに電気的に導通する導電部とをパターン形成し、前記 To 1. A on a transparent substrate, and supplies a plurality of thin film transistors, a plurality of pixel electrodes connected to the thin-film transistors, a plurality of gate lines for supplying a gate signal to the thin film transistor, a data signal to the thin film transistor a plurality of data lines are formed, an alignment film is formed on the substrate, a method of manufacturing a thin film transistor panel is rubbed on the film surface of the alignment film, a transparent upper surface of the substrate overall and uniformly forming a conductive thin film over its side surface, by etching the thin film by photolithography, and a plurality of gate lines arranged in a predetermined region on the substrate, the area of ​​the substrate electrically the conductive portion is patterned to conduct placed over the outside on the side surface of the substrate and the gate lines of the 領域の上に薄膜トランジスタ、画素電極、データラインおよび配向膜を形成し、前記配向膜の膜面にラビング処理を施す際に、前記基板を金属製のラビングステージの上に配置し、前記各ゲートラインを前記導電部を介して前記ラビングステージに電気的に導通させ、この状態で配向膜の膜面をラビングし、このラビングの処理後に、基板を前記領域の輪郭に沿ってスクライブすることにより前記導電部を除去して各ゲートラインを独立させることを特徴とする薄膜トランジスタパネルの製造方法。 Thin film transistor over the area, the pixel electrode, forming a data line and the alignment film, when rubbed on the film surface of the alignment layer, the substrate was placed on the metal rubbing stage, each gate line electrically is conductive to the rubbing stage via the conductive portion, said conductive by rubbing the film surface of the alignment film in this state, after the processing of this rubbing, scribing along the substrate to the contour of the region the method of fabricating a thin film transistor panel, characterized in that parts are removed to separate each of the gate lines.
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Cited By (2)

* Cited by examiner, † Cited by third party
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US7335953B2 (en) 2002-10-29 2008-02-26 Seiko Epson Corporation Circuit substrate, electro-optical device, and electronic apparatus
US7692273B2 (en) 2005-06-21 2010-04-06 Canon Kabushiki Kaisha Electronic component comprising electrodes and ring residue

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7335953B2 (en) 2002-10-29 2008-02-26 Seiko Epson Corporation Circuit substrate, electro-optical device, and electronic apparatus
US7692273B2 (en) 2005-06-21 2010-04-06 Canon Kabushiki Kaisha Electronic component comprising electrodes and ring residue
US7709355B2 (en) 2005-06-21 2010-05-04 Canon Kabushiki Kaisha Method of producing electronic component comprising electrodes and ring residues

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