JPH07176747A - Tft structure of array substrate for liquid-crystal display device and its manufacture - Google Patents

Tft structure of array substrate for liquid-crystal display device and its manufacture

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JPH07176747A
JPH07176747A JP31716493A JP31716493A JPH07176747A JP H07176747 A JPH07176747 A JP H07176747A JP 31716493 A JP31716493 A JP 31716493A JP 31716493 A JP31716493 A JP 31716493A JP H07176747 A JPH07176747 A JP H07176747A
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Abstract

PURPOSE:To provide an array substrate, for a liquid-crystal display device, which does not spoil OFF characteristic due to a leakage photocurrent even when a thin-film transistor part is irradiated with light from the outside and which is provided with a TFT structure and to provided its manufacturing method. CONSTITUTION:Even when a semiconductor protective film 5 in a channel region is irradiated with external light, a low-resistance semiconductor film 6 is optically shielded completely by a source electrode 9 and a drain electrode 8. In addition, when a plurality of steps of etching operations are adopted so as to etch the low-resistance semiconductor film 6, a side-etching amount is uniform, and a large side-etching amount is obtained while the controllability of an etching operation is maintained.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】この発明は、液晶表示装置用アレイ基板及びその製造方法に係わり、特にアクティブマトリクス型液晶表示装置のスイッチング素子として用いられる薄膜トランジスタ(TFTとも略称する)の構造及びその製造方法に関する。 BACKGROUND OF THE INVENTION This invention, structure and manufacturing method thereof relates to an array substrate and a manufacturing method thereof for a liquid crystal display device, thin film transistors, particularly used as a switching element of an active matrix liquid crystal display device (also TFT abbreviated) on.

【0002】 [0002]

【従来の技術】液晶表示装置を用いた画像表示装置は、 The image display device using the Related Art A liquid crystal display device,
それぞれの基板上に所定のピッチで配列された行および列電極を互いに直交するように対向配置し、これらの行および列電極で区画された最小領域を画素とし、これらの間にネマチック型などの液晶組成物を挟持したマトリクス型のものが一般に用いられている。 Arranged on the respective substrate at a predetermined pitch the row and column electrodes facing perpendicular to each other, the smallest region defined by these row and column electrodes as pixels, such as nematic therebetween those matrix which sandwiches liquid crystal composition is generally used. 中でも、テレビ画像やグラフィックディスプレイなどを指向した大容量で高精度の液晶表示装置としては、クロストークのない高コントラスト表示が行えるように、各画素の駆動と制御手段として各画素ごとに半導体スイッチング素子を配置したアクティブマトリクス型のものが実用化されている。 Among them, the television picture in a high-precision liquid crystal display device of large capacity oriented like and graphic display, to allow high-contrast display without crosstalk, a semiconductor switching element for each pixel as a drive and control unit of each pixel of an active matrix type arranged to have been put into practical use.

【0003】このようなスイッチング素子としては、透過型表示が可能であり、大面積化も容易であることから薄膜トランジスタが通常用いられている。 As such a switching element, it is capable of transmissive display, and thin film transistor is usually used since a large area is easy. さらに、大面積基板上に形成でき、且つ低温プロセスが可能であることから非晶質硅素薄膜を用いた3端子型の薄膜トランジスタが最も一般的である。 Furthermore, a large area can be formed on a substrate, and the three-terminal thin film transistor using an amorphous silicon thin film since it is possible to low-temperature process is the most common.

【0004】また、3端子型の薄膜トランジスタの構造は、ゲート電極、半導体薄膜層、ソース、ドレイン電極の相対的な位置関係により、コプラナ型とスタガード型に大別される。 [0004] 3 structure terminal thin film transistor includes a gate electrode, a semiconductor thin film layer, the source, the relative positional relationship between the drain electrode, it is divided into coplanar and staggered. 非晶質硅素薄膜トランジスタの場合、製造プロセス的に有為な面が多いスタガード型を用いる場合が多く、中でも、絶縁基板上にゲート電極、ゲート絶縁膜層、非晶質硅素薄膜層、低抵抗半導体薄膜層、ソース、ドレイン電極の順に形成される構造の逆スタガード型が一般的である。 For amorphous silicon thin film transistor, often using the manufacturing process to promising aspects often staggered, inter alia, the gate electrode on an insulating substrate, a gate insulating layer, an amorphous silicon thin film layer, a low-resistance semiconductor thin layer, the source, the reverse staggered type structure formed in this order of the drain electrode is common. このような薄膜トランジスタを備えたアレイ基板からなる液晶表示素子は、例えば、IEEE T The liquid crystal display device consisting of an array substrate having such a thin film transistor, for example, IEEE T
rans.on Electron Devices,995-1001,1973にも開示されている。 rans.on Electron Devices, is also disclosed in 995-1001,1973.

【0005】この種の薄膜トランジスタは、半導体膜とソース電極層およびドレイン電極層との間に低抵抗半導体薄膜層を形成するのが一般的である。 [0005] This type of thin film transistor to form a low-resistance semiconductor thin film layer is generally between the semiconductor film and the source and drain electrode layers. この低抵抗半導体薄膜層は、半導体膜とソース電極およびドレイン電極とをオーミック状態で電気的に接続する機能を担っている。 The low-resistance semiconductor thin film layer is responsible for functions of electrically connecting the semiconductor film and the source electrode and the drain electrode in ohmic state. 図6にこのような薄膜トランジスタを備えたアレイ基板からなる液晶表示素子の断面構成を、図7に薄膜トランジスタの要部を拡大して示し、その製造方法と共に説明する。 The cross-sectional configuration of the liquid crystal display device consisting of an array substrate having such a thin film transistor in FIG. 6 shows an enlarged main portion of the thin film transistors in FIG. 7 will be described together with its manufacturing method.

【0006】絶縁基板1上に走査線を兼ねるゲート電極層2を通常のフォトリソグラフィ法により所定の形状に加工形成する。 [0006] processed form the gate electrode layer 2 also serving as a scan line on the insulating substrate 1 into a predetermined shape by conventional photolithography. 次いで、このゲート電極層2を被覆するようにゲート絶縁膜3としてプラズマ、常圧、減圧といったCVD法により、モノシランを原料として窒化硅素膜をゲート電極上に成膜する。 Then, the plasma as the gate insulating film 3 so as to cover the gate electrode layer 2, normal-pressure CVD method such reduced pressure, forming a silicon nitride film using monosilane as raw material on the gate electrode. 引き続き、例えば、半導体膜4として非晶質硅素薄膜層と半導体保護膜5を成膜する。 Subsequently, for example, forming a semiconductor protective film 5 and the amorphous silicon thin film layer as the semiconductor film 4.

【0007】次に、半導体保護膜5上にフォトレジスト(図示せず)を塗布し、絶縁基板1の裏面側から露光してゲート電極2に整合させ、通常のフォトマスクにより基板表面から再度露光して不要な領域のレジストを除去し、半導体保護膜5を所定の形状に加工形成する。 [0007] Next, a photoresist (not shown) is coated on the semiconductor protective film 5, it is aligned with the gate electrode 2 is exposed from the back side of the insulating substrate 1, exposed again from the substrate surface by conventional photomasks to remove the resist in the unwanted areas is processed a semiconductor protective film 5 into a predetermined shape. そして、プラズマCVD法により、燐イオンをドープしたn Then, by the plasma CVD method, doped with phosphorus ions n
+の非晶質硅素薄膜からなる低抵抗半導体膜6を成膜する。 + Forming a low-resistance semiconductor film 6 made of amorphous silicon thin film. この時、半導体保護膜5に対応するチャネル領域は半導体保護膜5が燐イオン注入の際ストッパーとなるため、薄膜トランジスタのチャネル部にイオンは打ち込まれず、半導体保護膜5に対して整合した低抵抗半導体膜6が形成される。 At this time, since the channel region corresponding to the semiconductor protective film 5 which is the semiconductor protective film 5 serves as a stopper when the phosphorus ion implantation, ions are not implanted into the channel portion of the thin film transistor, a low-resistance semiconductor in alignment with respect to the semiconductor protective film 5 film 6 is formed. その後、半導体膜4と低抵抗半導体膜6のチャネル領域外を同時に所定の形状に加工形成する。 Thereafter, simultaneously processed and formed into a predetermined shape and the semiconductor film 4 outside the channel region of the low-resistance semiconductor film 6.

【0008】次に、画素電極7を形成し、電極パット上のゲート絶縁膜の除去を行った後、ソース電極9およびドレイン電極8となる導電膜を成膜し、チャネル領域となる開口部を形成する様にフォトリソグラフィ法により所定の形状に加工形成する。 [0008] Next, a pixel electrode 7, after removing the gate insulating film on the electrode pad, a conductive film to be the source electrode 9 and drain electrode 8, an opening to be a channel region processed formed in a predetermined shape by photolithography so as to form. そして、ソース電極9およびドレイン電極8の形成時に用いたレジスト膜をそのまま利用してチャネル領域上の低抵抗半導体膜をエッチング除去する。 Then, a low-resistance semiconductor film on the channel region directly utilizing the resist film used in forming the source electrode 9 and drain electrode 8 is removed by etching.

【0009】最後にアレイ基板全面を保護するための絶縁膜10を形成し、この上にポリイミドからなる配向膜14 [0009] Finally, an insulating film 10 for protecting the array substrate whole surface, made of polyimide on the alignment film 14
を被着し、一方向にラビング処理をほどこしてアレイ基板が準備される。 Was deposited, the array substrate is prepared rubbed in one direction.

【0010】一方、対向基板11上には遮光膜12、対向電極13および配向膜14を順次形成して対向基板が準備され、両基板のラビング方向が直交するように所定の間隔で対向し、両基板の間にTN形液晶組成物15を封入して液晶表示素子を作製する。 On the other hand, the light-shielding film 12 on the counter substrate 11 are sequentially formed to a counter substrate opposing electrode 13 and an alignment film 14 are prepared, opposite at a predetermined interval so as rubbing direction of the substrates are perpendicular, by sealing TN type liquid crystal composition 15 to produce a liquid crystal display device between the substrates. さらに、両基板の外側に偏光板を貼付し、外部駆動回路を接続して液晶表示装置が完成する。 Further, attached to the polarizing plate on the outer side of the substrates, the liquid crystal display device is completed by connecting the external drive circuit.

【0011】以上のようなアレイ基板の薄膜トランジスタの製造工程において、ソース電極9およびドレイン電極8の加工形成にはウエットエッチングが用いられ、この時のレジストをそのままマスクとして低抵抗半導体膜6のプラズマエッチングを行っている。 [0011] In the array thin film transistor fabrication process of the substrate as described above, it is a wet etching is used for processing the formation of the source electrode 9 and drain electrode 8, the low-resistance semiconductor film 6 using the resist at this time as it is as a mask plasma etching It is carried out. ここで、ソース電極9およびドレイン電極8の加工形成時のウエットエッチングはサイドエッチングが進行する。 Here, wet etching in processing the formation of the source electrode 9 and drain electrode 8 side etching progresses.

【0012】これに対して、低抵抗半導体膜6としては燐をドープしたn型半導体や硼素をドープしたp型半導体が用いられる。 [0012] On the contrary, p-type semiconductor doped with n-type semiconductor or boron doped with phosphorus is used as the low-resistance semiconductor film 6. 例えば燐イオンをドープしたn +の非晶質硅素薄膜からなる低抵抗半導体膜6を用いた場合、 For example, when using a low-resistance semiconductor film 6 made of phosphorus ions doped n + amorphous silicon thin film,
プラズマエッチングガスとしてはSF 6とcl 2と O 2からなる混合ガスが用いられるが、このプラズマエッチングでは低抵抗半導体膜6のサイドエッチングはソース電極9およびドレイン電極8のサイドエッチングに比して少ない。 Although the mixed gas is used consisting of SF 6 and cl 2 and O 2 as a plasma etching gas, less side etching of the low-resistance semiconductor film 6 than the side etching of the source electrode 9 and drain electrode 8 in this plasma etching . 従って、図7に示すように、半導体保護膜5にチャネル領域となるように形成された開口部のソース電極9とドレイン電極8の間隔はチャネル領域を形成する対応する前記低抵抗半導体膜6の間隔よりも広く形成されることになる。 Accordingly, as shown in FIG. 7, distance between the source electrode 9 and the drain electrode 8 of the opening that is formed such that the channel region in the semiconductor protective film 5 of the low-resistance semiconductor film 6 corresponding to a channel region It will be wider than the interval.

【0013】 [0013]

【発明が解決しようとする課題】以上のようなアレイ基板の薄膜トランジスタにおいて、エッチングストッパ層となる半導体保護膜5は照射された光を透過する。 In the array thin film transistor substrate as described above which INVENTION SUMMARY is], semiconductor protective film 5 serving as an etching stopper layer is transmitted through the irradiated light. 従って、下層の半導体膜4は照射された光によって励起し、 Therefore, the lower layer of the semiconductor film 4 is excited by the irradiation light,
ソース電極9とドレイン電極8の間に光リーク電流が流れる経路が存在し、薄膜トランジスタのオフ特性を損なうことになる。 There is light leakage current flows path between the source electrode 9 and the drain electrode 8, thereby impairing the off characteristic of the thin film transistor. この光リーク電流が流れる経路として低抵抗半導体膜6の形状も大きく影響する。 The shape of the low-resistance semiconductor film 6 as a path the light leak current flows also greatly affected.

【0014】図8は薄膜トランジスタのチャネル領域の上部平面を示し、図9は図8のa−a断面を、図10は図8のb−b断面をそれぞれ示す。 [0014] Figure 8 shows a top plan of the channel region of the thin film transistor, FIG. 9 is a a-a cross section of FIG. 8, FIG. 10 denotes a b-b cross section of Fig. 即ち、チャネル領域の半導体保護膜5に外部光が照射された場合、ソース電極9とドレイン電極8に覆われていない領域Aの部分は、 That is, when the external light is irradiated to the semiconductor protective film 5 in the channel region, the portion of the region A which is not covered with the source electrode 9 and the drain electrode 8,
半導体膜4中で電子・正孔対が発生するが、ソース電極9とドレイン電極8に覆われている領域Bの部分は、半導体膜4中で電子・正孔対が発生しない。 While electron-hole pairs in the semiconductor film 4 is produced, the portion of the region B is covered with the source electrode 9 and the drain electrode 8, electron-hole pairs does not occur in the semiconductor film 4. このため、領域Aを経路とするソース電極9とドレイン電極8の間には光リーク電流のパスは発生しない。 Therefore, no path of the light leakage current generated between the source electrode 9 and the drain electrode 8 to the area A and path.

【0015】一方、領域Cの部分に外部光が照射された場合、その下層の半導体膜4中に電子・正孔対が発生し、電極で被覆されていない低抵抗半導体膜6と半導体膜4のコンタクト部dを経由してソース電極9とドレイン電極8の間を光リーク電流が流れてしまい、薄膜トランジスタの非選択時に電流が流れることになる。 Meanwhile, when the external light is irradiated to a portion of the region C, electron-hole pairs are generated in the semiconductor film 4 of the underlying low-resistance semiconductor film not covered with the electrode 6 and the semiconductor film 4 the contact portion through the d would be the light leakage current flows between the source electrode 9 and the drain electrode 8, a current flows at the time of non-selection of the thin film transistor. このような光リーク電流を削減するために、低抵抗半導体膜6 To reduce such light leakage current, low-resistance semiconductor film 6
にサイドエッチ量が多くなるような等方性プラズマエッチングのみでエッチングを行い、低抵抗半導体膜6をソース電極9とドレイン電極8の内部までエッチングし、 Side etching amount is only etched much so as isotropic plasma etching, etching the low-resistance semiconductor film 6 to the inside of the source electrode 9 and the drain electrode 8,
ソース電極9とドレイン電極8による光遮蔽をすることも考えられるが、エッチングレートが大きくなりすぎてエッチングの制御が非常に困難になる問題が生ずる。 It is conceivable to light shielding by the source electrode 9 and the drain electrode 8, but the etching rate problem becomes too control of etching becomes very difficult arises largely. また、場合によってはエッチングストッパ層がオーバーエッチされ、薄膜トランジスタ特性が劣化する危険も生ずる。 The etching stopper layer is over-etched in some cases, caused the risk of the thin film transistor characteristics are deteriorated.

【0016】さらに、これを回避するために、薄膜トランジスタ上に別途光遮蔽膜を設ければよいが、製造工程的にはこの光遮蔽膜の成膜とパターン形状加工工程が余分に必要となり不利である。 Furthermore, in order to avoid this, it may be provided separately light shielding film on the TFT, but the manufacturing process manner disadvantageous deposition and pattern shape processing step of the light shielding film is extra required is there.

【0017】この発明は以上の問題点に鑑みてなされたもので、薄膜トランジスタ部分に外部からの光が照射されても光リーク電流によるオフ特性の損なわれることのない液晶表示装置用アレイ基板のTFT構造及びその製造方法を提供することを目的とする。 [0017] The present invention has been made in view of the above problems, it no of the liquid crystal display device for an array substrate TFT external light from the thin film transistor portion is impaired off characteristic due to light leakage current even when irradiated and to provide a structure and a manufacturing method thereof.

【0018】 [0018]

【課題を解決するための手段】この発明は、絶縁基板上に所定の形状で形成されたゲート電極と、このゲート電極を被覆するゲート絶縁膜と、このゲート絶縁膜上に前記ゲート電極に対応して所定の形状で形成された半導体薄膜と、この半導体薄膜上に前記ゲート電極に対応して形成された半導体保護膜と、前記半導体薄膜と低抵抗半導体膜を介してコンタクトし前記半導体保護膜にチャネル領域となる開口部を形成するように前記半導体保護膜の両端から挟むように形成されたソースおよびドレイン電極とからなる薄膜トランジスタを備えた液晶表示装置用アレイ基板において、前記低抵抗半導体膜は前記ソース電極とドレイン電極によって光学的に遮蔽されてなる液晶表示装置用アレイ基板であり、また、絶縁基板上にゲート電極を成膜 SUMMARY OF THE INVENTION The present invention includes a gate electrode formed in a predetermined shape on an insulating substrate, a gate insulating film covering the gate electrode, corresponding to the gate electrode on the gate insulating film and a semiconductor thin film formed in a predetermined shape, a semiconductor protective film which is formed corresponding to the gate electrode on the semiconductor thin film, and the contact through the semiconductor thin film and a low resistance semiconductor film said semiconductor protective film in the liquid crystal display device for an array substrate having a thin film transistor of the formed source and drain electrodes so as to sandwich from both ends of the semiconductor protective film so as to form an opening to be a channel region, the low-resistance semiconductor film wherein a source electrode and a liquid crystal display device for an array substrate formed by shielded optically with the drain electrode, and forming a gate electrode on an insulating substrate 所定の形状に加工形成する工程と、 A step of processing formed into a predetermined shape,
前記ゲート電極を含む前記絶縁基板上にゲート絶縁膜を成膜する工程と、前記ゲート絶縁膜上に半導体薄膜を成膜する工程と、前記半導体薄膜上に半導体保護膜を順次積層し前記ゲート電極に対応して前記半導体保護膜を所定の形状に加工形成する工程と、前記半導体薄膜および前記半導体保護膜上に低抵抗半導体膜を成膜する工程と、前記低抵抗半導体膜上にソースおよびドレイン電極となる導電膜を成膜する工程と、前記半導体保護膜上の前記導電膜をチャネル領域となる開口部を形成するように加工形成する工程と、前記チャネル領域となる開口部の前記低抵抗半導体膜をエッチング除去する工程とをすくなくとも備えた液晶表示装置用アレイ基板の製造方法において、前記低抵抗半導体膜をエッチング除去する工程は塩素イオンまた Wherein the step of forming a gate insulating film on an insulating substrate, a step of forming a semiconductor thin film on said gate insulating film, said semiconductor protective film sequentially laminated on the semiconductor thin film of the gate electrode including the gate electrode a step of processing forming the semiconductor protective film into a predetermined shape in response to the step of forming a low-resistance semiconductor film on the semiconductor thin film and the semiconductor protective film, a source and a drain on the low-resistance semiconductor film a step of forming a conductive film as an electrode, the resistance of the the step of processing formed so as to form the conductive film opening serving as a channel region of the semiconductor protective film, serving as the channel region opening in at least comprises a liquid crystal display device for an array substrate manufacturing method has a step of etching and removing the semiconductor film, wherein the step of removing the low-resistance semiconductor film etching are also chlorine ions 塩素ラジカルを形成するガスと、 A gas to form a chlorine radical,
弗素イオンまたは弗素ラジカルを形成するガスと、不活性ガスまたは活性ガスの少なくとも一つからなるガスとの混合ガスからなるプラズマを用いて複数回ステップのエッチングを行う液晶表示装置用アレイ基板の製造方法である。 A gas for forming the fluorine ions or fluorine radicals, the method of manufacturing the liquid crystal display device for an array substrate etching the multiple steps by using plasma of a mixed gas of a gas comprising at least one inert gas or active gas it is.

【0019】 [0019]

【作用】薄膜トランジスタ部分に外部からの光が照射された時に光リーク電流が流れ、液晶表示装置用アレイ基板のスイッチング素子としての薄膜トランジスタのオフ特性が損なわれることを防止するためには、ソース電極とドレイン電極の間に光リーク電流が流れるパスが生じないようにすればよい。 [Action] Light leakage current flows when the external light is irradiated to the thin film transistor portion, in order to prevent the off-characteristics of the thin film transistor as a switching element of a liquid crystal display device for an array substrate is impaired, and the source electrode it suffices to pass the light leakage current flows does not occur between the drain electrode. 即ち、薄膜トランジスタの半導体膜とソース電極およびドレイン電極とを電気的にコンタクトする低抵抗半導体膜がソース電極とドレイン電極によって光学的に遮蔽されていればよい。 That is, the low-resistance semiconductor film has only to be shielded optically by the source electrode and the drain electrode electrically contacts the semiconductor film and the source electrode and the drain electrode of the thin film transistor.

【0020】このための有効な手段は、低抵抗半導体膜をエッチングによって所定の形状に加工形成する際に、 The effective means for this purpose, when processing formed in a predetermined shape a low-resistance semiconductor film by etching,
低抵抗半導体膜のサイドエッチを意図的に制御進行させればよい。 Side etching of the low-resistance semiconductor film may be caused intentionally control progression. 即ち、サイドエッチ量が均一で且つエッチングの制御性を保ちながらも意図的に目的とするサイドエッチ量が確保できればよい。 That is, side-etching amount to intentionally object while side etching amount and uniformly maintaining the etching controllability may be secured.

【0021】このための低抵抗半導体膜のエッチング方法として、プラズマ中で塩素イオンまたは塩素ラジカルを形成するガスと、弗素イオンまたは弗素ラジカルを形成するガスと、不活性ガスまたは酸素などの活性ガスの少なくとも一つからなるガスとの混合ガスを用いた複数回ステップのエッチングを用いる。 [0021] As the etching method of the low-resistance semiconductor film for this, the gas that forms a chloride ion or chlorine radicals in the plasma, a gas to form a fluorine ion or fluorine radicals, the active gas such as an inert gas or oxygen an etching of the multiple steps using a mixed gas of a gas comprising at least one. 即ち、エッチング量はガスの種類、ガスの圧力、ガスの混合比及びガスの総流量によっても変化するが、第1ステップは制御性のよいエッチングレートが得られる圧力の低いプラズマを使用してエッチングを行う。 That is, the amount of etching gas type, gas pressure, but also changed by the total flow rate of the mixed ratio and gas in the gas, the first step is to use a lower plasma of pressure good etching rate controllability is obtained etching I do. そして、エッチングストッパ層に塩素分子などからなるエッチングブロッキング層ができた段階で第2ステップとして圧力を高め、ケミカル的な等方性エッチングを行う。 Then, increasing the pressure as the second step at the stage that could etch blocking layer made of molecular chlorine in the etching stopper layer, performing a chemical isotropic etching.

【0022】または、第1ステップは通常の反応性イオンエッチングによる異方性エッチングを行ない、第2ステップとして等方性エッチングが得られるケミカルドライエッチングを行う。 [0022] Alternatively, the first step is subjected to anisotropic etching by conventional reactive ion etching, performing chemical dry etching is isotropic etching is obtained as a second step.

【0023】または、第1ステップとして、プラズマ中で塩素イオンまたは塩素ラジカルを形成するガスと、プラズマ中で弗素イオンまたは弗素ラジカルを形成するガスと、不活性ガスまたは酸素などの活性ガスの少なくとも一つからなるガスとの混合ガスを使用してエッチングを行う。 [0023] or, as a first step, the gas to form a chloride ion or chlorine radicals in the plasma, a gas to form a fluorine ion or fluorine radicals in the plasma, at least one active gas such as an inert gas or oxygen etched using a mixed gas of a gas consisting One. そして、エッチングストッパ層に塩素分子などからなるエッチングブロッキング層ができた段階で第2 Then, the in phase that could etch blocking layer made of molecular chlorine in the etching stopper layer 2
ステップとして、プラズマ中で塩素イオンまたは塩素ラジカルを形成するガスを除いて、プラズマ中で弗素イオンまたは弗素ラジカルを形成するガスと、不活性ガスまたは酸素などの活性ガスの少なくとも一つからなるガスとの混合ガスのプラズマとすることで弗素ラジカルの多い状態としてエッチングストッパ層が切れ過ぎないように短時間でサイドエッチが行われるようにする。 Step, except for the gas to form a chloride ion or chlorine radicals in the plasma, a gas to form a fluorine ion or fluorine radicals in the plasma, a gas comprising at least one active gas such as an inert gas or oxygen an etching stopper layer as a high state of fluorine radicals by a plasma of a mixed gas in a short time side etching so too expired so that takes place in.

【0024】このようなエッチング工程とすることによって、サイドエッチ量が均一で且つエッチングの制御性を保ちながらも意図的に目的とするサイドエッチ量を確保することができる。 [0024] With such an etching process, side etching amount and uniformly while maintaining the etching controllability can be secured side etching amount to be intentionally purposes.

【0025】 [0025]

【実施例】以下に本発明の実施例について詳細に説明する。 For the embodiment of the present invention THE PREFERRED EMBODIMENTS Hereinafter will be described in detail. 図1に本発明の実施例による薄膜トランジスタの概略構成を、図2に図1の薄膜トランジスタの要部を拡大して示し、その製造方法と共に説明する。 The schematic configuration of a thin-film transistor according to an embodiment of the present invention in FIG. 1, shown on an enlarged scale, a principal part of a thin film transistor 1 in FIG. 2 will be described together with its manufacturing method. 尚、図1及び図2において、図6及び図7と同一の構成要素は同一の符号で示している。 In FIGS. 1 and 2, the same elements as those of FIG. 6 and 7 are designated by the same reference numerals. また、薄膜トランジスタ部分以外は従来と同様なので、以下の実施例では薄膜トランジスタ部分についてのみ説明する 絶縁基板1上にMoとTaの合金膜をスパッタ法により0.2 Moreover, since the non-thin-film transistor portion is similar to the conventional, by sputtering an alloy film of Mo and Ta on the insulating substrate 1 illustrating only the TFT portions in the following examples 0.2
μmの厚さに成膜し、通常のフォトリソグラフィ法によりゲート電極2を兼ねる走査電極線を所定の形状に加工形成する。 Was deposited to a thickness of [mu] m, processed form scanning electrode line serving as the gate electrode 2 by a conventional photolithography into a predetermined shape. 次に、このゲート電極2を覆うように、プラズマ、常圧、減圧といったCVD法により、モノシランを原料に用いて窒化硅素膜を0.3 μmの厚さに成膜し、 Then, so as to cover the gate electrode 2, plasma, normal-pressure CVD method such reduced pressure, the monosilane with the raw material forming a silicon nitride film to a thickness of 0.3 [mu] m,
ゲート絶縁膜3を形成する。 Forming a gate insulating film 3. 続いて0.05μmの厚さの非晶質硅素薄膜4およびエッチングストッパ層となる半導体保護膜5として0.3 μmの厚さの窒化硅素膜を連続成膜し、フォトリソグラフィ法により半導体保護膜5を所定の形状に加工形成する。 Followed by continuously the thickness of the amorphous silicon thin film 4 and the etching stopper layer to become the semiconductor protective film 5 as a 0.3 [mu] m of the thickness of the silicon nitride film formation of 0.05 .mu.m, a predetermined semiconductor protective film 5 by photolithography to the shaping forming.

【0026】次に、プラズマCVD法によってドナーとなり得る元素のイオン、例えば燐イオンを約10 20個/mo Next, elements which can be a donor by plasma CVD ions, for example, phosphorus ions about 10 20 / mo
l ドープしたn +の非晶質硅素薄膜からなる低抵抗半導体膜6を0.05μmの厚さに成膜し、フォトリソグラフィ法により半導体膜4及び低抵抗半導体膜6の外形を同時に所定の形状に加工形成する。 The low-resistance semiconductor film 6 made of n + amorphous silicon thin film was l doped deposited to a thickness of 0.05 .mu.m, at the same time a predetermined shape the outer shape of the semiconductor film 4 and the low-resistance semiconductor film 6 by photolithography processing to form. その後、外部と電気的に接続が必要な部分、例えば電極パット上のゲート絶縁膜3をフォトリソグラフィ法により除去する。 Thereafter, the external electrically connected is required parts, for example, the gate insulating film 3 on the electrode pad is removed by photolithography.

【0027】次に、スパッタ法により、インジウム・錫酸化物からなるITO膜を約0.1 μmの厚さに成膜し、 Next, by a sputtering method, an ITO film made of indium tin oxide to a thickness of about 0.1 [mu] m,
フォトリソグラフィ法によりITO膜を所定の形状に加工し画素電極7を形成する。 Processing the ITO film into a predetermined shape to form a pixel electrode 7 by photolithography. さらに、スパッタ法により、0.05μmの厚さのMo膜と1.0 μmの厚さのAl膜からなる導電膜を成膜し、フォトリソグラフィ法により信号線電極と、この信号線電極に電気的に接続するソース電極9およびドレイン電極8を所定の形状に加工形成する。 Further, by sputtering, a conductive film made of Mo film and 1.0 [mu] m of the thickness of the Al film having a thickness of 0.05 .mu.m, and a signal line electrode by photolithography, electrically connected to the signal line electrode the source electrode 9 and drain electrode 8 to be processed and formed into a predetermined shape. 尚、この導電膜は、例えばTa、Cr、Niなども用いることができ、また単一層または異なる材料の2層以上の復層としてもよい。 Note that the conductive film, for example Ta, Cr, Ni also can be used such as, or may be two or more layers of condensate layer of a single layer or a different material.

【0028】次に、ソース電極9およびドレイン電極8 [0028] Next, the source electrode 9 and the drain electrode 8
のエッチング時のレジストマスク20をそのままマスクとしてチャネル領域となる低抵抗半導体膜6のプラズマエッチングを行う。 Perform as plasma etching of the low-resistance semiconductor film 6 serving as the channel region as a mask a resist mask 20 during the etching. 使用するガスはcl 2ガス流量に対して With respect to the gas used is cl 2 gas flow rate
SF 6ガスと酸素ガスとをそれぞれ50%の比率とした混合ガスとした。 SF 6 gas and the oxygen gas was mixed gas of 50% of the ratio, respectively. まず、第1ステップは圧力120mTorrでエッチングを行い、第2ステップは圧力300mTorrとする2ステップのエッチングを行った。 First, the first step is etched at a pressure 120 mTorr, the second step was etched two steps of pressure 300 mTorr. この時のエッチング速度は第1ステップで1分当り約0.1 μm、第2ステップで1分当り約0.1 μmであった。 Etching speed was about 0.1 [mu] m per minute per minute to about 0.1 [mu] m, in the second step in the first step.

【0029】この2ステップエッチングにより、サイドエッチ量が均一で、且つエッチングの制御性を保ちながら約0.8 μmの大幅なサイドエッチ量を得ることができた。 [0029] This two-step etching, side etching amount is uniform, it was possible to and obtain significant amount of side etching of about 0.8 [mu] m while maintaining the controllability of etching. 図3は薄膜トランジスタのチャネル領域の上部平面を示し、図4は図3のa−a断面を、図5は図3のb− Figure 3 shows a top plane of the channel region of the thin film transistor, FIG. 4 is a a-a cross section of FIG. 3, FIG. 5 in FIG. 3 b-
b断面をそれぞれ示す。 It shows b cross section, respectively. 即ち、チャネル領域の半導体保護膜5に外部光が照射された場合、低抵抗半導体膜6はソース電極9およびドレイン電極8によって光学的に完全に遮蔽されている。 That is, when the external light is irradiated to the semiconductor protective film 5 in the channel region, a low-resistance semiconductor film 6 is optically completely shielded by the source electrode 9 and drain electrode 8. 従って、ソース電極9とドレイン電極8に覆われていないチャネル領域の部分は、半導体膜4中で電子・正孔対が発生するが、ソース電極9とドレイン電極8に覆われている部分は、半導体膜4中で電子・正孔対が発生しない。 Therefore, part portion of the channel region not covered with the source electrode 9 and the drain electrode 8, the electron-hole pairs in the semiconductor film 4 is generated, covered with the source electrode 9 and the drain electrode 8, electron-hole pairs in the semiconductor film 4 does not occur. このため、ソース電極9とドレイン電極8の間には光リーク電流のパスは発生しない。 Therefore, the path of the light leakage current between the source electrode 9 and the drain electrode 8 does not occur.

【0030】さらに、低抵抗半導体膜6のエッチングの他の実施例として、第1ステップでは上記の実施例と同じ条件でプラズマエッチングを行った後、第2ステップでは上記の実施例と同じ混合ガスでケミカルドライエッチングを行った。 Furthermore, as another example of etching of a low-resistance semiconductor film 6, after the first step of performing a plasma etching under the same conditions as the above-mentioned embodiment, the same mixed gas as the above-mentioned embodiment in the second step in went a chemical dry etching. この時のサイドエッチ量はさらに大きく約1μmが得られた。 Side etch amount at this larger approximately 1μm was obtained.

【0031】このようにして作製した液晶表示素子用アレイ基板を組み込んだ液晶表示装置の耐光性の測定を行った。 [0031] was measured lightfastness of the thus liquid crystal display device incorporating an array substrate for a liquid crystal display device was fabricated. 従来の液晶表示装置との耐光性比較測定は、薄膜トランジスタのソース、ドレイン間の電圧を15Vとした状態で、ゲート電圧(Vg )を−15Vから+20Vまで変化させた時のソース、ドレイン間に流れる電流(Ids) Light fastness comparative measurement with the conventional liquid crystal display device, flows the source of the thin film transistor, in a state where voltage was 15V between the drain and the source when changing the gate voltage (Vg) from -15V to + 20V, the drain current (Ids)
を測定する(Ids−Vg )特性測定により行った。 It was carried out by the measuring (Ids-Vg) characteristics measurements. また、光照射には白色光を用い、薄膜トランジスタの上方より800 ルクスの光量とし、測定雰囲気は大気中、温度 Further, using the white light to the light irradiation, the light quantity of 800 lux from above the thin film transistor, measurement atmosphere is in the air, the temperature
25℃である。 Is 25 ℃. これらの測定の結果、本発明を実施した液晶表示装置は従来のものに対し光リーク電流が50%以上も少ないことが確認された。 The results of these measurements, a liquid crystal display device to which the present invention is light leakage current was confirmed that less than 50% relative to the prior art.

【0032】尚、以上の実施例でのプラズマ中で塩素イオンまたは塩素ラジカルを形成するガスとしては、HCl [0032] Incidentally, as a gas for forming the chlorine ions or chlorine radicals in the plasma in the above example, HCl
、cl 2ガスなどの分子中に塩素原子を含むものが使用できる。 , Those containing chlorine atom in the molecule, such as cl 2 gas can be used. また、プラズマ中で弗素イオンまたは弗素ラジカルを形成するガスとしては、CF 4 、 C 2 F 6 、 C 3 F Further, as the gas for forming the fluorine ions or fluorine radicals in the plasma, CF 4, C 2 F 6 , C 3 F
8 、 CHF 3などのフルオロカーボン系のガスやSF 6ガスなどが使用できる。 8, such as fluorocarbon gases or SF 6 gas such as CHF 3 can be used. また、不活性ガスとしては、ヘリウム、ネオン、クリプトン、キセノンなど、活性ガスとしては酸素ガスなどが使用できる。 As the inert gas, helium, neon, krypton, xenon, as the active gas such as oxygen gas can be used.

【0033】 [0033]

【発明の効果】以上のように本発明によれば、チャネル領域の半導体保護膜5に外部光が照射されても、低抵抗半導体膜6はソース電極9およびドレイン電極8によって光学的に完全に遮蔽されている。 According to the present invention as described above, according to the present invention, even if the external light is irradiated to the semiconductor protective film 5 in the channel region, a low-resistance semiconductor film 6 is optically completely by the source electrode 9 and drain electrode 8 It is shielded. 従って、ソース電極9とドレイン電極8に覆われていないチャネル領域の部分は、半導体膜4中で電子・正孔対が発生するが、ソース電極9とドレイン電極8に覆われている部分は、半導体膜4中で電子・正孔対が発生しない。 Therefore, part portion of the channel region not covered with the source electrode 9 and the drain electrode 8, the electron-hole pairs in the semiconductor film 4 is generated, covered with the source electrode 9 and the drain electrode 8, electron-hole pairs in the semiconductor film 4 does not occur. このため、ソース電極9とドレイン電極8の間には光リーク電流のパスは発生しない。 Therefore, the path of the light leakage current between the source electrode 9 and the drain electrode 8 does not occur.

【0034】また、低抵抗半導体膜6のエッチングとして複数ステップのエッチングを採用することにより、サイドエッチ量が均一で、且つエッチングの制御性を保ちながら大幅なサイドエッチ量を得ることができ、光リーク電流を大幅に抑制することができる。 Further, by adopting the etching of multi-step as the etching of the low-resistance semiconductor film 6, the side-etching is uniform, and while maintaining the etching controllability can be obtained significant side etching amount, the light the leakage current can be greatly suppressed.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の実施例による薄膜トランジスタの構成を示す概略断面図。 Schematic sectional view showing a structure of a thin film transistor according to an embodiment of the present invention; FIG.

【図2】図1の薄膜トランジスタの要部を拡大して示す概略断面図。 2 is a schematic sectional view showing an enlarged main portion of the thin film transistor of FIG.

【図3】図1の薄膜トランジスタのチャネル領域の上部平面を示す概略平面図。 3 is a schematic plan view illustrating the upper plane of the channel region of the thin film transistor FIG.

【図4】図3のa−a断面を示す概略断面図。 Figure 4 is a schematic sectional view showing the a-a cross section of FIG.

【図5】図3のb−b断面を示す概略断面図。 Figure 5 is a schematic sectional view showing a b-b cross section of Fig.

【図6】従来の薄膜トランジスタを含む液晶表示素子の構成を示す概略断面図。 Figure 6 is a schematic sectional view showing a configuration of a liquid crystal display device including a conventional thin film transistor.

【図7】図6の薄膜トランジスタの要部を拡大して示す概略断面図。 FIG. 7 is a schematic sectional view showing an enlarged main part of the thin film transistor of FIG.

【図8】図6の薄膜トランジスタのチャネル領域の上部平面を示す概略平面図。 Figure 8 is a schematic plan view illustrating the upper plane of the channel region of the thin film transistor of FIG.

【図9】図8のa−a断面を示す概略断面図。 Figure 9 is a schematic sectional view showing the a-a cross section of FIG.

【図10】図8のb−b断面を示す概略断面図。 Figure 10 is a schematic sectional view showing a b-b cross section of Fig.

【符号の説明】 DESCRIPTION OF SYMBOLS

1…基板 2…ゲート電極 3…ゲート絶縁膜 4…半導体膜 5…半導体保護膜 6…低抵抗半導体膜 7…画素電極 8…ドレイン電極 9…ソース電極 1 ... substrate 2 ... gate electrode 3 ... gate insulating film 4 ... semiconductor film 5 ... semiconductor protective film 6 ... low-resistance semiconductor film 7 ... pixel electrode 8 ... drain electrode 9 ... source electrode

Claims (2)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 絶縁基板上に所定の形状で形成されたゲート電極と、このゲート電極を被覆するゲート絶縁膜と、このゲート絶縁膜上に前記ゲート電極に対応して所定の形状で形成された半導体薄膜と、この半導体薄膜上に前記ゲート電極に対応して形成された半導体保護膜と、前記半導体薄膜と低抵抗半導体膜を介してコンタクトし前記半導体保護膜にチャネル領域となる開口部を形成するように前記半導体保護膜の両端から挟むように形成されたソースおよびドレイン電極とからなるTFTを備えた液晶表示装置用アレイ基板のTFT構造において、前記低抵抗半導体膜は前記ソース電極とドレイン電極によって光学的に遮蔽されてなることを特徴とする液晶表示装置用アレイ基板のTFT構造。 1. A gate electrode formed in a predetermined shape on an insulating substrate, a gate insulating film covering the gate electrode, are formed in correspondence to the gate electrode on the gate insulating film in a predetermined shape and a semiconductor thin film, and a semiconductor protective film which is formed corresponding to the gate electrode on the semiconductor thin film, an opening serving as the semiconductor thin film and the low-resistance semiconductor film in contact via the semiconductor protective layer on the channel region in the semiconductor protective film TFT structure of an array substrate for a liquid crystal display device having a TFT comprising the formed source and drain electrodes so as to sandwich from both ends of to form the low-resistance semiconductor film is the source electrode and the drain TFT structure of a liquid crystal display device for an array substrate, characterized by comprising a shielded optically by the electrode.
  2. 【請求項2】 絶縁基板上にゲート電極を成膜し所定の形状に加工形成する工程と、前記ゲート電極を含む前記絶縁基板上にゲート絶縁膜を成膜する工程と、前記ゲート絶縁膜上に半導体薄膜を成膜する工程と、前記半導体薄膜上に半導体保護膜を順次積層し前記ゲート電極に対応して前記半導体保護膜を所定の形状に加工形成する工程と、前記半導体薄膜および前記半導体保護膜上に低抵抗半導体膜を成膜する工程と、前記低抵抗半導体膜上にソースおよびドレイン電極となる導電膜を成膜する工程と、前記半導体保護膜上の前記導電膜をチャネル領域となる開口部を形成するように加工形成する工程と、前記チャネル領域となる開口部の前記低抵抗半導体膜をエッチング除去する工程とをすくなくとも備えた液晶表示装置用アレイ基板の製 Wherein the step of processing a gate electrode on an insulating substrate in the formed predetermined shape, a step of forming a gate insulating film on the insulating substrate including the gate electrode, the gate insulating film in the step of forming a semiconductor thin film, a step of processing forming the semiconductor protective film wherein sequentially stacking the semiconductor protective layer on the semiconductor thin film corresponding to the gate electrode to a predetermined shape, said semiconductor thin film and said semiconductor a step of forming a low-resistance semiconductor film on the protective film, said a step of forming a conductive film to be the source and drain electrode on the low-resistance semiconductor film, and the conductive film a channel region on the semiconductor protective layer a step of processing formed so as to form an opening made, manufacturing of the liquid crystal display device for an array substrate a low-resistance semiconductor film comprising at least a step of etching away the opening portion serving as the channel region 造方法において、前記低抵抗半導体膜をエッチング除去する工程は塩素イオンまたは塩素ラジカルを形成するガスと、弗素イオンまたは弗素ラジカルを形成するガスと、不活性ガスまたは活性ガスの少なくとも一つからなるガスとの混合ガスからなるプラズマを用いて複数回ステップのエッチングを行うことを特徴とする液晶表示装置用アレイ基板の製造方法。 In production method, the step of a low-resistance semiconductor film etched away and the gas to form a chloride ion or chlorine radicals, a gas to form a fluorine ion or fluorine radicals, the gas comprising at least one inert gas or active gas method of manufacturing a liquid crystal display device for an array substrate, wherein the etching the multiple steps by using plasma of a mixed gas of.
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