JPH07176189A - Semiconductor memory - Google Patents

Semiconductor memory

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JPH07176189A
JPH07176189A JP26584094A JP26584094A JPH07176189A JP H07176189 A JPH07176189 A JP H07176189A JP 26584094 A JP26584094 A JP 26584094A JP 26584094 A JP26584094 A JP 26584094A JP H07176189 A JPH07176189 A JP H07176189A
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JP
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cb
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control signal
bar
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JP26584094A
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Yoshiyuki Ishida
Mitsuhiro Nagao
Koji Shinbayashi
幸司 新林
喜幸 石田
光洋 長尾
Original Assignee
Fujitsu Ltd
Fujitsu Vlsi Ltd
富士通ヴィエルエスアイ株式会社
富士通株式会社
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Abstract

PURPOSE: To shorten a reading cycle and to improve reading speed without changing a condition for use and the basic performance of a memory cell array.
CONSTITUTION: Read-out data CB, the inverse of CB outputted from a read-out circuit 1 is outputted as output data Dout through transfer gates Tr1, Tr2, a latch circuit 2 and an output buffer circuit 7. When transfer gates Tr1, Tr2 are opened, the output data Dout is successively outputted from the output buffer circuit 7 based on read-out data CB, the inverse of CB latched to the latch circuit 2, and transfer gates Tr1, Tr2 are driven for opening and closing by a transfer gate control circuit 3 based on a control signal the inverse of CAS. A delay circuit 8 which delays opening circuit operation of transfer gates TR1, Tr2 is provided in the transfer gate control circuit 3.
COPYRIGHT: (C)1995,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】この発明は、EDO(Extended D BACKGROUND OF THE INVENTION This invention, EDO (Extended D
ata Out )仕様と呼ばれる拡張出力モードを備えた半導体記憶装置に関するものである。 To a semiconductor memory device having an extended output mode called ata Out) specifications.

【0002】近年のマイコンシステムにおける中央処理装置(CPU)の動作速度は益々高速化されているため、このようなマイコンシステムで使用される半導体記憶装置においても、その動作速度を高速化する必要がある。 [0002] Since the operation speed of the central processing unit in recent years microcomputer system (CPU) is increasingly faster, even in the semiconductor memory device for use in such a microcomputer system, need to speed up the operating speed thereof is there. このような半導体記憶装置では、その動作の高速化を図りながら読み出しデータの有効出力時間を拡張して、確実な読み出し動作を行うようにしたEDO仕様が実用化されている。 In such a semiconductor memory device, to extend the effective output time of the read data while reducing the speed of its operation, EDO specifications to perform a reliable reading operation has been put into practical use. そして、このようなEDO仕様のデータ読み出し速度をより高速化することが要請されている。 Then, it is requested to further accelerate data reading rate of such EDO specifications.

【0003】 [0003]

【従来の技術】従来のEDO仕様のDRAMにおいて、 BACKGROUND OF THE INVENTION in the DRAM of the conventional EDO specification,
ロウアドレスを固定した状態でコラムアドレスを順次変更してデータを連続して読み出すページモードの動作を図4に従って説明する。 The operation of the page mode to read data continuously by changing the column address sequentially while fixing the row address will be described with reference to FIG.

【0004】制御信号RASバーがLレベルとなった後に、制御信号CASバーがLレベルとなると、選択されたコラムアドレスに基づいて所定の遅延時間後にセル情報がコモンバスに読み出しデータCB,CBバーとして出力される。 [0004] After the control signal RAS bar becomes L level, the control signal CAS the bar becomes L level, the read data CB cell information to the common bus after a predetermined delay time based on the selected column address, as CB Bar is output.

【0005】また、制御信号CASバーの立ち下がりからわずかの時間t3だけ遅れて、ラッチ制御信号LA1 [0005] In addition, only t3 slight time delay from the falling edge of the control signal CAS bar, the latch control signal LA1
がHレベルとなる。 But at the H level. 前記コモンバスに読み出しデータC Reading data C to the common bus
B,CBバーが出力されるタイミングと、ラッチ制御信号LA1がHレベルを持続するタイミングとは部分的に重なり合う。 B, a timing at which the CB bars are output, partially overlapping with the timing at which the latch control signal LA1 persists the H level. そのため、Hレベルの制御信号LA1に応じてトランスファーゲートがオンされていれば、読み出しデータCB,CBバーのコモンバスへの読み出しにほぼ同期して、その読み出しデータCB,CBバーがラッチ回路及び出力バッファ回路を介して出力データDout Therefore, if the transfer gate is turned on in response to H level of the control signal LA1, read data CB, almost in synchronization with the read of the common bus of the CB bars, the read data CB, CB bar latch circuit and the output buffer output data Dout through the circuit
として出力される。 It is output as.

【0006】次いで、前記制御信号CASバーがLレベルからHレベルに立ち上がると、わずかの時間t3だけ遅れて前記ラッチ制御信号LA1がLレベルに復帰する。 [0006] Then, the control signal CAS bar rises from L level to H level, the latch control signal LA1 delayed by t3 slight time returns to L level. すると、トランスファーゲートがオフされるとともに、読み出しデータCB,CBバーがラッチ回路にラッチされ、そのラッチデータに基づいて出力データDout Then, with the transfer gate is turned off, read data CB, CB bar is latched in the latch circuit, the output data Dout based on the latched data
が引き続き出力される。 There continues to be output.

【0007】ラッチデータの出力期間中にコラムアドレスを変更し、制御信号CASバーをLレベルとすると、 [0007] change the column address during the output period of the latch data, the control signal CAS bar is L level,
新たに選択されたコラムアドレスに基づいて、新たなセル情報がコモンバスに読み出しデータとして出力され、 Based on the newly selected column address, the new cell information is output as read data to the common bus,
上記と同様に、その読み出しデータCB,CBバーがラッチ回路にラッチされて出力データDout として出力される。 Similar to the above, the read data CB, CB bar is output as the output data Dout are latched in the latch circuit.

【0008】このようにして、制御信号CASバーがH [0008] In this way, the control signal CAS bar is H
レベルからLレベルに切り替わる度に、選択された記憶セルから読みだされたセル情報が、制御信号CASバーの立ち下がりから所定時間だけ遅れて出力データDout Each time the switches from level to L level, the cell information read from the selected memory cell, the control signal CAS bar falling from a predetermined time delayed output data Dout
として出力される。 It is output as.

【0009】 [0009]

【発明が解決しようとする課題】上記のような従来のD THE INVENTION Problems to be Solved] Conventional D as described above
RAMでは、制御信号CASバーがLレベルからHレベルに立ち上がると、ラッチ制御信号LA1がLレベルに立ち下がる。 In RAM, the control signal CAS bar rises from L level to H level, the latch control signal LA1 falls to L level. その立ち下がりに応答して、コモンバスに読みだされている読み出しデータCB,CBバーがラッチ回路にラッチされる。 In response to the falling edge, the read data CB are read out to the common bus, CB bar is latched by the latch circuit.

【0010】従って、選択された記憶セルから読みだされたセル情報がコモンバスに読み出しデータCB,CB Accordingly, the selected cell information read from the memory cell read data common bus CB, CB
バーとして出力開始されるまでは、制御信号CASバーをLレベルに維持しておく必要がある。 Until the output is started as a bar, it is necessary to maintain the control signal CAS bar to the L level.

【0011】このようなDRAMにおいて、データの読み出しサイクルct1を短縮するには、図4において制御信号CASバーがLレベルに立ち下がってから読み出しデータCB,CBバーがコモンバスに読みだされるまでの動作時間t4を短縮することが必要となる。 [0011] In such a DRAM, to shorten the read cycle ct1 data, the control signal CAS bar 4 is from the fall to the L level to the read data CB, is CB bars are read out to the common bus it is necessary to reduce the operation time t4.

【0012】しかし、動作時間t4を短縮するためには、記憶セルの構造及びセルレイアウト、あるいはセンスアンプの負荷駆動能力等に関する大幅な改良が必要となるが、かかる改良は容易ではない。 [0012] However, in order to shorten the operation time t4, the structure and cell layout of the memory cell, or becomes a significant improvement is necessary regarding load driving capability, etc. of the sense amplifier, such improvement is not easy.

【0013】また、制御信号CASバーの立ち下がりに応答して、十分に早いタイミングでコラムアドレス信号を変化させることにより、前記動作時間t4を短縮することも提案されている。 Further, in response to the falling of the control signal CAS bar, by changing the column address signal at a sufficiently early timing, it has been proposed to shorten the operation time t4.

【0014】しかし、コラムアドレス信号を変化させるタイミングを早めるためには、コラムアドレス信号のセットアップ時間を長くする必要がある。 [0014] However, in order to advance the timing of changing the column address signal, it is necessary to increase the setup time of the column address signal. このことは、このDRAMと、その動作を制御する制御機器との使用の不適合を招くという問題がある。 This has the problem of causing the the DRAM, the incompatibility of use with control devices for controlling its operation.

【0015】この発明の目的は、使用条件を変更することなく、かつメモリセルアレイの基本性能を変更することなく、読み出しサイクルを短縮して、読み出し速度を向上させ得る半導体記憶装置を提供することにある。 An object of this invention, without changing the conditions of use, and without changing the basic performance of the memory cell array, to shorten the read cycle, to provide a semiconductor memory device capable of improving the reading speed is there.

【0016】 [0016]

【課題を解決するための手段】図1は本発明の原理説明図である。 Figure 1 [Means for Solving the Problems] is an explanatory view of the principle of the present invention. すなわち、制御信号CASバーに基づいて読み出し回路1でセル情報の読み出し動作が行われ、前記読み出し回路1から出力される読み出しデータCB,C That is, the control signal CAS bar read operation of the cell information in the read circuit 1 based on is performed, the read data CB outputted from the readout circuit 1, C
BバーがトランスファーゲートTr1,Tr2、ラッチ回路2及び出力バッファ回路7を介して出力データDout として出力され、前記トランスファーゲートTr1,Tr2が開路されたとき、前記ラッチ回路2にラッチされる前記読み出しデータCB,CBバーに基づいて出力バッファ回路7から出力データDout が引き続いて出力され、前記トランスファーゲートTr1,Tr2は前記制御信号CA B bar is output as the output data Dout through the transfer gate Tr1, Tr2, the latch circuit 2 and the output buffer circuit 7, when the transfer gate Tr1, Tr2 has been opened, the read data is latched in the latch circuit 2 CB, CB output data Dout from the output buffer circuit 7 on the basis of the bar is subsequently output, the transfer gate Tr1, Tr2 is the control signal CA
Sバーに基づいてトランスファーゲート制御回路3で開閉駆動される。 It is driven to open and close a transfer gate control circuit 3 based on the S bar. 前記トランスファーゲート制御回路3には、前記制御信号CASバーに基づく前記トランスファーゲートTr1,Tr2の開路動作を遅延させる遅延回路8 Wherein the transfer gate control circuit 3, the delay circuit delays the opening action of the transfer gate Tr1, Tr2 based on the control signal CAS bar 8
が備えられる。 It is provided.

【0017】 [0017]

【作用】トランスファーゲートTr1,Tr2を開路させる制御信号CASバーがトランスファーゲート制御回路3 [Action] transfer gate Tr1, the control signal CAS bar the Tr2 to be opened is a transfer gate control circuit 3
に入力されると、同トランスファーゲートTr1,Tr2はトランスファーゲート制御回路3に備えられた遅延回路8により、あらかじめ設定された遅延時間後に開路される。 It is input to, the transfer gate Tr1, Tr2 by a delay circuit 8 provided in the transfer gate control circuit 3, is opened after a preset delay time.

【0018】 [0018]

【実施例】図2は本発明を具体化したDRAMのデータ出力装置の一実施例を示す。 DETAILED DESCRIPTION FIG. 2 shows an embodiment of a data output device of the DRAM embodying the present invention. 読み出し回路1は制御信号RASバー、CASバーに基づいて動作して、アドレス信号により選択された記憶セルからセル情報を読み出して、コモンバスに相補信号の読み出しデータCB,CB Read circuit 1 operates based on the control signal RAS bar, CAS bar, reads the cell information from the selected memory cell by the address signals, read data CB complementary signal to the common bus, CB
バーを出力する。 And outputs the bar.

【0019】前記読み出しデータCBはNチャネルMO [0019] The read data CB are N-channel MO
Sトランジスタで構成されるトランスファーゲートTr1 Consisting of S transistor transfer gate Tr1
を介してラッチ回路2aに入力され、前記読み出しデータ・CBバーはNチャネルMOSトランジスタで構成されるトランスファーゲートTr2を介してラッチ回路2b Is input to the latch circuit 2a via the read data · CB bar latch circuit 2b via a transfer gate Tr2 formed of an N-channel MOS transistor
に入力される。 It is input to.

【0020】前記トランスファーゲートTr1,Tr2は前記制御信号RASバー,CASバーに基づいて動作するトランスファーゲート制御回路3により駆動される。 [0020] The transfer gate Tr1, Tr2 is driven by the transfer gate control circuit 3 which operates based on the control signal RAS bar, CAS bar. すなわち、前記制御信号RASバーはNOR回路4に入力される。 That is, the control signal RAS bar is input to the NOR circuit 4. 前記制御信号CASバーはNAND回路5の一方の入力端子に入力されるとともに、偶数段のインバータ回路6aを介して同NAND回路5の他方の入力端子に入力される。 The control signal CAS bar is input to one input terminal of the NAND circuit 5 is inputted via the inverter circuit 6a of even-numbered stages to the other input terminal of the NAND circuit 5.

【0021】前記NAND回路5の出力信号はインバータ回路6bを介して前記NOR回路4に入力される。 The output signal of the NAND circuit 5 is inputted via the inverter circuit 6b to the NOR circuit 4. このように構成されたトランスファーゲート制御回路3 The transfer gate control circuit 3 thus configured
は、制御信号RASバー,CASバーがともにLレベルとなると、動作時間t1後にNOR回路4の出力信号、 The control signal RAS bar and CAS bar are both L level, the output signal of the NOR circuit 4 after operation time t1,
すなわちラッチ制御信号LA2がHレベルとなり、制御信号RASバー,CASバーの少なくとも一方がHレベルとなると、動作遅延時間t2後にラッチ制御信号LA That latch control signal LA2 becomes H level, the control signal RAS bar and at least one of the CAS bar becomes H level, the latch control after operation delay time t2 signal LA
2がLレベルとなる。 2 becomes the L level.

【0022】そして、図3に示すように制御信号RAS [0022] Then, the control signal RAS, as shown in FIG. 3
バーがLレベルに維持されている状態で、制御信号CA In a state where the bar is maintained in the L level, the control signal CA
SバーがHレベルからLレベルに立ち下がってから、ラッチ制御信号LA2がHレベルに立ち上がるまでの遅延時間t1は、NAND回路5、インバータ回路6b及びNOR回路4の動作時間の和で決定される。 From S bar falls from H level to L level, the latch control signal LA2 is the delay time t1 until rises to the H level, NAND circuit 5 is determined by the sum of the operation time of the inverter circuit 6b and the NOR circuit 4 .

【0023】また、制御信号CASバーがLレベルからHレベルに立ち上がってから、ラッチ制御信号LA2がHレベルからLレベルに立ち上がるまでの動作遅延時間t2は、インバータ回路6a、NAND回路15、インバータ回路6b及びNOR回路4の動作時間の和で決定される。 Further, the control signal CAS bar rises from L level to H level, the operation delay time t2 to the latch control signal LA2 rises from H level to L level, the inverter circuit 6a, NAND circuit 15, an inverter circuit It is determined by the sum of the operation time of 6b and a NOR circuit 4.

【0024】従って、前記遅延時間t2は、遅延時間t [0024] Thus, the delay time t2, the delay time t
1よりインバータ回路6aの動作遅延時間分だけ長い時間となる。 Only the operation delay time of the inverter circuit 6a than 1 becomes longer. 前記ラッチ回路2aの出力信号はNチャネルMOSトランジスタTr3のゲートに入力され、前記ラッチ回路2bの出力信号はNチャネルMOSトランジスタTr4のゲートに入力される。 The output signal of the latch circuit 2a are input to the gate of N-channel MOS transistor Tr3, the output signal of the latch circuit 2b are inputted to the gate of N-channel MOS transistor Tr4.

【0025】前記トランジスタTr3のドレインは電源V [0025] The drain of the transistor Tr3 the power supply V
ccに接続され、ソースは出力端子To に接続されるとともに、前記トランジスタTr4のドレインに接続されている。 Connected to cc, the source is connected to the output terminal To, is connected to the drain of the transistor Tr4. 前記トランジスタTr4のソースは電源Vssに接続されている。 The source of the transistor Tr4 is connected to the power supply Vss. そして、前記トランジスタTr3,Tr4により出力バッファ回路7が構成され、ラッチ回路2a,2b Then, the transistor Tr3, the output buffer circuit 7 by Tr4 is configured, the latch circuit 2a, 2b
から出力される相補信号に基づいて、トランジスタTr Based on the complementary signals output from the transistor Tr
3,Tr4のいずれかがオンされて、出力端子To から出力データDout が出力される。 3, one of Tr4 is turned on, the output data Dout is output from the output terminal To.

【0026】次に、上記のように構成されたデータ出力装置のページモードでの動作を図3に従って説明する。 Next, the operation in the page mode configuration data output device as described above according to FIG.
さて、制御信号RASバーがLレベルとなった状態で、 Now, with the control signal RAS bar becomes L level,
制御信号CASバーがHレベルからLレベルに立ち下がると、コラムアドレス信号に基づいて選択された記憶セルからセル情報の読み出し動作が開始され、読み出し回路1からコモンバスに読み出しデータCB,CBバーが出力される。 When the control signal CAS bar falls from H level to L level, the read operation of the cell information from the selected memory cell based on the column address signal is started, the read data CB from the read circuit 1 in the common bus, CB bar output It is.

【0027】コモンバスへの読み出しデータCB,CB [0027] The read-out data CB to the common bus, CB
バーの読み出し完了に先立ち、制御信号CASバーの立ち下がりから遅延時間t1後にラッチ制御信号LA2がHレベルに立ち上がる。 Prior to the bar completion of the read, the latch control signal LA2 rises to the H level from the falling edge of the control signal CAS bar after the delay time t1.

【0028】ラッチ制御信号LA2の立ち上がりに同期して、トランスファーゲートTr1,Tr2がオンされ、読み出しデータCB,CBバーがラッチ回路2a,2bに入力される。 [0028] in synchronization with the rise of latch control signals LA2, transfer gate Tr1, Tr2 is turned on, the read data CB, is CB bar is input to the latch circuit 2a, 2b.

【0029】次いで、時間TLCAS 経過後、制御信号C [0029] Then, after a time TLCAS lapse, the control signal C
ASバーがHレベルに立ち上がると、その立ち上がりから遅延時間t2後に、ラッチ制御信号LA2がLレベルとなる。 When AS bar rises to H level, from the rising after a delay time t2, a latch control signal LA2 is L level.

【0030】ラッチ制御信号LA2の立ち下がりに同期して、トランスファーゲートTr1,Tr2はオフされるが、ラッチ回路2a,2bは読み出しデータCB,CB [0030] in synchronization with the falling edge of the latch control signal LA2, but the transfer gate Tr1, Tr2 are turned off, the latch circuit 2a, 2b read data CB, CB
バーをラッチして、その読み出しデータCB,CBバーを出力バッファ回路7に提供し続ける。 Latches the bar, we continue to provide the read data CB, and CB bar to the output buffer circuit 7.

【0031】そして、出力バッファ回路7はラッチされた読み出しデータCB,CBバーに基づいて出力データDout の出力を保持する。 [0031] Then, holding the output of the output data Dout based on the output buffer circuit 7 is latched read data CB, CB bar. 制御信号CASバーがHレベルに立ち上がると、コラムアドレス信号が変更される。 When the control signal CAS bar rises to H level, the column address signal is changed.
次いで、制御信号CASバーがLレベルに立ち下がると、新たに選択された記憶セルから読みだされた読み出しデータCB,CBバーがコモンバスに出力される。 Then, when the control signal CAS bar falls to L level, the read data CB was read out from the newly selected memory cell, CB bars are output to the common bus.

【0032】そして、前記と同様にして読み出しデータCB,CBバーに基づく出力データDout が出力バッファ回路13から出力される。 [0032] Then, the read data CB in the same manner as described above, the output data Dout based on the CB bar output from the output buffer circuit 13. 以上のようにこのデータ出力装置では、制御信号CASバーの立ち上がりから、あらかじめ設定された遅延時間t2後にラッチ制御信号L Or by the data output device as the control signal CAS from the rising edge of the bar, a latch control signal after t2 preset delay time L
A2がLレベルに立ち下がって、読み出しデータCB, A2 is falls to L level, the read data CB,
CBバーがラッチ回路2a,2bにラッチされる。 CB bar latch circuit 2a, is latched in 2b.

【0033】従って、読み出し回路1からの読み出しデータCB,CBバーの出力に先立って制御信号CASバーをLレベルからHレベルに立ち上げることができるので、制御信号CASバーをLレベルに維持する時間TL [0033] Therefore, since the read data CB from the read circuit 1, a control signal CAS bar prior to the output of the CB bars can be launched from the L level to the H level, the time for maintaining the control signal CAS bar L level TL
cas を短縮することができる。 It is possible to shorten the cas.

【0034】この結果、アドレス信号のセットアップ時間を長くするような仕様の変更を図ることなく、かつメモリセルアレイの基本性能を変更する必要なく、セル情報の読み出しサイクルct2を前記従来例の読み出しサイクルct1に比して短縮して、読み出し速度を高速化することができる。 [0034] Consequently, without achieving changes to specifications such as to increase the setup time of the address signal, and without having to change the basic performance of the memory cell array, the read cycle of the conventional read cycles ct2 of cell information ct1 is shortened as compared with, it is possible to speed up the reading speed.

【0035】 [0035]

【発明の効果】以上詳述したように、この発明は使用条件を変更することなく、かつメモリセルアレイや読み出し回路の基本性能を変更することなく、読み出しサイクルを短縮して、読み出し速度を向上させ得る半導体記憶装置を提供することができる優れた効果を発揮する。 As described above in detail, the invention is not to change the conditions of use, and without changing the basic performance of the memory cell array and readout circuit, to shorten the read cycle, to improve the reading speed It exhibits an excellent effect that it is possible to provide a semiconductor memory device to obtain.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 本発明の原理説明図である。 1 is a diagram illustrating a principle of the present invention.

【図2】 一実施例を示す回路図である。 2 is a circuit diagram showing an embodiment.

【図3】 一実施例の動作を示すタイミングチャート図である。 3 is a timing chart illustrating the operation of one embodiment.

【図4】 従来例の動作を示すタイミングチャート図である。 4 is a timing chart showing the operation of the conventional example.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 読み出し回路 2 ラッチ回路 3 トランスファーゲート制御回路 7 出力バッファ回路 8 遅延回路 Tr1,Tr2 トランスファーゲート CB,CBバー 読み出しデータ 1 reading circuit 2 latch circuit 3 the transfer gate control circuit 7 output buffer circuit 8 delay circuit Tr1, Tr2 transfer gates CB, CB Bar read data

───────────────────────────────────────────────────── フロントページの続き (72)発明者 石田 喜幸 愛知県春日井市高蔵寺町二丁目1844番2 富士通ヴィエルエスアイ株式会社内 ────────────────────────────────────────────────── ─── of the front page continued (72) inventor Yoshiyuki Ishida Kasugai City, Aichi Prefecture Kozoji-cho, chome 1844 No. 2 Fujitsu VLSI within Co., Ltd.

Claims (1)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 制御信号に基づいて読み出し回路でセル情報の読み出し動作を行い、前記読み出し回路から出力される読み出しデータをトランスファーゲートと、ラッチ回路と、出力バッファ回路を介して出力データとして出力し、前記トランスファーゲートが開路された後には、前記ラッチ回路にラッチされる前記読み出しデータに基づいて出力バッファ回路から出力データを引き続いて出力し、前記トランスファーゲートは前記制御信号に基づいてトランスファーゲート制御回路で開閉駆動する半導体記憶装置であって、 前記トランスファーゲート制御回路には、前記制御信号に基づく前記トランスファーゲートの開路動作を遅延させる遅延回路を備えたことを特徴とする半導体記憶装置。 1. A performs a read operation of cell information in the readout circuit based on the control signal, and outputs the read data output from the reading circuit and the transfer gate, a latch circuit, as output data via the output buffer circuit , after said transfer gate has been opened, the output is subsequently output data from the output buffer circuit based on the read data is latched in the latch circuit, said transfer gate is a transfer gate control circuit based on the control signal in a semiconductor memory device for opening and closing, the said transfer gate control circuit, a semiconductor memory device characterized by comprising a delay circuit for delaying the opening action of the transfer gate based on said control signal.
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* Cited by examiner, † Cited by third party
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US6181609B1 (en) 1998-09-17 2001-01-30 Nec Corporation Semiconductor memory device having circuit for controlling data-output timing
JP2008097699A (en) * 2006-10-11 2008-04-24 Nec Electronics Corp Semiconductor memory device

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