JPH07175784A - Processor - Google Patents

Processor

Info

Publication number
JPH07175784A
JPH07175784A JP5320340A JP32034093A JPH07175784A JP H07175784 A JPH07175784 A JP H07175784A JP 5320340 A JP5320340 A JP 5320340A JP 32034093 A JP32034093 A JP 32034093A JP H07175784 A JPH07175784 A JP H07175784A
Authority
JP
Japan
Prior art keywords
processor
function block
cell
outside
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5320340A
Other languages
Japanese (ja)
Inventor
Fumiaki Shigeoka
史明 茂岡
Yukichi Shoji
祐吉 小路
Koichi Kudo
興一 工藤
Masanari O
征成 王
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP5320340A priority Critical patent/JPH07175784A/en
Publication of JPH07175784A publication Critical patent/JPH07175784A/en
Pending legal-status Critical Current

Links

Abstract

PURPOSE:To constitute of the hardware of a processor according to a use by performing the connection between each incorporated function block by the wiring information imparted from the outside. CONSTITUTION:A processor is constituted as a one-chip integration circuit and plural necessary function blocks (a register 1, an arithmetic unit 2, a RAM, an I/O cell 6 and a multiplier 7) are preliminarily built within one chip. Between each function block, bus lines 4 are longitudinally and latitudinally arranged, and the connection between this bus line 4 and each function block or the bus lines 4 is performed programmably by a switching unit 5. The connection of an input/output terminal to be derived to the outside of a chip, each function block and the bus lines 4 is performed through the I/O cell 6, the function of the I/O cell 6 is programmable and the assignment of an input/output can be set. Wiring information is imparted to this processor from the outside and each function block is electrically connected.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、信号処理、自動制御、
画像処理などで用いられるマイクロプロセッサー等のプ
ロセッサーに関する。
BACKGROUND OF THE INVENTION The present invention relates to signal processing, automatic control,
The present invention relates to a processor such as a microprocessor used in image processing.

【0002】[0002]

【従来の技術】マイクロエレクトロニクスの急速な進歩
は、あらゆる分野でのデジタル化を促進し、その応用分
野は従来アナログ技術が占有してきた音声や画像の処理
にまで及んでいる。
2. Description of the Related Art The rapid progress of microelectronics has promoted digitization in all fields, and its application fields extend to the processing of voice and image which has been conventionally occupied by analog technology.

【0003】デジタル技術のなかでも特に著しい高性能
化を遂げているのがマイクロプロセッサーである。マイ
クロプロセッサーは、ソフトウェアにより機能をプログ
ラムする。同一のハードウェア上でソフトウェアを変更
することで様々な異なった機能を実現できる。この方式
の最大の利点は汎用性にある。ユーザーは言語によりプ
ログラムを記述することで任意の機能を実現できる。ア
ルゴリズムさえ明確であればどんなに複雑な機能でもプ
ログラム可能である。反面、用途によっては処理速度の
点で問題が生じる。マイクロプロセッサーにおいては、
ストアされたプログラムを順次読み出し、解読し、実行
するという処理ステップが必要であり、この処理ステッ
プは、特定の機能専用に設計されたハードウェアと比べ
て根本的に冗長であるため、処理速度の低下は避けられ
ない。近年、プロセッサーの高速化は著しいが、専用ハ
ードウェアとの差を完全に埋めるには到っていない。
Among digital technologies, microprocessors have achieved particularly high performance. The microprocessor programs functions with software. Various different functions can be realized by changing the software on the same hardware. The greatest advantage of this method is versatility. A user can implement any function by writing a program in a language. As long as the algorithm is clear, it is possible to program complicated functions. On the other hand, there is a problem in processing speed depending on the application. In a microprocessor,
It requires a processing step of sequentially reading, decoding, and executing the stored program. This processing step is fundamentally redundant as compared with hardware designed for a specific function, so that the processing speed is increased. The decline is inevitable. In recent years, the processor speed has been remarkably increased, but it has not been able to completely fill the difference with dedicated hardware.

【0004】そこで最近、用途に対応して最適なアーキ
テクチャを持ったプロセッサーが開発されている。代表
的な例がデジタル・シグナル・プロセッサー(DSP)
であり、デジタル信号処理に適した内部構造を採用して
いる。さらにDSP自体も画像や音声といった応用分野
に応じて特化される傾向にある。つまり、一定の汎用性
は残しながら、用途専用のハードウェア構成をとること
で汎用性と高速化の両立を図ろうとする設計思想であ
る。
Therefore, recently, a processor having an optimum architecture has been developed according to the application. A typical example is a digital signal processor (DSP).
And adopts an internal structure suitable for digital signal processing. Further, the DSP itself tends to be specialized according to the application field such as image and sound. In other words, it is a design concept that seeks to achieve both versatility and high speed by adopting a dedicated hardware configuration while leaving a certain versatility.

【0005】今後とも、デジタル処理の応用範囲は更に
拡大し、用途に特有なハードウェア構成を有するプロセ
ッサーの必要性が高まると考えられる。
It is considered that the application range of digital processing will be further expanded in the future, and the need for a processor having a hardware structure specific to the application will increase.

【0006】[0006]

【発明が解決しようとする課題】しかしながら、上述し
たように、汎用のプロセツサーは、用途にとって最適の
ハードウェア構成ではないため、十分に処理速度を高め
ることができず、また、ハードウェア構成の変更は不可
能であるという問題があった。
However, as described above, since the general-purpose processor is not the optimum hardware configuration for the purpose, it is not possible to sufficiently increase the processing speed, and the hardware configuration is changed. There was a problem that was impossible.

【0007】一方、専用プロセッサーであれば、処理速
度は速くなるが、多品種小量となり開発、生産コストが
大きいという問題があった。
On the other hand, if a dedicated processor is used, the processing speed will be high, but there has been a problem that the development and production costs will be high due to the small quantity of various products.

【0008】そこで仮に、プログラマブル・ロジック・
デバイス(PLD)のようにユーザーが用途に応じてハ
ードウェアの機能や内部構成を設定できるプロセッサー
があれば、ハードウェアは標準品として生産が可能であ
り生産コストは引き下げられる。また、開発段階でのハ
ードウェアの修正や変更も容易である。
Therefore, suppose that the programmable logic
If there is a processor such as a device (PLD) that allows the user to set the hardware function and internal configuration according to the application, the hardware can be manufactured as a standard product and the production cost can be reduced. It is also easy to modify or change the hardware at the development stage.

【0009】本発明の目的は、ユーザーが内部のハード
ウエア構成をプログラム可能なプロセッサーを提供する
ことにある。
It is an object of the present invention to provide a processor whose user can program the internal hardware configuration.

【0010】[0010]

【課題を解決するための手段】本発明は、前記目的を達
成するため、プロセッサーとして必要な複数の機能ブロ
ックと、各機能ブロック間を走る配線網と、前記配線網
の配線間を外部から与えられた配線情報に基づいて選択
的に電気的に接続する手段とを備えていることを特徴と
する。
In order to achieve the above-mentioned object, the present invention provides a plurality of functional blocks required as a processor, a wiring network running between the respective functional blocks, and the wiring between the wiring networks from the outside. Means for selectively electrically connecting based on the obtained wiring information.

【0011】[0011]

【作用】ユーザーは、実現しようとするハードウェア構
成に基づきプロセッサー内の配線情報を定義する。この
配線情報が外部からプロセッサーに与えられ、これに従
って各機能ブロックが電気的に接続されることで目的の
ハードウェア構成を実現できる。
The user defines the wiring information in the processor based on the hardware configuration to be realized. This wiring information is externally given to the processor, and the respective functional blocks are electrically connected in accordance with the information, so that the target hardware configuration can be realized.

【0012】[0012]

【実施例】図1は、本発明のプロセッサーの実施例を示
す。プロセッサーは1チップの集積回路として構成され
ており、1チップ内にプロセッサーとして必要な複数の
機能ブロックが、あらかじめ造り込まれている。図中、
1はレジスタ、2は演算器、3はRAM(ランダムアク
セスメモリ)である。また、プロセッサーは、デジタル
信号処理で多用される積和演算に対応するため乗算器7
も内蔵している。各機能ブロック間にはバスライン4が
縦横に配置されている。このバスライン4と各機能ブロ
ックあるいはバスライン間の接続は、スイッチングユニ
ツト5によりプログラマブルに行われる。また、チップ
外の導出される入出力端子 (図示せず) と各機能ブロッ
ク、バスラインとの接続は、I/Oセル6を通じて行わ
れる。I/Oセル6の機能はプログラマブルであり、入
力/出力の割当を設定できる。上記したプロセッサーに
おいて、レジスタ1、演算器2、RAM3、I/Oセル
6、乗算器7が機能ブロックである。
1 shows an embodiment of the processor of the present invention. The processor is configured as a one-chip integrated circuit, and a plurality of functional blocks required as the processor are built in advance in one chip. In the figure,
Reference numeral 1 is a register, 2 is a computing unit, and 3 is a RAM (random access memory). In addition, the processor has a multiplier 7 in order to support the multiply-accumulate operation frequently used in digital signal processing.
Is also built-in. Bus lines 4 are arranged vertically and horizontally between the functional blocks. The connection between the bus line 4 and each functional block or bus line is programmable by the switching unit 5. Further, the connection between the input / output terminals (not shown) led out of the chip and each functional block and the bus line is performed through the I / O cell 6. The function of the I / O cell 6 is programmable, and input / output allocation can be set. In the above processor, the register 1, the arithmetic unit 2, the RAM 3, the I / O cell 6, and the multiplier 7 are functional blocks.

【0013】スイッチングユニット5は、具体的には図
2のように、交差する配線8,9の交差部分に接続され
外部から切断可能なヒューズ10によって構成された
り、図3のように、フリップフロップのような記憶セル
11に接続されたパストランジスタ12によって構成さ
れる。図2に示す構成においては、外部から配線8,9
間に電圧を印加してヒューズ10を切断することによ
り、配線のオンオフを設定する。また、図3に示す構成
においては、外部から記憶セル11を構成するフリップ
フロップのデータ端子に与えるデータのレベルにより配
線のオンオフを設定する。
Specifically, the switching unit 5 is constituted by a fuse 10 which is connected to the intersecting portion of the intersecting wirings 8 and 9 and which can be cut off from the outside as shown in FIG. 2, or a flip-flop as shown in FIG. And a pass transistor 12 connected to the memory cell 11. In the configuration shown in FIG. 2, wires 8 and 9 are externally applied.
By applying a voltage between them and cutting the fuse 10, the wiring is turned on or off. Further, in the configuration shown in FIG. 3, the wiring is turned on / off according to the level of data externally applied to the data terminal of the flip-flop forming the memory cell 11.

【0014】図2に示す構成は、配線設定が1度限りし
かできない反面、信号の伝達速度や集積度の点で有利で
ある。一方、図3に示す構成は、配線情報の書き換えが
何度でも可能なことが特徴である。このような構成は、
プログラマブル・ロジック・デバイス(PLD)の内部
構成と類似しているが、各ブロックがPLDのような汎
用の組み合わせ論理回路ではなく、特定の機能をもった
機能ブロックである点が異なっている。
The configuration shown in FIG. 2 allows the wiring to be set only once, but is advantageous in terms of the signal transmission speed and the degree of integration. On the other hand, the configuration shown in FIG. 3 is characterized in that the wiring information can be rewritten any number of times. Such a configuration
It is similar to the internal configuration of a programmable logic device (PLD), except that each block is not a general-purpose combinational logic circuit such as PLD, but a functional block having a specific function.

【0015】PLDで簡単なマイクロプロセッサーを構
成することは可能であるが、この場合には、論埋回路レ
ベルから設計せねばならず、開発期間が長期化すると同
時に処理速度も落ちるという問題がある。これに対して
本実施例では、たとえば演算器の機能ブロックは、初め
からそれ専用に設計されており、ユーザーの設計手順も
簡略化される上に機能ブロック自体の処理速度も高速化
できる。
Although it is possible to configure a simple microprocessor with a PLD, in this case, it is necessary to design from the logic circuit level, and there is a problem that the development period is prolonged and the processing speed is reduced. . On the other hand, in the present embodiment, for example, the functional block of the arithmetic unit is designed exclusively for it from the beginning, which simplifies the design procedure for the user and also makes it possible to increase the processing speed of the functional block itself.

【0016】[0016]

【発明の効果】以上に述べたように、本発明において
は、内蔵された各機能ブロック間の接続を外部から与え
られた配線情報によって行うので、以下の効果を奏する
ことができる。
As described above, according to the present invention, since the connection between the built-in functional blocks is performed by the wiring information given from the outside, the following effects can be obtained.

【0017】a)ユーザーが用途に合わせてプロセッサ
ーのハードウェアを構成できる。
A) The user can configure the hardware of the processor according to the application.

【0018】b)ハードウェアの修正や変更が可能であ
る。
B) It is possible to modify or change the hardware.

【0019】c)標準品として生産でき、生産コストが
抑えられる。
C) It can be produced as a standard product and the production cost can be suppressed.

【0020】d)用途に最適のハードウェア構成により
周辺回路などシステム全体の簡易化が可能でコストダウ
ンが図れる。
D) The hardware configuration most suitable for the purpose can simplify the entire system such as the peripheral circuit and reduce the cost.

【図面の簡単な説明】[Brief description of drawings]

【図1】 本発明のプロセッサーの実施例を示す。FIG. 1 shows an embodiment of a processor of the present invention.

【図2】 スイッチングユニットの構成例を示す。FIG. 2 shows a configuration example of a switching unit.

【図3】 スイッチングユニットの他の構成例を示す。FIG. 3 shows another exemplary configuration of the switching unit.

【符号の説明】[Explanation of symbols]

1…レジスタ、2…演算器、3…RAM、4…バスライ
ン、5…スイッチングユニット、6…I/Oセル、7…
乗算器、8,9…配線、10…ヒューズ、11…記憶セ
ル、12…パストランジスタ
1 ... Register, 2 ... Arithmetic unit, 3 ... RAM, 4 ... Bus line, 5 ... Switching unit, 6 ... I / O cell, 7 ...
Multiplier, 8, 9 ... Wiring, 10 ... Fuse, 11 ... Storage cell, 12 ... Pass transistor

───────────────────────────────────────────────────── フロントページの続き (72)発明者 王 征成 福岡県福岡市博多区東比恵2−9−29 ア ポロ電子工業株式会社福岡TCセンター内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Seisei Wang 2-9-29 Higashihie, Hakata-ku, Fukuoka City, Fukuoka Prefecture Apollo Electronics Co., Ltd. Fukuoka TC Center

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 プロセッサーとして必要な複数の機能ブ
ロックと、各機能ブロック間を走る配線網と、前記配線
網の配線間を外部から与えられた配線情報に基づいて選
択的に電気的に接続する手段とを備えていることを特徴
とするプロセッサー。
1. A plurality of functional blocks required as a processor, a wiring network running between the respective functional blocks, and wirings of the wiring network are selectively electrically connected based on wiring information given from the outside. A processor comprising means and.
JP5320340A 1993-12-20 1993-12-20 Processor Pending JPH07175784A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5320340A JPH07175784A (en) 1993-12-20 1993-12-20 Processor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5320340A JPH07175784A (en) 1993-12-20 1993-12-20 Processor

Publications (1)

Publication Number Publication Date
JPH07175784A true JPH07175784A (en) 1995-07-14

Family

ID=18120392

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5320340A Pending JPH07175784A (en) 1993-12-20 1993-12-20 Processor

Country Status (1)

Country Link
JP (1) JPH07175784A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008042936A (en) * 2000-10-02 2008-02-21 Altera Corp Programmable logic integrated circuit devices including dedicated processor units
US9553590B1 (en) 2012-10-29 2017-01-24 Altera Corporation Configuring programmable integrated circuit device resources as processing elements
US10452392B1 (en) 2015-01-20 2019-10-22 Altera Corporation Configuring programmable integrated circuit device resources as processors

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008042936A (en) * 2000-10-02 2008-02-21 Altera Corp Programmable logic integrated circuit devices including dedicated processor units
JP2012023750A (en) * 2000-10-02 2012-02-02 Altera Corp Programmable logic integrated circuit device including dedicated processor device
US9553590B1 (en) 2012-10-29 2017-01-24 Altera Corporation Configuring programmable integrated circuit device resources as processing elements
US10452392B1 (en) 2015-01-20 2019-10-22 Altera Corporation Configuring programmable integrated circuit device resources as processors

Similar Documents

Publication Publication Date Title
US7571303B2 (en) Reconfigurable integrated circuit
US5933855A (en) Shared, reconfigurable memory architectures for digital signal processing
US6954821B2 (en) Crossbar switch that supports a multi-port slave device and method of operation
GB2286737A (en) ASIC with multiple internal reconfiguration stores
US5109334A (en) Memory management unit capable of expanding the offset part of the physical address
CN112732639B (en) Coarse-grained dynamic reconfigurable processor and data processing method thereof
US7352205B2 (en) Reconfigurable switching device parallel calculation of any particular algorithms
JP2000232162A (en) Programmable logic lsi
JPH07175784A (en) Processor
JPH10326224A (en) Digital signal processor
JPS6232516B2 (en)
JP2922963B2 (en) Sequence controller
JPS593440Y2 (en) memory selection device
JP2533893B2 (en) Data processing device
JP3357693B2 (en) Emulation memory mapping circuit and emulation system
JP2616714B2 (en) Semiconductor storage device
JPH05324464A (en) Memory circuit
JPH0855477A (en) Memory device
JPH09198356A (en) Multi-processor device
JPH04188323A (en) Microinstruction reading out system
JPH09293016A (en) Decoding circuit
JPH04262450A (en) Processor
JPH0588973A (en) Single chip microcomputer
JPH1124985A (en) Synchronous semiconductor storage device
JPH0310977B2 (en)