JPH07174822A - Semiconductor integrated circuit device - Google Patents

Semiconductor integrated circuit device

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JPH07174822A
JPH07174822A JP32170993A JP32170993A JPH07174822A JP H07174822 A JPH07174822 A JP H07174822A JP 32170993 A JP32170993 A JP 32170993A JP 32170993 A JP32170993 A JP 32170993A JP H07174822 A JPH07174822 A JP H07174822A
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Hisashi Kondou
恒 金銅
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Kawasaki Steel Corp
川崎製鉄株式会社
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Abstract

PURPOSE: To provide a semiconductor integrated circuit device whose testing data can be made easily wherein a matrix probing method is employed for the device.
CONSTITUTION: A circuit to be tested is composed of a block A and a block B. A sense line of the block A is connected to a mask circuit 102a. Meanwhile, a sense line of the block B is connected to a mask circuit 102b. These mask circuits send the value of the signal of each sense line to an MISR 100 as the value of the signal or send the fixed value 'low', according to a control signal. When the 'low' is supplied to the MISR 100 as the value of all the signals of the sense line of the block B by controlling the mask circuit 102b, the MISR 100 computes the signature based on the value of the signal of the sense line of the block A. As a result, testing data are supplied only to the block A and a test only of the block A can be carried out.
COPYRIGHT: (C)1995,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、半導体集積回路装置に関する。 The present invention relates to a semiconductor integrated circuit device. 特に、機能テストが容易に行える半導体集積回路装置及びその半導体集積回路装置におけるテスト方法に関する。 In particular, on testing method in the semiconductor integrated circuit device and a semiconductor integrated circuit device functional testing can be performed easily.

【0002】 [0002]

【従来の技術】半導体集積回路装置は、近年高密度化と高機能化が著しく進展し、その結果半導体集積回路の機能テストが大きな問題となってきている。 A semiconductor integrated circuit device, recently developed significantly higher density and higher performance, functional tests resulting semiconductor integrated circuit has become a serious problem. 半導体集積回路装置のテストを容易にするために、様々なテスト容易化手法が提案されている。 To facilitate the testing of semiconductor integrated circuit devices, there have been proposed various testability techniques. それらは、例えば、スキャン・パス法や、バウンダリ・スキャン法等、各種の手法が提案され、また実現されている。 They are, for example, and the scan path method, the boundary scan method, various techniques have been proposed, also being realized.

【0003】近年、マトリクス・プロービング方式と呼ばれるテスト容易化手法が提案されている。 [0003] In recent years, testability technique called matrix probing system has been proposed. このマトリクス・プロービング方式は、半導体集積回路装置を構成する各ゲートの出力端子に、データ読み出し/書き込み用のスイッチ素子を設け、全てのゲートの出力信号を観測しようとするものである。 The matrix probing method, the output terminal of each gate of the semiconductor integrated circuit device, a switching element for data reading / writing provided, is intended to observe the output signals of all the gates. この各スイッチ素子のON ON of each switch element
/OFFを制御するために、プローブ線が設けられ、このプローブ線に直交するようにデータを読み出すためのセンス線が設けられている。 / In order to control the OFF, probe lines are provided, a sense line for reading data to be perpendicular to the probe lines are provided.

【0004】図3には、このようなマトリクス・プロービング方式による半導体集積回路装置のチップの平面図が示されている。 [0004] FIG. 3 is a plan view of a chip of a semiconductor integrated circuit device is shown, according to such a matrix probing method. 図3において、P1、P2、…PNで示されているのが、N本のプローブ線であり、これらのプローブ線P1〜PNと直交して、センス線S1、S In FIG. 3, P1, P2, ... what is indicated by a PN is a probe line of the N, perpendicular to these probe line P1 to PN, the sense lines S1, S
2、…Smが設けられている。 2, ... Sm is provided. 図3に示されているように、プローブ線P1〜PNとセンス線S1〜Smとのそれぞれの交点には、スイッチ素子10が設けられている。 As shown in FIG. 3, each intersection of the probe line P1~PN and sense lines S1 to Sm, the switch element 10 is provided. 図3に示されているように、この各スイッチ素子1 As shown in FIG. 3, the respective switching elements 1
0はプローブ線P1〜PNによってそのON/OFFが制御され、各ゲートの出力信号をセンス線S1〜Smに出力する。 0 its ON / OFF by the probe line P1~PN is controlled to output an output signal of the gate to the sense line S1 to Sm.

【0005】図4には、マトリクス・プロービング方式におけるプローブ線P1〜PNと、センス線S1〜Sm [0005] FIG. 4 is a probe line P1~PN in the matrix probing method, sense line S1~Sm
との取扱にシフトレジスタを用いた例の回路図が示されている。 Circuit diagram of the example using the shift register in the instruction is indicated with. 図4に示されているように、プローブ線P1〜 As shown in FIG. 4, probe line P1~
PNは、シフトレジスタ27に保持されているデータによって駆動される。 PN is driven by the data held in the shift register 27. このシフトレジスタ27に供給されるデータは、入力端子33を介して入力される。 Data supplied to the shift register 27 is input through an input terminal 33. そして、各センス線S1〜Smにあらわれた信号は、シフトレジスタ28に入力し、このシフトレジスタ28によってシリアルに出力端子32から出力される。 A signal appearing on the sense line S1~Sm is input to the shift register 28 is outputted from an output terminal 32 by the shift register 28 serially. このように、シフトレジスタ27、28を用いることにより、半導体集積回路装置に必要な端子の個数を減らすことが可能である。 In this way, by using the shift register 27 and 28, it is possible to reduce the number of terminals required for a semiconductor integrated circuit device. なお、センス線S1〜Smに接続されているシフトレジスタ28は、データの入力だけでなく、内部回路に初期値の書き込みをする場合にも用いられる。 The shift register 28 is connected to a sense line S1~Sm is not only the input of data, also used in the case of the writing of initial values ​​to the internal circuit. このような初期値は、例えば入力端子31を介してシフトレジスタ28に格納される。 Such initial value, for example, are stored via the input terminal 31 to the shift register 28.

【0006】このように、マトリクス・プロービング方式によるテストは、基本的にゲートの出力信号を全て読み出すため、そのテスト結果の量が膨大なものとなる。 [0006] Thus, tests with a matrix probing method, to read all of the output signals of essentially the gate, the amount of the test result becomes enormous.
そこで、センス線S1〜Smから読み出したデータをデータ圧縮してから外部に読み出す手法が提案されている。 Therefore, techniques for reading the outside is proposed data read from the sense line S1~Sm after data compression. 図5には、このような目的のために、センス線S1 5 shows, for this purpose, the sense lines S1
〜Smに、リニアフィードバックシフトレジスタ(LF The -Sm, linear feedback shift register (LF
SR)を接続した場合の回路図が示されている。 Circuit diagram of a case of connecting SR) are shown. 図5に示されているように、各センス線S1〜Smにはリニアフィードバックシフトレジスタ36が接続されている。 As shown in Figure 5, the linear feedback shift register 36 is connected to each sense line S1 to Sm.
このリニアフィードバックシフトレジスタは、図5に示されているように、シフトレジスタの所定の段から、初段にフィードバックをかけた構成を成している。 The linear feedback shift register, as shown in Figure 5, from a predetermined stage of the shift register, and has a structure obtained by multiplying the feedback to the first stage. このフィードバックのかけ方によって、このリニアフィードバックシフトレジスタ(以下、LFSRと呼ぶ)は、所定のいわゆる生成多項式をあらわす。 The exertion of this feedback, the linear feedback shift register (hereinafter, referred to as LFSR) represents a predetermined so-called generator polynomial. この結果、出力端子43から出力される値は、センス線S1〜Smにあらわれた信号を、この生成多項式で除算した余りとなる。 As a result, the value output from the output terminal 43, the signal appearing on the sense line S1 to Sm, the remainder of division by the generator polynomial. このような構成により、データの圧縮を図ることができ、 With such a configuration, it is possible to compress the data,
効率的なテストが可能となる。 Efficient test is possible.

【0007】以上のような、マトリクス・プロービング方式による半導体集積回路装置が、例えば米国特許47 [0007] The above, as the semiconductor integrated circuit device according to a matrix probing method, for example, U.S. Patent 47
49947号に記載されている。 It is described in EP 49,947. また、同様な半導体集積回路装置が特開平1−179338号公報にも記載されている。 Moreover, similar semiconductor integrated circuit device is described in JP-A-1-179338.

【0008】さらに、米国特許5157627号には、 [0008] In addition, in US Pat. No. 5,157,627 is,
マトリクス・プロービング方式において、内部回路に所定の初期値を設定する手法についての記述がある。 In the matrix probing method, there is a description of the procedure for setting a predetermined initial value to the internal circuit. また、米国特許5179534号には、マトリクス・プロービング方式において、内部回路に初期値を設定し易くする手法について記述がある。 Further, U.S. Patent No. 5179534, in the matrix probing method, there is a description about a technique for easily setting the initial value to the internal circuit.

【0009】 [0009]

【発明が解決しようとする課題】上述したように、従来のマトリクス・フロービング方式による半導体集積回路装置においては、被検査回路である内部回路の各ゲートの出力端子からの出力信号が全てLFSR(一般には複数のセンス線S1〜Smが接続されるため、他入力のM [0007] As described above, in the semiconductor integrated circuit device according to a conventional matrix flow Bing scheme, the output signal from the output terminal of each gate of the internal circuit is a circuit under test are all LFSR ( because in general it is connected a plurality of sense lines S1 to Sm, the other input M
ISRとなる。 The ISR. 従って、以下MISRと呼ぶ)に供給され、所定のデータ圧縮が行われ、所定のシグネチャーがこのMISRから出力される。 Accordingly, the following are supplied is called a MISR), a predetermined data compression is performed, the predetermined signature is output from the MISR.

【0010】この為、従来のこのような半導体集積回路装置に対するテストデータは、内部回路の全ての個所に対して特定の値を設定する必要があった。 [0010] Therefore, test data for such a conventional semiconductor integrated circuit device, it is necessary to set specific values ​​for all points of the internal circuit. もし、不適切なデータ、または不定なデータが存在すれば、MISR If, if incorrect data or undefined data exists, MISR
から出力されるシグネチャーによるテストが信頼性の低いものとなってしまう。 Testing with signature output from becomes unreliable.

【0011】従って、この半導体集積回路に対して作成されるテストデータは回路全体の値を定めなくてはならないので膨大な量のテストデータとなってしまう。 Accordingly, it becomes an enormous amount of test data so test data created for the semiconductor integrated circuit must be set the value of the entire circuit.

【0012】一方、半導体集積回路の設計においては、 [0012] On the other hand, in the design of the semiconductor integrated circuit,
そのブロック毎に機能が定められる場合が多く、その結果、ブロック毎にテストデータの作成が行えれば、極めて便利である。 In that case the function for each block is determined a number, as a result, if Okonaere the creation of test data for each block, it is very convenient. また、回路を構成するブロック毎にテストデータを設定できれば、テストデータの作成もし易く、テストデータ全体の量も少なくなることが期待される。 Further, if setting the test data for each block constituting the circuit, creation if easily test data, it is expected that also small amounts of the overall test data.

【0013】本発明は、上記課題に鑑みなされたものであり、その目的は、マトリクス・プロービング方式を採用した半導体集積回路装置において、回路の各ブロック毎にシグネチャーを出力することが可能な半導体集積回路装置を提供することである。 [0013] The present invention has been made in view of the above problems, the matrix in the semiconductor integrated circuit device in which a probing scheme employed, the semiconductor integrated capable of outputting a signature for each block of the circuit it is to provide a circuit device.

【0014】 [0014]

【課題を解決するための手段】上記課題を解決するために、本発明は、プローブ線とセンス線とを備え、回路内部の測定点における信号の値を読み出すマトリクスプロービング方式によるテスト機能を有する半導体集積回路装置において、前記センス線上の信号が供給されるMI In order to solve the above problems SUMMARY OF THE INVENTION The present invention is provided with a probe line and sense line, a semiconductor having a test function by matrix probing method to read the value of the signal at the measurement point of the internal circuit in the integrated circuit device, MI signal of the sense line is supplied
SRと、前記MISRに供給される前記センス線上の信号を、外部からの制御信号に基づき、各センス線ごとにマスクするマスク手段と、を含み、前記MISRは、マスクされているセンス線以外のセンス線に対するシグネチャを算出することを特徴とする半導体集積回路装置である。 And SR, a signal of the sense line to be supplied to the MISR, based on an external control signal, wherein the mask means for masking for each sense line, the MISR is other than sense line being masked a semiconductor integrated circuit device and calculates a signature for the sense lines.

【0015】 [0015]

【作用】本発明のマスク手段は、制御信号に基づいて、 [Action] mask means of the present invention based on the control signal,
所定のセンス線をマスクし、MISRに送出しない。 Masking the predetermined sense lines, not sent to the MISR. その為、MISRは、マスクされていないセンス線の信号のみに基づきシグネチャーを算出し、外部に出力する。 Therefore, MISR calculates a signature based only on the signal of the sense line that is not masked, and outputs to the outside.

【0016】 [0016]

【実施例】以下、本発明の好適な実施例を図面に基づいて説明する。 BRIEF DESCRIPTION OF THE PREFERRED EMBODIMENTS example in the drawings of the present invention.

【0017】図1には、本発明の好適な実施例である半導体集積回路装置の構成ブロック図が示されている。 [0017] Figure 1 is a block diagram of a semiconductor integrated circuit device is illustrated a preferred embodiment of the present invention. 図1に示されているように、この半導体集積回路装置のチップ上には、ブロックAと、ブロックBとの2つのブロックからなる回路が設けられている。 As shown in Figure 1, on a chip of the semiconductor integrated circuit device, and the block A, circuit composed of two blocks of the block B is provided. そして、マトリックス・プロービング方式におけるプローブ線がブロックA及びBにまたがって配設されている。 The probe line is disposed across the blocks A and B in the matrix probing method. 一方、このプローブ線と直角に交わるセンス線は、それぞれのブロックA及びB毎に独立に設けられている。 On the other hand, the sense lines intersecting the probe line perpendicular is provided independently for each of the blocks A and B. このプローブ線及びセンス線は、それぞれ複数本設けられているが、図1 The probe and sense lines, although each are provided a plurality of, FIG. 1
においては省略してそれぞれ1本ずつしか示されてはいない。 It is only shown one by one, respectively omitted in.

【0018】本実施例において特徴的なことは、センス線は、直接MISR100に接続されているのではなく、マスク回路102a、102bを介して接続されていることである。 [0018] It characteristic in this embodiment, the sense lines, rather than being connected directly to MISR100, is that it is connected via the mask circuit 102a, 102b. このマスク回路102aはブロックA The mask circuit 102a is block A
に対して設けられており、マスク回路102bはブロックBに対して設けられている。 Is provided with respect to the mask circuit 102b is provided for a block B. すなわち、ブロックAに配置されている各センス線は全てマスク回路102aに接続されており、ブロックBの上に配置されている全てのセンス線はマスク回路102bに接続されている。 That is, all the sense line disposed in the block A is connected to the mask circuit 102a, all sense lines are arranged on the block B is connected to the mask circuit 102b.

【0019】マスク回路102a、102bは、制御回路104からのイネーブル信号EN1、EN2によって制御されている。 The mask circuit 102a, 102b is controlled by the enable signals EN1, EN2 from the control circuit 104. マスク回路102aはイネーブル信号EN1によって制御されて、このイネーブル信号EN1 Mask circuit 102a is controlled by the enable signal EN1, the enable signal EN1
が「High」である場合に、接続されているセンス線上の信号をそのままMISR100に伝達する。 There if "High", transmits a sense line of the signal being coupled directly to MISR100. マスク回路102bも同様に、イネーブル信号EN2が「Hi Similarly the mask circuit 102b, the enable signal EN2 is "Hi
gh」である場合に接続されている「ブロックB上の」 It is connected to the case of gh "" on the block B "
センス線の信号をそのままMISR100に送出する。 It sends a signal of the sense lines directly to MISR100.
そして、イネーブル信号EN1、EN2が「Low」である場合には、それぞれのマスク回路102a、102 When the enable signal EN1, EN2 is "Low", each mask circuit 102a, 102
bは、常に「Low」の値の信号をMISI100に供給する。 b supplies always a signal of the value of "Low" in MISI100.

【0020】制御回路104は、2ビットのレジスタであり、このレジスタには、外部から値がセットされる。 The control circuit 104 is a 2-bit register, this register value is externally set.
そして、外部からセットされたこの2ビットの値がそのままイネーブル信号EN1、EN2として、マスク回路102a、102bにそれぞれ供給されるのである。 Then, as the set enable signal EN1, EN2 value of the two bits directly from the outside, they are supplied mask circuit 102a, in 102b.

【0021】このように、本実施例における半導体集積回路装置においては、外部からの設定によりブロックA [0021] In this way, the semiconductor integrated circuit device of this embodiment, the block A by setting from outside
もしくはブロックBのいずれかからのセンス線の信号の値を強制的に「Low」とすることが可能である。 Or to force the value of the sense line signals from any of the blocks B can be "Low". 従って、この半導体集積回路装置に対するテストデータを作成する際には、ブロックAのみに対するテストデータ、、そしてブロックBのみに対するテストデータとをそれぞれ独立に作成することが可能である。 Therefore, when creating the test data for the semiconductor integrated circuit device, it is possible to create only the test data independently for the test data ,, and Block B for only the block A. その結果、 as a result,
テストデータの作成を迅速に行うことができ、また、テストデータの量が膨大になることを防止することが可能である。 Can be performed to create a test data quickly, also, it is possible that the amount of test data is prevented from becoming large. それにともない、この半導体集積回路装置のテストに必要な時間も短縮することが可能である。 Along with that, it is possible to reduce also the semiconductor integrated circuit time required to test a device.

【0022】本実施例において特徴的な構成であるマスク回路102a、102bの回路図が図2に示されている。 Mask circuit 102a is a characteristic structure, 102b circuit diagram of a is illustrated in Figure 2 in [0022] this embodiment. 図2に示されているように、マスク回路102a、 As shown in FIG. 2, the mask circuit 102a,
102bは、それぞれ複数のANDゲート106から構成されている。 102b is constituted from a plurality of AND gates 106. そして、各ANDゲート106の一方の端子はイネーブル信号EN1またはEN2に接続され、 Then, one terminal of each AND gate 106 is connected to the enable signal EN1 or EN2,
他方はブロックAもしくはブロックBからのセンス線に接続されている。 The other is connected to a sense line from block A or block B. そして、各ANDゲート106の出力信号は、MISR100に供給されている。 Then, the output signal of the AND gate 106 is supplied to MISR100. このような構成により、イネーブル信号EN1、EN2が「Hig With this configuration, the enable signal EN1, EN2 is "Hig
h」である場合には、それぞれのセンス線の信号の値がそのままMISR100に供給されるが、イネーブル信号EN1、EN2の値が「Low」である場合には、それぞれのセンス線の信号の値はMISR100には伝えられず、MISR100には常に「Low」の値の信号が供給されるのである。 If it is h "is the value of the signal of each sense line is directly supplied to the MISR100, when the value of the enable signal EN1, EN2 is" Low ", the value of the signal of each sense line is not transmitted to the MISR100, the MISR100 is always signal value of "Low" is supplied.

【0023】本実施例において特徴的なことは、外部から制御信号を設定することによりブロックAもしくはブロックB上のセンス線の値を強制的に「Low」として、MISR100にこの「Low」の値を供給させることが可能なことである。 The characteristic feature in this embodiment, as forced "Low" value of the sense line on the block A or block B by setting the control signal from the outside, the value of the "Low" to MISR100 is that capable of supplying. この結果、例えばブロックA As a result, for example, block A
に対してのみテストを行いたい場合には、ブロックAに対してテストデータを供給し、イネーブル信号EN2を「Low」とする事によってブロックB上のセンス線の信号の値を「Low」とし、MISR100にブロックAからのセンス線に対してのみシグネチャーを計算させることが可能である。 If you want to test only for supplies test data to the block A, the value of the sense lines of the signal on block B by which the enable signal EN2 and the "Low" and "Low", it is possible to calculate the signature only to the sense line from block a to MISR100. なお、ブロックBに対してのみシグネチャーを計算する場合には、イネーブル信号EN2 Incidentally, when calculating the signature only the block B, the enable signal EN2
を「High」として、イネーブル信号EN1を「Lo As a "High", the enable signal EN1 "Lo
w」とする事により達成される。 It is accomplished by the w ".

【0024】以上述べたように、本実施例によれば、マトリックス・プロービング方式を採用した半導体集積回路装置において、内部回路の所定のブロックからのセンス線をマスクする回路を設けたので、MISR100に所望のセンス線のみに対するシグネチャーを計算させることが可能となった。 [0024] As described above, according to this embodiment, in the semiconductor integrated circuit device employing a matrix probing method, since there is provided a circuit for masking the sense lines from a given block of the internal circuit, the MISR100 it became possible to calculate the signature for only the desired sense line. 従って、各ブロック毎にテストデータを作成することが可能となり、テストデータの作成が容易になると共に、その量が膨大となることを防止することが可能である。 Therefore, it is possible to create test data for each block, with the creation of the test data becomes easy, it is possible to prevent the amount is enormous.

【0025】 [0025]

【発明の効果】この様に、本発明によればセンス線をマスクする手段を設けたので、所望のセンス線に対してのみシグネチャーを算出することが可能である。 [Effect of the Invention] In this way, since the means for masking the sense lines according to the present invention is provided, it is possible to calculate a signature only to the desired sense line. その結果、テストデータの作成を所望の例えばブロック毎にする事が可能となりテストデータの作成が容易になると共に、その量が膨大となることを防止することができる。 As a result, the creation of the test data becomes possible to create the test data for each desired example block becomes easy, it is possible to prevent the amount is enormous.

【0026】また、テストデータの量を減少させる事によりテスト自体に必要な時間を短縮することが可能となる。 [0026] In addition, it is possible to reduce the time required to test itself by reducing the amount of test data.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の好適な実施例を表す半導体集積回路装置の構成ブロック図である。 1 is a block diagram of a semiconductor integrated circuit device representing a preferred embodiment of the present invention.

【図2】マスク回路102a、102bの詳細な回路図である。 [2] a mask circuit 102a, it is a detailed circuit diagram of 102b.

【図3】従来のマトリクス・プロービング方式を利用した半導体集積回路装置の平面図である。 3 is a plan view of utilizing conventional matrix probing scheme semiconductor integrated circuit device.

【図4】従来のマトリクス・プロービング方式を利用した半導体集積回路装置において、シフトレジスタが使用されている様子を表す説明図である。 In the semiconductor integrated circuit device utilizing [4] The conventional matrix probing method is an explanatory view showing a state in which the shift register is used.

【図5】従来のマトリクス・プロービング方式を利用した半導体集積回路装置において、各センス線S1〜Sm [5] In the semiconductor integrated circuit device using a conventional matrix probing method, the sense lines S1~Sm
にLFSRが接続されている様子を示す説明図である。 Is an explanatory view showing a state of LFSR is connected to.

【符号の説明】 DESCRIPTION OF SYMBOLS

100 MISR 102a、102b マスク回路 104 制御回路 106 ANDゲート 100 MISR 102a, 102b mask circuit 104 control circuit 106 the AND gate

Claims (1)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 プローブ線とセンス線とを備え、回路内部の測定点における信号の値を読み出すマトリクスプロービング方式によるテスト機能を有する半導体集積回路装置において、 前記センス線上の信号が供給されるMISRと、 前記MISRに供給される前記センス線上の信号を、外部からの制御信号に基づき、各センス線ごとにマスクするマスク手段と、 を含み、前記MISRは、マスクされているセンス線以外のセンス線に対するシグネチャを算出することを特徴とする半導体集積回路装置。 1. A includes a probe line and sense line, in a semiconductor integrated circuit device having a test function by matrix probing method to read the value of the signal at the measurement point of the internal circuit, the MISR the signal of the sense line is supplied the signal of the sense line to be supplied to the MISR, based on an external control signal, wherein the mask means for masking for each sense line, the MISR, the sense lines other than the sense line being masked the semiconductor integrated circuit device and calculates a signature for.
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7302624B2 (en) 2003-02-13 2007-11-27 Janusz Rajski Adaptive fault diagnosis of compressed test responses
US7370254B2 (en) 2003-02-13 2008-05-06 Janusz Rajski Compressing test responses using a compactor
US7437640B2 (en) 2003-02-13 2008-10-14 Janusz Rajski Fault diagnosis of compressed test responses having one or more unknown states
US7509550B2 (en) 2003-02-13 2009-03-24 Janusz Rajski Fault diagnosis of compressed test responses
US7818644B2 (en) 2006-02-17 2010-10-19 Janusz Rajski Multi-stage test response compactors
US9134370B2 (en) 1999-11-23 2015-09-15 Mentor Graphics Corporation Continuous application and decompression of test patterns and selective compaction of test responses
US9664739B2 (en) 1999-11-23 2017-05-30 Mentor Graphics Corporation Continuous application and decompression of test patterns and selective compaction of test responses

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9134370B2 (en) 1999-11-23 2015-09-15 Mentor Graphics Corporation Continuous application and decompression of test patterns and selective compaction of test responses
US9664739B2 (en) 1999-11-23 2017-05-30 Mentor Graphics Corporation Continuous application and decompression of test patterns and selective compaction of test responses
US7370254B2 (en) 2003-02-13 2008-05-06 Janusz Rajski Compressing test responses using a compactor
US7437640B2 (en) 2003-02-13 2008-10-14 Janusz Rajski Fault diagnosis of compressed test responses having one or more unknown states
US7509550B2 (en) 2003-02-13 2009-03-24 Janusz Rajski Fault diagnosis of compressed test responses
US7743302B2 (en) 2003-02-13 2010-06-22 Janusz Rajski Compressing test responses using a compactor
US7890827B2 (en) 2003-02-13 2011-02-15 Mentor Graphics Corporation Compressing test responses using a compactor
US7302624B2 (en) 2003-02-13 2007-11-27 Janusz Rajski Adaptive fault diagnosis of compressed test responses
US7913137B2 (en) 2006-02-17 2011-03-22 Mentor Graphics Corporation On-chip comparison and response collection tools and techniques
US8914694B2 (en) 2006-02-17 2014-12-16 Mentor Graphics Corporation On-chip comparison and response collection tools and techniques
US8418007B2 (en) 2006-02-17 2013-04-09 Mentor Graphics Corporation On-chip comparison and response collection tools and techniques
US9250287B2 (en) 2006-02-17 2016-02-02 Mentor Graphics Corporation On-chip comparison and response collection tools and techniques
US7818644B2 (en) 2006-02-17 2010-10-19 Janusz Rajski Multi-stage test response compactors
US9778316B2 (en) 2006-02-17 2017-10-03 Mentor Graphics Corporation Multi-stage test response compactors

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