JPH07167795A - Wiring pattern analyzer of multilayer interconnection board - Google Patents

Wiring pattern analyzer of multilayer interconnection board

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JPH07167795A
JPH07167795A JP5312422A JP31242293A JPH07167795A JP H07167795 A JPH07167795 A JP H07167795A JP 5312422 A JP5312422 A JP 5312422A JP 31242293 A JP31242293 A JP 31242293A JP H07167795 A JPH07167795 A JP H07167795A
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JP
Japan
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wiring pattern
wiring
layer
wiring board
multilayer
Prior art date
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Withdrawn
Application number
JP5312422A
Other languages
Japanese (ja)
Inventor
Masato Horie
正人 堀江
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NEC Ibaraki Ltd
Original Assignee
NEC Ibaraki Ltd
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Filing date
Publication date
Application filed by NEC Ibaraki Ltd filed Critical NEC Ibaraki Ltd
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Publication of JPH07167795A publication Critical patent/JPH07167795A/en
Withdrawn legal-status Critical Current

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Abstract

PURPOSE:To not only analyze wiring pattern wired on the surface layer but also speedily and easily analyze such troubles as an opening or a short circuit caused in a wiring pattern in a lower layer. CONSTITUTION:Provided are an electric inspection device 60 for analyzing troubles in a wiring pattern, a computer 70 containing the information of wiring route of the wiring pattern, an analyzing stage 40 having an automatic scanning stage 42 for placing a multilayer wiring base board and scanning at variable velocity, a microspcope 41 for magnifying and observing the wiring pattern of the multilayer interconnection board, a photographing device 44 for photographing the image magnified with the microscope and a display 50 for indicating the photographed image on a screen.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、多層配線基板の配線パ
ターン解析装置に関し、特に多層配線基板の下層の配線
パターンの不具合を解析する配線パターン解析装置に関
する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wiring pattern analyzing apparatus for a multilayer wiring board, and more particularly to a wiring pattern analyzing apparatus for analyzing a defect in a wiring pattern in a lower layer of the multilayer wiring board.

【0002】[0002]

【従来の技術】従来の多層配線基板の配線パターン上に
ある不具合の解析について、図4および図5を参照して
説明する。なお、本項では4層の配線パターンと1層の
電源層とを有する多層配線基板の解析について説明す
る。まず、図5において、多層配線基板10は、表面層
から下層に第5層メタル層の配線パターン121,第4
層メタル層の配線パターン122,第3層メタル層の電
源メッシュ123,第2層メタル層の配線パターン12
4および第1層メタル層の配線パターン125が設けら
れているものとする。
2. Description of the Related Art Analysis of a defect on a wiring pattern of a conventional multilayer wiring board will be described with reference to FIGS. In this section, an analysis of a multilayer wiring board having four wiring patterns and one power supply layer will be described. First, in FIG. 5, the multilayer wiring board 10 includes a wiring pattern 121 of the fifth metal layer, a fourth wiring layer 121
Wiring pattern 122 of the second layer metal layer, power supply mesh 123 of the third layer metal layer, wiring pattern 12 of the second layer metal layer
4 and the wiring pattern 125 of the first metal layer are provided.

【0003】次に、図4に示す電気抵抗もしくは電気容
量等を測定する電気検査装置80に、多層配線基板10
を載置し、表面層の配線パターンである第5層メタル層
の配線パターン121、この表面層の配線パターンと接
続する下層の配線パターンである第4,第2および第1
層メタル層の配線パターン122,124および125
とからなる配線パターンのネットの電気検査を行い、電
気的機能を妨げるオープンやショート等の不具合のある
配線パターンについては、そのネット情報をプリンタ装
置等の出力装置90により出力する。
Next, the multi-layer wiring board 10 is added to the electric inspection device 80 for measuring electric resistance or electric capacity shown in FIG.
And the wiring patterns 121 of the fifth-layer metal layer, which are the wiring patterns of the surface layer, and the wiring patterns of the lower layers, which are connected to the wiring pattern of the surface layer, are the fourth, second and first wiring patterns.
Wiring patterns 122, 124 and 125 of the metal layer
An electrical inspection of the net having a wiring pattern consisting of and is performed, and for a wiring pattern having a defect such as an open or a short circuit that interferes with an electrical function, the net information is output by an output device 90 such as a printer device.

【0004】次に、測定対象となる多層配線基板10
を、解析装置110設けられたX−Y座標の認識および
手動により移動可能な解析ステージ112に載せ、上述
した電気検査により出力装置90を介して得られた不具
合のある配線パターンのネット情報を記載した不具合出
力用紙100に基づき、電気検査で測定した位置に対多
層配線基板10の座標を合わせ、顕微鏡(例えば、実体
顕微鏡,金属顕微鏡など)111を用い、解析ステージ
112を手動操作によって移動させながら、不具合のあ
る配線パターン上の不具合箇所を探索し、多層配線基板
10の配線パターンの不具合内容を調査し解析してい
た。
Next, the multilayer wiring board 10 to be measured
Is placed on the analysis stage 112 which is provided in the analysis device 110 for recognition of XY coordinates and can be moved manually, and the net information of the defective wiring pattern obtained through the output device 90 by the above-described electrical inspection is described. Based on the defective output sheet 100, the coordinates of the multilayer wiring substrate 10 are aligned with the position measured by the electrical inspection, and the microscope (for example, stereomicroscope, metallographic microscope, etc.) 111 is used, and the analysis stage 112 is manually moved. Then, the defective portion on the defective wiring pattern is searched, and the contents of the defective wiring pattern of the multilayer wiring board 10 are investigated and analyzed.

【0005】[0005]

【発明が解決しようとする課題】上述した従来の多層配
線基板の配線パターン解析装置では、基板の表面の配線
パターン層と下層の配線パターン層との間に、表面層と
下層とを絶縁させるための絶縁層が積層されているた
め、下層の配線パターンの接続状態が見え難く不明瞭で
あるため、配線ルートの確認が困難であり、下層の配線
パターン上に電気的機能を妨げるオープンやショート等
の不具合がある場合に、それらが未検出とないやすく、
解析不能になるという欠点がある。
In the above-described conventional wiring pattern analysis device for a multilayer wiring board, in order to insulate the surface layer and the lower layer from each other between the wiring pattern layer on the surface of the board and the lower wiring pattern layer. Since the insulating layers of are laminated, it is difficult to see the connection state of the wiring pattern of the lower layer, and it is difficult to confirm the wiring route.Opens or shorts that interfere with the electrical function on the wiring pattern of the lower layer If there is a problem with, it is easy to not detect them
There is a drawback that it becomes impossible to analyze.

【0006】[0006]

【課題を解決するための手段】本発明は、対象となる多
層配線基板の配線パターンの不具合内容とその位置情報
を出力する検査装置と、出力された前記不具合内容とそ
の位置情報を基に前記前記配線パターンの不具合箇所を
拡大し観察する顕微鏡とを備える多層配線基板の配線パ
ターン解析装置において、前記多層配線基板の配線パタ
ーンの配線ルート情報を格納している記憶手段と、前記
多層配線基板を載置し前記配線パターンを自動走査する
走査ステージと、前記配線パターンの配線ルート情報お
よび前記位置情報を基に前記走査ステージの走査を制御
する制御手段と、前記顕微鏡による拡大像を映像信号に
変換し画面表示する表示手段とを備えている。また、前
記走査ステージの走査速度が、前記多層配線基板の各層
ごとに可変するようにしてもよい。
According to the present invention, there is provided an inspection device for outputting defect contents of a wiring pattern of a target multilayer wiring board and position information thereof, and an inspection device based on the outputted defect contents and position information thereof. In a wiring pattern analysis device for a multilayer wiring board, comprising: a microscope for enlarging and observing a defective portion of the wiring pattern, a storage means for storing wiring route information of a wiring pattern of the multilayer wiring board, and the multilayer wiring board A scanning stage that is placed and automatically scans the wiring pattern, a control unit that controls scanning of the scanning stage based on the wiring route information and the position information of the wiring pattern, and an enlarged image by the microscope is converted into a video signal. And a display means for displaying a screen. Further, the scanning speed of the scanning stage may be changed for each layer of the multilayer wiring board.

【0007】[0007]

【実施例】次に、本発明について図面を参照して説明す
る。図2は、本発明の一実施例を説明するための多層配
線基板の配線パターンを示す上面図であり、図3は、図
2の断面と配線パターンの解析概要を示す図である。ま
ず、本実施例を説明するにあたり、説明の理解を容易に
するために、図2および図3を参照して、解析対象とな
る多層配線基板の構成について説明する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings. 2 is a top view showing a wiring pattern of a multilayer wiring board for explaining an embodiment of the present invention, and FIG. 3 is a diagram showing a cross section of FIG. 2 and an analysis outline of the wiring pattern. First, in explaining the present embodiment, in order to facilitate understanding of the description, the configuration of the multilayer wiring board to be analyzed will be described with reference to FIGS. 2 and 3.

【0008】図2,図3において、多層配線基板10
は、I/O(入出力)コネクタピン30を有するセラミ
ック配線基板20上に、電解メッキ等により形成された
第1層メタル層の配線パターン15を積層し、次に、配
線パターンを接続するための絶縁ビア10aを有する第
1絶縁層19を積層し、続いて同様に、第2層メタル層
の配線パターン14,第2絶縁層18,第3層メタル層
の電源メッシュ13,第3絶縁層17,第4層メタル層
の配線パターン12,第4絶縁層16および第5層メタ
ル層の配線パターン11を順次積層することにより作成
された4層の配線パターン,1層の電源層および4層の
絶縁層とから構成される。
2 and 3, the multilayer wiring board 10 is shown.
Is for laminating the wiring pattern 15 of the first-layer metal layer formed by electrolytic plating or the like on the ceramic wiring substrate 20 having the I / O (input / output) connector pins 30, and then connecting the wiring patterns. First insulating layer 19 having insulating vias 10a is laminated, and subsequently, similarly, the wiring pattern 14, the second insulating layer 18, the power supply mesh 13, the third insulating layer of the third layer metal layer of the second layer metal layer. 17, a wiring pattern 12 of a fourth-layer metal layer, a fourth insulating layer 16, and a wiring pattern 11 of a fifth-layer metal layer, which are formed in this order to form a four-layer wiring pattern, one power supply layer, and four layers And an insulating layer.

【0009】図1は、本発明の配線パターン解析装置の
一実施例を示すブロック図である。本実施例は、図1に
示すように、多層配線基板の配線パターンの電気的機能
を検査するための電気検査用プローブ61,プロービン
グ用トランスファ62および電気検査用ステージ63を
有する電気検査装置60により、多層配線基板10の配
線パターンの電気抵抗や静電容量などを測定し、多層配
線基板10の配線パターン上の断線,短絡等の不具合の
ある配線パターンの検出を行う。
FIG. 1 is a block diagram showing an embodiment of the wiring pattern analyzing apparatus of the present invention. In this embodiment, as shown in FIG. 1, an electric inspection device 60 having an electric inspection probe 61 for inspecting an electric function of a wiring pattern of a multilayer wiring board, a probing transfer 62, and an electric inspection stage 63 is used. The electric resistance and the electrostatic capacitance of the wiring pattern of the multilayer wiring board 10 are measured to detect a wiring pattern having a defect such as disconnection or short circuit on the wiring pattern of the multilayer wiring board 10.

【0010】電気検査装置60により検出された不具合
のある配線パターンの電気的な欠陥情報およびその測定
位置のデータを、対象となる多層配線基板10の配線情
報を格納しているコンピュータ(例えば、EWSやパー
ソナル・コンピュータなど)70に送り、コンピュータ
70により多層にまたがる配線パターンの配線ルート等
の接続情報が座標データとして加工される。そして、加
工された配線パターンの配線ルートの座標データは、解
析台40に設けられた自動走査制御装置43に送られ
る。
A computer (for example, EWS) that stores the wiring information of the target multi-layer wiring board 10 including the electrical defect information of the defective wiring pattern detected by the electrical inspection apparatus 60 and the data of the measurement position thereof. Or a personal computer) 70, and the computer 70 processes connection information such as a wiring route of a wiring pattern extending over multiple layers as coordinate data. Then, the coordinate data of the wiring route of the processed wiring pattern is sent to the automatic scanning control device 43 provided in the analysis table 40.

【0011】対象となる多層配線基板10を自動走査ス
テージ42に設置し、自動走査ステージ42を走査させ
る。自動走査ステージ42は、多層配線基板10の不具
合のある配線パターンの配線ルートを座標データとして
認識する自動走査制御装置43により制御する。これに
より、自動走査ステージ42は、電気検査装置60によ
り検出された不具合のある配線パターンの配線ルート上
を走査することが可能となる。すなわち、表面層で配線
されている第5層メタル層の配線パターン11だけでな
く、下層で接続されている第4層メタル層の配線パター
ン12,第2層メタル層の配線パターン14上、および
第1層メタル層の配線パターン15の上を自動的に走査
することができる。
The target multilayer wiring board 10 is placed on the automatic scanning stage 42, and the automatic scanning stage 42 is scanned. The automatic scanning stage 42 is controlled by an automatic scanning control device 43 which recognizes the wiring route of the defective wiring pattern of the multilayer wiring board 10 as coordinate data. As a result, the automatic scanning stage 42 can scan the wiring route of the defective wiring pattern detected by the electrical inspection device 60. That is, not only the wiring pattern 11 of the fifth-layer metal layer wired in the surface layer, but also the wiring pattern 12 of the fourth-layer metal layer, the wiring pattern 14 of the second-layer metal layer connected in the lower layer, and It is possible to automatically scan the wiring pattern 15 of the first metal layer.

【0012】これにより、自動走査ステージ42に設置
された多層配線基板10は、解析台40に設置された顕
微鏡41により、不具合のある各層の配線パターン上を
走査され、外観上から配線パターンの配線ルートの確認
を行うことができる。また、顕微鏡41に拡大像は、顕
微鏡41に取り付けられた撮影装置44により映像信号
に変換され、表示装置50に画像として表示される。
As a result, the multilayer wiring board 10 installed on the automatic scanning stage 42 is scanned by the microscope 41 installed on the analysis table 40 over the wiring pattern of each defective layer, and the wiring of the wiring pattern can be seen from the appearance. You can check the route. Further, the enlarged image on the microscope 41 is converted into a video signal by the photographing device 44 attached to the microscope 41 and displayed as an image on the display device 50.

【0013】自動走査ステージ42の走査速度は、自動
走査制御装置43により設定でき、変速することも可能
である。従って、表面層の第5層メタル層の配線パター
ン11上の走査速度は、配線パターンの認識が容易であ
るため、下層の配線パターン上の走査速度よりも速くな
るように設定してもよい。
The scanning speed of the automatic scanning stage 42 can be set by the automatic scanning control device 43 and can be changed. Therefore, the scanning speed on the wiring pattern 11 of the fifth metal layer of the surface layer may be set to be higher than the scanning speed on the wiring pattern of the lower layer because the wiring pattern can be easily recognized.

【0014】例えば、表面層の第5層メタル層の配線パ
ターン11上を走査する速度を1mm/秒とし、下層の
第4層メタル層の配線パターン12上を走査するときは
0.7mm/秒とし、第2層メタル層の配線パターン1
4上を走査するときは0.5mm/秒とし、第1層メタ
ル層の配線パターン15上を走査するときは0.3mm
/秒とする。これにより、認識の困難な下層の配線パタ
ーンをより注意深く検査することができる。
For example, the scanning speed on the wiring pattern 11 of the fifth metal layer of the surface layer is 1 mm / sec, and 0.7 mm / sec when scanning on the wiring pattern 12 of the lower fourth metal layer. And the wiring pattern 1 of the second metal layer
4 is 0.5 mm / sec when scanning, and 0.3 mm when scanning the wiring pattern 15 of the first metal layer.
/ Sec. This makes it possible to more carefully inspect the lower-layer wiring pattern that is difficult to recognize.

【0015】[0015]

【発明の効果】以上説明したように本発明によれば、単
に表面層において配線されている配線パターンの解析を
行うだけでなく、対象となる多層配線基板の配線パター
ンの配線ルート情報を認識し、配線パターン上を自動走
査するるとともに、走査速度を可変できるため、従来は
解析不能になりやすい多層配線基板の下層配線パターン
に生じた断線や短絡等の不具合の解析が、迅速かつ容易
に解析できるという効果がある。
As described above, according to the present invention, not only is the wiring pattern wired in the surface layer analyzed, but the wiring route information of the wiring pattern of the target multilayer wiring board is recognized. Since the scanning speed can be changed while automatically scanning the wiring pattern, it is possible to quickly and easily analyze the problems such as disconnection and short circuit that occurred in the lower layer wiring pattern of the multilayer wiring board which is difficult to analyze in the past. The effect is that you can do it.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例の構成を示すブロック図であ
る。
FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention.

【図2】本実施例を説明するための多層配線基板の配線
パターンの一例を示す上面図である。
FIG. 2 is a top view showing an example of a wiring pattern of a multilayer wiring board for explaining the present embodiment.

【図3】図2の断面と配線パターンの解析概要を示す図
である。
FIG. 3 is a diagram showing an outline of analysis of a cross section and a wiring pattern of FIG.

【図4】従来の配線パターン解析装置の一例を示すブロ
ック図である。
FIG. 4 is a block diagram showing an example of a conventional wiring pattern analysis device.

【図5】従来例を説明するための多層配線基板の配線パ
ターンの一例を示す上面図である。
FIG. 5 is a top view showing an example of a wiring pattern of a multilayer wiring board for explaining a conventional example.

【符号の説明】[Explanation of symbols]

10 多層配線基板 10a 絶縁ビア 11,121 第5層メタル層の配線パターン 12,122 第4層メタル層の配線パターン 13,123 第3層メタル層の電源メッシュ 14,124 第2層メタル層の配線パターン 15,125 第1層メタル層の配線パターン 16 第4絶縁層 17 第3絶縁層 18 第2絶縁層 19 第1絶縁層 20 セラミック配線基板 30 I/Oコネクタピン 40 解析台 41,111 顕微鏡 42 自動走査ステージ 43 自動走査制御装置 44 撮影装置 50 表示装置 60,80 電気検査装置 61 電気検査用プローブ 62 プロービング用トランスファ 63 電気検査用ステージ 70 コンピュータ 90 出力装置 100 不具合出力用紙 110 解析装置 112 解析ステージ 10 Multilayer Wiring Board 10a Insulated Vias 11,121 Wiring Pattern of Fifth Layer Metal Layer 12,122 Wiring Pattern of Fourth Layer Metal Layer 13,123 Power Supply Mesh of Third Layer Metal Layer 14,124 Wiring of Second Layer Metal Layer Pattern 15, 125 Wiring pattern of first layer metal layer 16 Fourth insulating layer 17 Third insulating layer 18 Second insulating layer 19 First insulating layer 20 Ceramic wiring board 30 I / O connector pin 40 Analyzing table 41, 111 Microscope 42 Automatic scanning stage 43 Automatic scanning control device 44 Imaging device 50 Display device 60,80 Electrical inspection device 61 Electrical inspection probe 62 Probing transfer 63 Electrical inspection stage 70 Computer 90 Output device 100 Failure output paper 110 Analysis device 112 Analysis stage

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】 対象となる多層配線基板の配線パターン
の不具合内容とその位置情報を出力する検査装置と、出
力された前記不具合内容とその位置情報を基に前記前記
配線パターンの不具合箇所を拡大し観察する顕微鏡とを
備える多層配線基板の配線パターン解析装置において、
前記多層配線基板の配線パターンの配線ルート情報を格
納している記憶手段と、前記多層配線基板を載置し前記
配線パターンを自動走査する走査ステージと、前記配線
パターンの配線ルート情報および前記位置情報を基に前
記走査ステージの走査を制御する制御手段と、前記顕微
鏡による拡大像を映像信号に変換し画面表示する表示手
段とを備えることを特徴とする多層配線基板の配線パタ
ーン解析装置。
1. An inspection device for outputting a defect content of a wiring pattern of a target multilayer wiring board and position information thereof, and a defect portion of the wiring pattern enlarged on the basis of the outputted defect content and position information thereof. In a wiring pattern analysis device for a multilayer wiring board equipped with a microscope for observing,
Storage means for storing wiring route information of the wiring pattern of the multilayer wiring board, a scanning stage for mounting the multilayer wiring board and automatically scanning the wiring pattern, wiring route information and position information of the wiring pattern A wiring pattern analysis device for a multilayer wiring board, comprising: a control means for controlling scanning of the scanning stage based on the above, and a display means for converting an enlarged image by the microscope into a video signal and displaying it on a screen.
【請求項2】 前記走査ステージの走査速度が、前記多
層配線基板の各層ごとに可変するようにしたことを特徴
とする請求項1記載の多層配線基板の配線パターン解析
装置。
2. The wiring pattern analysis device for a multilayer wiring board according to claim 1, wherein the scanning speed of the scanning stage is variable for each layer of the multilayer wiring board.
JP5312422A 1993-12-14 1993-12-14 Wiring pattern analyzer of multilayer interconnection board Withdrawn JPH07167795A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002156342A (en) * 2000-09-05 2002-05-31 Atg Test Systems Gmbh & Co Kg Method and device for testing circuit board

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Publication number Priority date Publication date Assignee Title
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