JPH07160497A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【目的】 クロック信号の供給が停止した待機状態を解
除した際の最初の命令実行のときオーバーヘッド時間を
短縮できるマイクロコンピュータを得る。 【構成】 ウェイク・アップ命令のジャンプ先アドレス
により次に実行すべき命令のフェッチを行ない、イベン
ト信号が入力されないと判断したときにはクロック信号
の供給を停止させ待機状態に移行し、また入力された上
記イベント信号によりクロック信号の供給を再開させ上
記待機状態を解除したときには上記フェッチした命令か
らの実行を開始する制御手段を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、クロック信号の停止
による待機状態から、その待機状態を解除して次の動作
を実行する際のオーバーヘッド時間を短縮できるマイク
ロコンピュータに関するものである。

【０００２】

【従来の技術】従来のマイクロコンピュータでは、クロ
ック信号を停止させるウエイト命令により何も処理を行
なわない待機状態に移行し、この状態でイベント信号が
送られてくるのを待ち、イベント信号に対する高速応答
いわゆるリアルタイム性を実現する。

【０００３】図１０は、従来のマイクロコンピュータに
おけるウエイト実行処理を示すフローチャートである。
このフローチャートによれば、前記リアルタイム性を実
現するためにウエイト命令を実行すると、クロック信号
を停止させ何も処理を行なわない待機状態に移行する。

【０００４】また、図１１はクロック信号の供給が停止
した待機状態において発生したイベントにより前記待機
状態を解除し、次のタスクを再開する際の動作を示すフ
ローチャートである。このフローチャートによれば、待
機状態からの復帰は割り込みで行なわれ、次のタスクが
再開されるまでの間には割り込み処理、どのタスクを起
動させればよいかなどの判断処理がオーバーヘッドとし
て存在する。

【０００５】

【発明が解決しようとする課題】従来のマイクロコンピ
ュータは以上のように構成されているので、待機状態か
らの復帰は割り込みで行なわれることになり、次のタス
クが再開されるまでの間のオーバーヘッドにより、次の
タスクを実行するまでの間に時間を要しリアルタイム性
が損われてしまう問題点があった。

【０００６】請求項１の発明は上記のような問題点を解
消するためになされたもので、オペコードデータと待機
状態が解除されたときの次に実行すべき命令のアドレス
であるジャンプ先アドレスとから少なくとも構成される
ウェイク・アップ命令により、待機状態を解除した際の
オーバーヘッド時間を短縮できるマイクロコンピュータ
を得ることを目的とする。

【０００７】請求項２の発明は、オペコードデータと上
記待機状態が解除されたときの次に実行すべき命令のア
ドレスであるジャンプ先アドレスが格納されたメモリ上
のアドレス情報とから少なくとも構成されるウェイク・
アップ命令により、待機状態に移行する際に次に実行す
べき命令をフェッチしておき、これにより待機状態を解
除した際のオーバーヘッド時間を短縮できるマイクロコ
ンピュータを得ることを目的とする。

【０００８】請求項３の発明は、オペコードデータと上
記待機状態が解除されたときの次に実行すべき命令のア
ドレスであるジャンプ先アドレスが格納されたメモリ上
のアドレス情報とから少なくとも構成されるウェイク・
アップ命令により、待機状態を解除した際のオーバーヘ
ッド時間を短縮できるマイクロコンピュータを得ること
を目的とする。

【０００９】

【課題を解決するための手段】請求項１の発明に係るマ
イクロコンピュータは、オペコードデータと待機状態が
解除されたときの次に実行すべき命令のアドレスである
ジャンプ先アドレスとから少なくとも構成されるウェイ
ク・アップ命令のジャンプ先アドレスにより次に実行す
べき命令のフェッチを行ない、イベント信号が入力され
ないと判断したときにはクロック信号の供給を停止させ
待機状態に移行し、また入力された上記イベント信号に
よりクロック信号の供給を再開させ上記待機状態を解除
したときには上記フェッチした命令からの実行を開始す
る制御手段を備えたものである。

【００１０】請求項２の発明に係るマイクロコンピュー
タは、オペコードデータと待機状態が解除されたときの
次に実行すべき命令のアドレスであるジャンプ先アドレ
スが格納されたメモリ上のアドレス情報とから少なくと
も構成されるウェイク・アップ命令の上記アドレス情報
を基に、上記メモリからジャンプ先アドレスを読み出
し、さらにそのジャンプ先アドレスデータにより次に実
行すべき命令のフェッチを行ない、さらに上記イベント
信号が入力されないと判断したときにはクロック信号の
供給を停止させ待機状態に移行し、入力された上記イベ
ント信号により上記クロック信号の供給を再開させ上記
待機状態を解除したときに上記フェッチした命令からの
実行を開始する制御手段を備えたものである。

【００１１】請求項３の発明に係るマイクロコンピュー
タは、オペコードデータと待機状態が解除されたときの
次に実行すべき命令のアドレスであるジャンプ先アドレ
スが格納されたメモリ上のアドレス情報とから少なくと
も構成されるウェイク・アップ命令を有し、イベント信
号が入力されないと判断したときにはクロック信号の供
給を停止させ待機状態に移行し、入力された上記イベン
ト信号により上記クロック信号の供給を再開させ上記待
機状態を解除したときに上記アドレス情報を基にメモリ
からジャンプ先アドレスを読み出し、この読み出したジ
ャンプ先アドレスデータにより次の命令からの実行を開
始する制御手段を備えたものである。

【００１２】

【作用】請求項１の発明におけるマイクロコンピュータ
は、ウェイク・アップ命令が実行されると、そのウェイ
ク・アップ命令のジャンプ先アドレスにより次に実行す
べき命令のフェッチが行なわれ、イベント信号が入力さ
れないときにはクロック信号の供給が停止され待機状態
に移行し、また上記イベント信号が入力されるとクロッ
ク信号の供給が再開され上記待機状態が解除され、上記
フェッチした命令からの実行が開始されることで、待機
状態を解除した際のオーバーヘッド時間を短縮するよう
に作用する。

【００１３】請求項２の発明におけるマイクロコンピュ
ータは、ウェイク・アップ命令が実行されると、そのウ
ェイク・アップ命令のアドレス情報を基にメモリからジ
ャンプ先アドレスが読み出され、さらにそのジャンプ先
アドレスデータにより次に実行すべき命令のフェッチが
行なわれ、イベント信号が入力されないときにはクロッ
ク信号の供給が停止され待機状態に移行し、上記イベン
ト信号が入力されると上記クロック信号の供給が再開さ
れ上記待機状態が解除され上記フェッチした命令からの
実行が開始されることで、待機状態を解除した際のオー
バーヘッド時間を短縮するように作用する。

【００１４】請求項３の発明におけるマイクロコンピュ
ータは、ウェイク・アップ命令が実行されると、イベン
ト信号が入力されないときにはクロック信号の供給が停
止され待機状態に移行し、また上記イベント信号が入力
されると上記クロック信号の供給が再開され上記待機状
態が解除され、このときにウェイク・アップ命令のアド
レス情報を基にメモリからジャンプ先アドレスが読み出
され、この読み出されたジャンプ先アドレスデータによ
り次の命令からの実行が開始されることで、待機状態を
解除した際のオーバーヘッド時間を短縮するように作用
する。

【００１５】

【実施例】

実施例１．以下、請求項１の発明の一実施例を図につい
て説明する。図１は、本実施例のマイクロコンピュータ
の構成を示す回路ブロック図である。図において、１は
ＣＰＵ（制御手段）であり、クロック信号が供給される
クロック信号供給端子１ａとクロック信号を停止させる
ためのクロック停止信号が出力されるクロック停止信号
出力端子１ｂを備えている。２はスタック領域２ａを有
したＲＡＭ、３はプログラムを格納したプログラム領域
３ａを有したＲＯＭ、４はクロック信号を制御するクロ
ック信号制御回路（制御手段）、５はＣＰＵ１とＲＡＭ
２およびＲＯＭ３を接続するマルチバスである。

【００１６】クロック信号制御回路４には、イベント信
号およびＣＰＵ１から出力される命令終了信号およびク
ロック停止信号が供給される。このクロック信号制御回
路４は、第１のフリップフロップ４ａとインバータ回路
４ｆとアンド回路４ｃ，４ｄと第２のフリップフロップ
４ｂとクロック信号を生成し出力する発振回路４ｅを備
えている。第１のフリップフロップ４ａのＱ出力端子は
インバータ回路４ｆの入力端子およびアンド回路４ｃの
一方の入力端子に接続されている。アンド回路４ｃの他
方の入力端子は、ＣＰＵ１のクロック停止信号出力端子
１ｂに接続されている。インバータ回路４ｆの出力端子
は第２のフリップフロップ４ｂのセット入力端子に接続
され、アンド回路４ｃの出力端子は第２のフリップフロ
ップ４ｂのリセット入力端子に接続されている。アンド
回路４ｄは発振回路４ｅから出力されるクロック信号を
第２のフリップフロップ４ｂのＱ出力によりゲートする
回路である。

【００１７】図２は、クロック停止信号によりＣＰＵ１
へのクロック信号の供給が停止され、またイベント信号
によりＣＰＵ１へのクロック信号の供給が再開される状
態を示すタイミングチャートである。図３は、イベント
信号がクロック停止信号より早く発生しているためＣＰ
Ｕ１へのクロック信号の供給が停止しない状態を示すタ
イミングチャートである。図４は、オペコード（ＷＫＵ
Ｐ０）１１とジャンプ先アドレス１２とから構成される
ウェイク・アップ命令の構成を示す説明図である。

【００１８】次に動作について説明する。図５は本実施
例のマイクロコンピュータのＣＰＵ１が行なうウェイク
・アップ命令の実行処理を示すフローチャートであり、
このフローチャートに基づいて説明を行なう。マイクロ
コンピュータのＣＰＵ１は、ウェイク・アップ命令のオ
ペコード（ＷＫＵＰ０）１１を解読するとまずそれまで
実行していた動作により内部レジスタに格納されている
夫々のデータ（コンテキストなど）をＲＡＭ２のスタッ
ク領域２ａに退避させる（ステップＳＴ１）。そして、
オペコード（ＷＫＵＰ０）１１に続けて記述されている
ジャンプ先アドレス１２を読み、ＲＯＭ３におけるジャ
ンプ先アドレス１２に格納されている次に実行すべき命
令をフェッチする（ステップＳＴ２）。次にイベントが
発生しているか否かを判定し（ステップＳＴ３）、イベ
ントが発生しているときにはクロック信号の供給を停止
することなく命令終了信号を出力しウェイク・アップ命
令を終了する。このイベント信号は、タイマのオーバー
フローあるいはＡ／Ｄ変換終了信号などの通常の割り込
み要因となるイベント、または２つのマイクロコンピュ
ータから構成されるシステムにおいては、一方のマイク
ロコンピュータから送られてくるイベント信号などであ
る。このようにイベント信号自体はどのような意味を有
しているものであってもよい。クロック信号の供給が停
止されないときのクロック信号制御回路４の各部の信号
は図３に示すタイミングチャートに示されている。

【００１９】すなわち、クロック信号の供給を停止させ
るか否かは、ＣＰＵ１のクロック停止信号出力端子１ｂ
から出力されるクロック停止信号とイベント信号の有無
および時間的な前後関係により第２のフリップフロップ
４ｂのＱ出力が‘Ｌ’レベルとなるか否かにより決定さ
れ、ＣＰＵ１およびクロック信号制御回路４により制御
されることになる。図３のタイミングチャートに示され
ている場合には、同図（ハ）に示すイベント信号は同図
（ロ）に示すクロック停止信号より前の時点で発生して
おり、この結果、第１のフリップフロップ４ａのＱ出力
は‘Ｌ’レベルとなり、クロック停止信号が第２のフリ
ップフロップ４ｂのリセット入力端子に供給されるのを
阻止すると共に、第２のフリップフロップ４ｂのセット
入力端子に‘Ｈ’レベルの信号を供給することで、第２
のフリップフロップ４ｂのＱ出力を‘Ｈ’レベルに維持
し、発振回路４ｅから出力されるクロック信号のＣＰＵ
１に対する供給を停止しないように制御している。

【００２０】一方、ステップＳＴ３においてイベントが
発生していない、すなわちイベント信号が送られてきて
いないと判定すると、供給されているクロック信号を停
止させるためのクロック停止信号をクロック停止信号出
力端子１ｂから出力し、クロック信号の供給を停止し、
待機状態に移行する（ステップＳＴ４）。そして、この
状態でイベントが発生したか否かを監視する（ステップ
ＳＴ５）。このイベントが発生したか否かの監視はクロ
ック信号制御回路４により行なわれており、イベントが
発生しイベント信号が送られてくるとクロック信号の供
給を開始する（ステップＳＴ６）。

【００２１】クロック信号の供給が停止され、さらにク
ロック信号が停止した状態にあるときのイベントの発生
によりクロック信号の供給が再開されるときのクロック
信号制御回路４の各部の信号は図２のタイミングチャー
トに示されている。

【００２２】すなわち、第１のフリップフロップ４ａの
Ｑ出力は‘Ｈ’レベルとなっているため図２の（ロ）に
示すクロック停止信号はアンド回路４ｃにより阻止され
ることなく第２のフリップフロップ４ｂのリセット入力
端子に供給される。このため第２のフリップフロップ４
ｂのＱ出力は‘Ｌ’レベルとなり、アンド回路４ｄによ
るゲートが閉じられて発振回路４ｅから出力されるクロ
ック信号のＣＰＵ１への供給を阻止する。図２の（ト）
に示す破線で示したクロック信号は、阻止されたクロッ
ク信号を示している。この状態で同図（ハ）に示すイベ
ント信号が送られてくると、このイベント信号により第
１のフリップフロップ４ａのＱ出力は同図（ヘ）に示す
ように‘Ｌ’レベルとなり、第２のフリップフロップ４
ｂをセットし、同図（ホ）に示すように第２のフリップ
フロップ４ｂのＱ出力を‘Ｈ’レベルにする。この結
果、アンド回路４ｄによるゲートが開き発振回路４ｅか
ら出力されるクロック信号のＣＰＵ１への供給が再開さ
れ、ウェイク・アップ命令は終了する。

【００２３】このように本実施例では、ウェイク・アッ
プ命令が終了したときには、発生したイベントに対応し
た処理を行なうための命令はすでにフェッチされている
ため、オーバーヘッドを要することなく即座にそのイベ
ントに対応した処理の実行を開始することが出来る。

【００２４】また、ウェイク・アップ命令シーケンスの
中で割り込みの発生を禁止することでイベントの発生を
最高位の割り込みレベルとして扱うことが出来る。

【００２５】実施例２．以下、請求項２の発明の一実施
例を図について説明する。本実施例のマイクロコンピュ
ータの構成は図１に示す構成と同様である。図６は、本
実施例で使用されるオペコード（ＷＫＵＰ１）１４およ
びジャンプ先アドレスが格納されたメモリ上のアドレス
情報１５とから構成されるウェイク・アップ命令を示す
説明図である。図７は、本実施例のマイクロコンピュー
タのＣＰＵ１が行なうウェイク・アップ命令の実行処理
を示すフローチャートであり、図５に示すフローチャー
トと同一のステップについては同一の符号を付し説明を
省略する。本実施例のマイクロコンピュータのＣＰＵ１
は、ウェイク・アップ命令のアドレス情報１５に対応し
たメモリ上のエリアからジャンプ先アドレスを読み出し
（ステップＳＴ１２）、この読み出したジャンプ先アド
レスにある命令をプリフェッチする（ステップＳＴ１
３）。

【００２６】この結果、イベント発生後に実行する命令
はすでにフェッチされていることになり、イベント発生
に対しオーバヘッドなく高速に対応できる。

【００２７】また、このときのイベント信号は前記実施
例１と同様にどのような意味を有していてもよいが、ウ
ェイク・アップ命令（ＷＫＵＰ１）は特にデュアルマイ
クロコンピュータシステムにおけるマイクロコンピュー
タ間の通信を行なう際に効果がある。たとえば、メイン
マイクロコンピュータとサブマイクロコンピュータとが
デュアルポートＲＡＭ（この場合、メモリに対応してい
る）を介して通信を行なうシステムの場合、メインマイ
クロコンピュータが前記デュアルポートＲＡＭの所定の
アドレスにサブマイクロコンピュータに実行させたいタ
スクの先頭番地を書き込んでおく。サブマイクロコンピ
ュータがウェイク・アップ命令（ＷＫＵＰ１）を実行す
ると、サブマイクロコンピュータは前記デュアルポート
ＲＡＭの前記所定のアドレスから次に実行するジャンプ
先アドレス情報としてデータを読み込み、このジャンプ
先アドレスに格納されている命令をプリフェッチし、メ
インマイクロコンピュータから送られてくるイベント情
報を待つ。次にこのイベントが発生するとこのイベント
情報（この場合はメインマイクロコンピュータからのタ
スク起動指令）により、メインマイクロコンピュータに
より指示されたタスクの実行を前記プリフェッチした命
令からオーバーヘッドなく実行することができる。

【００２８】実施例３．以下、請求項３の発明の一実施
例を図について説明する。本実施例のマイクロコンピュ
ータの構成は図１に示す構成と同様である。図８は、本
実施例で使用されるオペコード（ＷＫＵＰ２）１７およ
びジャンプ先アドレスが格納されたメモリ上のアドレス
情報１８とから構成されるウェイク・アップ命令を示す
説明図である。図９は、本実施例のマイクロコンピュー
タのＣＰＵ１が行なうウェイク・アップ命令の実行処理
を示すフローチャートであり、図５に示すフローチャー
トと同一のステップについては同一の符号を付し説明を
省略する。

【００２９】前記実施例１および実施例２では、クロッ
ク信号を停止し待機状態に移行する前にイベントの発生
によりクロック信号の供給が再開されたときに最初に実
行すべき命令をあらかじめフェッチするものであった
が、本実施例では、イベントの発生によりクロック信号
の供給が再開されたときに最初に実行すべき命令が格納
されたアドレスにウェイク・アップ命令のアドレス情報
１８を基にジャンプし、このジャンプ先のアドレスに格
納された命令から実行する。これらの動作を示している
ステップは図９におけるステップＳＴ２６およびステッ
プＳＴ２７である。

【００３０】本実施例では、イベント発生後ジャンプ先
のアドレスに格納された命令の読み出しや前記ジャンプ
動作のオーバーヘッドが必要となるが、従来の割り込み
処理に比べると高速に対応できる。

【００３１】また、このときのイベント信号は前記実施
例２と同様にどのような意味を有していてもよいが、ウ
ェイク・アップ命令（ＷＫＵＰ２）は特にデュアルマイ
クロコンピュータシステムにおけるマイクロコンピュー
タ間の通信を行なう際に効果があり、その効果はイベン
ト発生後ジャンプ先のアドレスに格納された命令の読み
出しや前記ジャンプ動作のオーバーヘッドが必要となる
ことを除き前記実施例２と同様である。

【００３２】

【発明の効果】以上のように、請求項１の発明によれば
ウェイク・アップ命令のジャンプ先アドレスにより次に
実行すべき命令のフェッチを行ない待機状態に移行し、
イベント信号が入力されたときには上記フェッチした命
令からの実行を開始するように構成したので、待機状態
を解除した際のオーバーヘッドが短縮できる効果があ
る。

【００３３】請求項２の発明によればウェイク・アップ
命令のアドレス情報を基に、上記メモリからジャンプ先
アドレスを読み出し、さらにそのジャンプ先アドレスデ
ータにより次に実行すべき命令のフェッチを行ないクロ
ック信号の供給を停止させ待機状態に移行し、この状態
で入力された上記イベント信号により上記クロック信号
の供給を再開させ上記待機状態を解除したときに上記フ
ェッチした命令からの実行を開始するように構成したの
で、待機状態を解除した際のオーバーヘッドが短縮でき
る効果がある。

【００３４】請求項３の発明によれば入力されたイベン
ト情報により待機状態を解除したときにウェイク・アッ
プ命令のアドレス情報を基にメモリからジャンプ先アド
レスを読み出し、この読み出したジャンプ先アドレスデ
ータにより次の命令からの実行を開始するように構成し
たので、待機状態を解除した際のオーバーヘッド時間を
短縮できる効果がある。

【図面の簡単な説明】

【図１】請求項１の発明の一実施例によるマイクロコン
ピュータを示す回路ブロック図である。

【図２】請求項１の発明の一実施例によるマイクロコン
ピュータにおけるクロック停止信号によりＣＰＵへのク
ロック信号の供給が停止され、またイベント信号により
クロック信号の供給が再開される状態を示すタイミング
チャートである。

【図３】請求項１の発明の一実施例によるマイクロコン
ピュータにおいて、イベント信号がクロック停止信号よ
り早く発生しているときにＣＰＵへのクロック信号の供
給が停止しない状態を示すタイミングチャートである。

【図４】請求項１の発明の一実施例によるマイクロコン
ピュータにおけるオペコード（ＷＫＵＰ０）とジャンプ
先アドレスとから構成されるウェイク・アップ命令を示
す説明図である。

【図５】請求項１の発明の一実施例によるマイクロコン
ピュータにおけるウェイク・アップ命令実行動作を示す
フローチャートである。

【図６】請求項２の発明の一実施例によるマイクロコン
ピュータにおけるオペコード（ＷＫＵＰ１）とアドレス
情報とから構成されるウェイク・アップ命令を示す説明
図である。

【図７】請求項２の発明の一実施例によるマイクロコン
ピュータにおけるウェイク・アップ命令実行動作を示す
フローチャートである。

【図８】請求項３の発明の一実施例によるマイクロコン
ピュータにおけるオペコード（ＷＫＵＰ２）とアドレス
情報とから構成されるウェイク・アップ命令を示す説明
図である。

【図９】請求項３の発明の一実施例によるマイクロコン
ピュータにおけるウェイク・アップ命令実行動作を示す
フローチャートである。

【図１０】従来のマイクロコンピュータにおけるウエイ
ト実行処理を示すフローチャートである。

【図１１】従来のマイクロコンピュータにおいてクロッ
ク信号の供給が停止した待機状態において発生したイベ
ントにより前記待機状態を解除し、次のタスクを再開す
る際の動作を示すフローチャートである。

【符号の説明】

１ ＣＰＵ（制御手段） ２ ＲＡＭ ２ａ スタック領域（スタック） ４ クロック信号制御回路（制御手段） １１，１４，１７ オペコード（オペコードデータ） １２ ジャンプ先アドレス １５，１８ アドレス情報

Claims (3)

【特許請求の範囲】
1. 【請求項１】 クロック信号の供給を停止させ待機状態
   に移行し、この待機状態にあるときにクロック信号の停
   止を解除するイベント信号によりクロック信号の供給を
   再開させ上記待機状態を解除するマイクロコンピュータ
   において、オペコードデータと上記待機状態が解除され
   たときの次に実行すべき命令のアドレスであるジャンプ
   先アドレスとから少なくとも構成されるウェイク・アッ
   プ命令と、そのウェイク・アップ命令を実行することで
   内部レジスタに格納されたデータをＲＡＭに構成された
   スタックに退避させ、上記ジャンプ先アドレスにより次
   に実行すべき命令のフェッチを行ない、上記イベント信
   号が入力されたか否かを判断し、上記イベント信号が入
   力されないと判断したときには上記クロック信号の供給
   を停止させ待機状態に移行し、上記イベント信号により
   クロック信号の供給を再開させ上記待機状態を解除した
   ときに上記フェッチした命令からの実行を開始する制御
   手段とを備えたことを特徴とするマイクロコンピュー
   タ。
2. 【請求項２】 クロック信号の供給を停止させ待機状態
   に移行し、この待機状態にあるときにクロック信号の停
   止を解除するイベント信号によりクロック信号の供給を
   再開させ上記待機状態を解除するマイクロコンピュータ
   において、オペコードデータと上記待機状態が解除され
   たときの次に実行すべき命令のアドレスであるジャンプ
   先アドレスが格納されたメモリ上のアドレス情報とから
   少なくとも構成されるウェイク・アップ命令と、そのウ
   ェイク・アップ命令を実行することで内部レジスタに格
   納されたデータをＲＡＭに構成されたスタックに退避さ
   せ、上記アドレス情報を基に上記メモリからジャンプ先
   アドレスを読み出し、そのジャンプ先アドレスデータに
   より次に実行すべき命令のフェッチを行ない、上記イベ
   ント信号が入力されたか否かを判断し、上記イベント信
   号が入力されないと判断したときには上記クロック信号
   の供給を停止させ待機状態に移行し、上記イベント信号
   によりクロック信号の供給を再開させ上記待機状態を解
   除したときに上記フェッチした命令からの実行を開始す
   る制御手段とを備えたことを特徴とするマイクロコンピ
   ュータ。
3. 【請求項３】 クロック信号の供給を停止させ待機状態
   に移行し、この待機状態にあるときにクロック信号の停
   止を解除するイベント信号によりクロック信号の供給を
   再開させ上記待機状態を解除するマイクロコンピュータ
   において、オペコードデータと上記待機状態が解除され
   たときの次に実行すべき命令のアドレスであるジャンプ
   先アドレスが格納されたメモリ上のアドレス情報とから
   少なくとも構成されるウェイク・アップ命令と、そのウ
   ェイク・アップ命令を実行することで内部レジスタに格
   納されたデータをＲＡＭに構成されたスタックに退避さ
   せ、上記イベント信号が入力されたか否かを判断し、上
   記イベント信号が入力されないと判断したときには上記
   クロック信号の供給を停止させ待機状態に移行し、上記
   イベント信号によりクロック信号の供給を再開させ上記
   待機状態を解除したときに上記アドレス情報を基にメモ
   リからジャンプ先アドレスを読み出し、この読み出した
   ジャンプ先アドレスデータにより次の命令からの実行を
   開始する制御手段を備えたことを特徴とするマイクロコ
   ンピュータ。