JPH07154228A - Logic circuit device - Google Patents

Logic circuit device

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JPH07154228A
JPH07154228A JP5268245A JP26824593A JPH07154228A JP H07154228 A JPH07154228 A JP H07154228A JP 5268245 A JP5268245 A JP 5268245A JP 26824593 A JP26824593 A JP 26824593A JP H07154228 A JPH07154228 A JP H07154228A
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JP
Japan
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circuit
state
inverter
node
connected
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Application number
JP5268245A
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Japanese (ja)
Inventor
Yasuyuki Matsutani
Shinichiro Muto
Tomoshi Shigematsu
康之 松谷
伸一郎 武藤
智志 重松
Original Assignee
Nippon Telegr & Teleph Corp <Ntt>
日本電信電話株式会社
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Abstract

PURPOSE:To turn on/off a power supply for the logic circuit optionally for the purpose of power saving by connecting a storage circuit to a predetermined node in the logic circuit via a switch circuit subject to on/off control by a control circuit. CONSTITUTION:A storage circuit 10 storing a specific state (high potential (H) or low potential (L) state) of a specific node A of a specific wire L in a logic circuit 100 is connected to the node A via a switch circuit 20 in on/off operation and the on/off state of the switch circuit 20 is controlled by a control circuit 30. With the switch circuit 20 set to the on-state, the state of the node A connecting to the storage circuit 10 via the switch circuit 20 is stored, or the state stored in the storage circuit 10 is returned back to the node A. On the other hand, with the switch circuit 20 set to the off-state, the node A and the storage circuit 10 are isolated, the storage is latched without giving effect on the node A and the storage circuit 20 is not regarded as a load from the node A.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、論理回路内の任意のノードの状態(高電位又は低電位の状態)を記憶できるようにした論理回路装置に関するものである。 The present invention relates to relates to a logic circuit apparatus that can store the state of any node in the logic circuit (a state of high potential or low potential).

【0002】 [0002]

【従来の技術】近年、回路の省電力化などのために非動作時に回路の動作周波数を下げる、又は停止するようなパワーマネージメント技術が用いられつつある。 In recent years, lowering the operating frequency of the circuit during periods of inactivity, such as for power saving of the circuit, or is being power management techniques may be used as stops.

【0003】この、回路中の動作していないブロックや回路全体に対するクロック周波数を下げる、又はクロックを停止するような回路は、回路をスタティック構成することで実現される。 [0003] lowers the clock frequency for the entire block and circuit not operating in the circuit, or circuits, such as stopping the clock is realized by static constituting the circuit. しかし、この方式では、クロックが停止しても回路の電源はオン状態のままであるために、ある程度の電流が流れてしまう。 However, in this method, the power supply circuit be stopped clock in order remains on, will flow a certain amount of current.

【0004】 [0004]

【発明が解決しようとする課題】そこで、より進んだ省電力であるパワーマネージメント技術として、回路中の動作していないブロックや回路全体の電源をオフ状態(パワーダウン)にする方式が考えられているが、現在ほとんど用いられていない。 Therefore [0007], as a power management technique is more power saving advanced, considered is a method to turn off the entire block and circuit not operating in the circuit state (power down) It is, but rarely used currently.

【0005】これは、FF(フリップフロップ)回路などのように非動作時にも特定の状態を保持する必要のある回路に対し、電源をオフ状態にしても状態を保持でき、かつ、動作時には高速に動作する回路構成がないためである。 [0005] This is because the circuit that need to retain certain state even during periods of inactivity, such as FF (flip-flop) circuits, can also hold a state in the power-off state, and high speed in operation This is because there is no circuit configuration operates.

【0006】本発明の目的は、論理回路の電源がオフになった時点の回路状態を保持し且つその保持状態が通常動作時には論理回路に何ら影響を与えないような回路を実現でき、更にダイナミック型ラッチ回路に適用してクロック周波数によってそれをスタティック動作させることができるようにした回路を実現できるようにした論理回路装置を提供することである。 An object of the present invention can realize a circuit that does not have any effect on the logic circuit and holds the circuit state at the time of power supply of the logic circuit is turned off its holding state during normal operation, further dynamic to provide a logic circuit device can be realized a circuit to be able to static operation it by applying a clock frequency to the type latch circuit.

【0007】 [0007]

【課題を解決するための手段】本発明の目的は、論理回路と、該論理回路内の所定のノードに一方の信号端子が接続されるスイッチ回路と、該スイッチ回路の他方の信号端子が接続される記憶回路と、上記スイッチ回路のオン/オフを制御する制御回路と、からなることを特徴とする論理回路装置によって達成される。 An object of the present invention According to an aspect of the connection and the logic circuit, and a switch circuit having one signal terminal is connected to a predetermined node in the logic circuit, the other signal terminals of the switch circuit a memory circuit that is, is accomplished by the logic circuit and wherein the control circuit, in that it consists of controlling the oN / oFF the switch circuit.

【0008】本発明の論理回路装置では、上記スイッチ回路をトランスファゲートから構成し、上記制御回路が上記スイッチ回路を、上記論理回路が電源供給されている第1の定常状態又は電源供給されていない第2の定常状態にあるときはオフにさせ、且つ上記第1の定常状態から上記第2の定常状態への変化又は上記第2の定常状態から上記第1の定常状態への変化の際に一時的にオンにさせるよう制御し、上記記憶回路に上記論理回路が電源供給されていないときでも電源供給すると共に、上記記憶回路を第1のインバータ、該第1のインバータの出力が入力に、且つ入力が出力に各々接続される第2のインバータから構成し、該第1のインバータの入力を上記スイッチ回路の上記他方の信号端子に接続することができる。 [0008] In the logic circuit device of the present invention, the switch circuit is composed of a transfer gate, the control circuit the switch circuit, the logic circuit is not the first steady-state or the power supply is powered is turned off when in the second steady state, and when the change or the second steady state from the first steady state to the second steady-state changes in the the first steady state was controlled to temporarily turned on, along with the logic circuit power supply even when not powered in the storage circuit, a first inverter of the memory circuit, the output of the first inverter input, and the input is composed of a second inverter, each of which is connected to an output, the input of the first inverter can be connected to the other signal terminal of the switch circuit.

【0009】また本発明の論理回路装置では、上記論理回路を複数設け、該複数の論理回路の所定の各ノードに上記一方の信号端子が接続される上記スイッチ回路を複数設けると共に、該各スイッチ回路の上記他方の信号端子に各々接続される上記記憶回路を複数設け、且つ上記スイッチ回路の各々のオン/オフ制御を共通の制御回路で制御するようにすることができる。 [0009] In the logic circuit device of the present invention, a plurality of said logic circuit, provided with a plurality of the switching circuits the one of the signal terminals are connected to each given node of the logic circuit of said plurality of, respective switches providing a plurality of said storage circuit, each of which is connected to the other signal terminal of the circuit, and may be adapted to control each of the on / off control of the switching circuits by the common control circuit.

【0010】また本発明の論理回路装置では、上記論理回路をダイナミック型ラッチ回路から構成し、該ダイナミック型ラッチ回路の記憶を保持する動作を行うノードに上記スイッチ回路の上記一方の信号線を接続し、上記制御回路がクロック信号の周波数に応じて上記スイッチ回路のオン/オフを制御するように構成することができる。 [0010] In the logic circuit device of the present invention, the logic circuit composed of a dynamic latch circuit, connected to said one signal line of the switch circuit operation to the node performing the holding memory of the dynamic latch circuit and, the control circuit can be configured to control the on / off the switch circuit in accordance with the frequency of the clock signal.

【0011】さらに本発明の論理回路装置では、上記記憶回路を、第1のインバータと、該第1のインバータの出力が入力に接続される第2のインバータと、該第2のインバータの出力が一方の信号端子に接続され他方の信号端子が上記第1のインバータの入力に接続され且つ上記クロック信号で制御される第1のトランスファゲートとから構成し、上記スイッチ回路の上記他方の信号端子を上記第1のインバータの入力に接続し、上記ダイナック型ラッチ回路を、第3のインバータ、上記クロック信号で制御される第2のトランスファゲート、第4のインバータを順に直列接続して構成し、上記第2のトランスファゲートと上記第4のインバータのとの間のノードに上記スイッチ回路の上記一方の信号端子を接続し、上記制御回路を、クロ [0011] In the logic circuit device of the present invention further said storage circuit, a first inverter, a second inverter output of the first inverter is connected to the input, the output of the second inverter It is connected to one signal terminal and the other signal terminal is constituted by a first transfer gate which is controlled by the connected and the clock signal to the input of the first inverter, the other signal terminals of the switch circuit the first connected to the input of the inverter, the Dynac Corporation latch circuit, a third inverter, constituted by sequentially serially connecting the second transfer gate, a fourth inverter which is controlled by the clock signal, the to a node between the the second transfer gate and said fourth inverter is connected to said one signal terminal of the switch circuit, the control circuit, black ク信号の周波数が高いときは上記スイッチ回路をオフ状態に制御し、該周波数が低く又はクロック停止時にはオン状態に制御するように構成することができる。 When the frequency of the click signal is high is controlled to be off the switch circuit, at the time the frequency is low or clock stop may be configured to control the on state.

【0012】 [0012]

【実施例】[原理]図1、図2は本発明の論理回路装置の原理を示す図である。 EXAMPLES [Principle] FIG. 1, FIG. 2 is a diagram showing the principle of a logic circuit device of the present invention. 本発明では、論理回路100内の特定の配線Lの特定のノードAの特定の状態(高電位(H)又は低電位(L)状態)を記憶する記憶回路10 In the present invention, the storage circuit 10 for storing a particular state of a particular node A specific wiring L of the logic circuit 100 (high potential (H) or a low potential (L) state)
を具備する。 Comprising a. この記憶回路10はオン/オフ動作するスイッチ回路20を経由してノードAに接続される。 The storage circuit 10 is connected via a switch circuit 20 that operates on / off in the node A. このスイッチ回路20は、制御回路30によってそのオン/ The switch circuit 20 has its turned on by the control circuit 30 /
オフ状態を制御される。 It is controlled in an OFF state.

【0013】この発明では、スイッチ回路20がオン状態のときは、図2の(a)に示すように、そのスイッチ回路20を経由して記憶回路10に接続されたノードA [0013] In the present invention, when the switch circuit 20 is turned on, as shown in FIG. 2 (a), the node A connected to the storage circuit 10 via the switch circuit 20
の状態を記憶する。 Storing the state. 又は、記憶回路10に記憶されていた状態をノードAに戻す。 Or returns the state which has been stored in the memory circuit 10 to the node A. 一方、スイッチ回路20がオフ状態のときは、図2(b)に示すように、ノードAと記憶回路10とが分離され、ノードAに影響を与えずに記憶保持動作を行い、更にノードAからは記憶回路20 On the other hand, when the switch circuit 20 is in the OFF state, as shown in FIG. 2 (b), the node A and the storage circuit 10 are separated, it performs a memory holding operation without affecting the node A, further nodes A from the memory circuit 20
が負荷しとては見えなくなる。 There can not be seen is O to load.

【0014】よって、通常動作時は論理回路100に影響を与えることはなく、例えば論理回路100に対する電源がオフ状態となり、その後に再度オン状態となったとき、ノードAの状態をオフする以前の状態に戻すことが可能となり、省電力化などの目的で論理回路100に対する電源を任意にオン/オフすることができる。 [0014] Thus, during normal operation not affect the logic circuit 100, for example, a power supply for the logic circuit 100 is turned off, when subsequently becomes ON state again, the previous turning off the state of the node A it is possible to return to the state, it is possible to arbitrarily turn on / off the power supply for the logic circuit 100 for the purpose of power saving.

【0015】[第1の実施例]図3は本発明の第1の実施例の論理回路装置を示す図である。 [0015] First Embodiment FIG. 3 is a diagram showing a logic circuit device of a first embodiment of the present invention. ここでは、論理回路として一般的なスタティック型ラッチ回路101を対象とし、そのラッチ回路101の状態を保持するノードBに、スイッチ回路20を介して記憶回路10が接続されている。 Here, a typical static latch circuit 101 is intended as a logic circuit, to the node B that holds the state of the latch circuit 101, storage circuit 10 is connected via a switch circuit 20.

【0016】このラッチ回路101は通常はラッチ回路として本来の動作を行い、そのラッチ回路101を含む論理回路全体に対する電源がオフのときは、ノードBの状態を記憶し、再度電源がオンとなったときにラッチ回路101の状態をオフになる以前の状態に戻すようにしたものである。 [0016] performs the original operation as the latch circuit 101 is typically latch circuit, when the power supply for the entire logic circuitry including the latch circuit 101 is off, and stores the state of a Node B, becomes the power again turned on it is obtained by the return to a previous state in which the off state of the latch circuit 101 when the.

【0017】このラッチ回路101は、入力端子INに与えられたデータに対して、入力端子CK、CKNに与えられるクロックによりラッチをかけ、出力端子OUT [0017] The latch circuit 101 is applied for a given input terminal IN data, input terminal CK, the latch by the clock provided to CKN, the output terminal OUT
に出力する回路であり、インバータINV1〜3、トランスファーゲートTG1〜2から構成される。 A circuit for outputting the inverter INV1~3, composed of a transfer gate TG1~2. ノードB Node B
はラッチ動作時に状態を保持する必要のあるノードである。 Is a need to maintain state during the latch operation node.

【0018】記憶回路10はラッチ回路101とは別の、又は別に制御された電源に接続され、スイッチ回路20は制御回路30からの制御信号によって、ノードB The storage circuit 10 is connected to another, or power supplies controlled separately from the latch circuit 101, by a control signal from the switching circuit 20 the control circuit 30, the node B
と記憶回路10との間を接続/分離する。 The connection / separation between the storage circuit 10 and. この記憶回路10は図4の(a)に示すように、2個のインバータI The storage circuit 10, as shown in (a) of FIG. 4, two inverters I
NV4〜5からなり、またスイッチ回路20はトランスファゲートTG3からなる。 Consists of NV4~5, also switch circuit 20 is composed of a transfer gate TG3. NはノードBに接続される端子である。 N is a terminal connected to node B.

【0019】この記憶回路10のインバータINV4〜 [0019] The inverter of this storage circuit 10 INV4~
5を構成するMOS型トランジスタのしきい値をスイッチ回路20、制御回路30、ラッチ回路101や他の論理回路を構成するMOS型トランジスタのしきい値よりも高く設定すれば、記憶回路10以外の電源オフ状態時における記憶回路10のリークを低く(例えば通常の1 Switch circuit 20 a threshold value of the MOS transistor included in the 5, control circuit 30, is set higher than the threshold value of the MOS transistor included in the latch circuit 101 or other logic circuits, other than the storage circuit 10 low leakage in the storage circuit 10 when the power-off state (e.g., normal 1
/1000程度)できる。 / 1000) can be. このため、レイアウト面積の増大を防ぎ、回路の低電圧化(例えば1V)が達成可能である。 Therefore, to prevent an increase in the layout area, low-voltage circuits (e.g., 1V) is achievable.

【0020】制御回路30を図4の(b)に示す。 [0020] A control circuit 30 in FIG. 4 (b). PD PD
はスイッチ回路20のオン/オフ制御を行う信号線に接続する端子、SW、SWNはスイッチ回路20の端子S Terminal connected to the signal line for on / off control of the switch circuit 20, SW, SWN is the switch circuit 20 the terminal S
W、SWNに接続される端子、INV6はインバータを示す。 W, terminals connected to SWN, INV6 denotes an inverter. この端子PDは、論理回路の電源がオン→オフ、 This pin PD, the logic circuit of the power supply is turned on → off,
オフ→オンの変化時に一時的に高電位(H)になり、論理回路の電源がオン又はオフの定常状態にあるときは低電位(L)となる。 Off → upon temporarily change the ON becomes a high level (H), a low potential (L) when the power supply of the logic circuit is in the steady state of on or off.

【0021】ここで、図4に示した記憶回路10とスイッチ回路20の回路例の動作を次に示す。 [0021] Here, the following operation of the circuit example of the memory circuit 10 and the switch circuit 20 shown in FIG. (1). (1). ラッチ回路101を含む論理回路の電源がオン状態にあるときは、端子PDは低電位(L)であり、スイッチ回路20はオフ状態でノードBと記憶回路10とは分離されている。 When the power supply of the logic circuit includes a latch circuit 101 is in the ON state, the terminal PD is a low potential (L), the switch circuit 20 is separated from the Node B and the storage circuit 10 in the off state. このため、ラッチ回路101のノードBの負荷は小さく、記憶回路10によるラッチ回路1 Therefore, small load of the node B of the latch circuit 101, a latch circuit 1 by the storage circuit 10
01の速度低下はわずかである。 Speed ​​reduction of 01 is slight.

【0022】(2). [0022] (2). ラッチ回路101の電源がオン状態からオフ状態に変化するとき、端子PDが一時的に高電位(H)になり、図5の(a)のようにスイッチ回路20がオン状態になりノードBの状態が記憶回路10に書き込まれる。 When the power supply of the latch circuit 101 is changed from the ON state to the OFF state, the terminal PD becomes temporarily high potential (H), in Fig. 5 the switch circuit 20 is turned on Node B as shown in (a) state is written in the memory circuit 10.

【0023】(3). [0023] (3). ノードBの状態の書き込みが終り、ラッチ回路101を含む論理回路の電源がオフ状態になると、端子PDが低電位(L)になり図5の(b) End the writing of the state of a Node B, the power supply of the logic circuit includes a latch circuit 101 is turned off, the terminal PD is to become Figure 5 a low potential (L) (b)
に示すようにスイッチ回路20がオフ状態になりノードBと記憶回路10とが分離されて、ノードBに影響を及ぼさずに記憶が保持される。 Switch circuit 20 as shown in is separated and the node B and the storage circuit 10 turned off, the storage is maintained without affecting the Node B.

【0024】(4). [0024] (4). ラッチ回路101を含む論理回路が電源オフ状態からオン状態に変化するときは、端子P When the logic circuit includes a latch circuit 101 is changed from a power-off state to the on state, terminal P
Dが一時的に高電位(H)になり、図5の(c)に示すように、スイッチ回路20がオン状態になって、保持していた状態がノードBに戻される。 D temporarily becomes a high level (H), as shown in (c) of FIG. 5, switch circuit 20 is turned ON, the state that held is returned to Node B.

【0025】以上の(1)〜(4)を繰り返すことにより、この第1の実施例では、ノードBの状態を保持しながら、論理回路全体の電源を任意にオン/オフすることができる。 [0025] By repeating above (1) to (4), in the first embodiment, while maintaining the state of the node B, it is possible to arbitrarily turn on / off the entire logic circuit. 他のノードについても同様に行うことができる。 It can be carried out in the same manner for the other nodes.

【0026】以上のように、この第1の実施例では、ラッチ回路101の電源がオン状態のときはラッチ動作の負荷にならずに、またラッチ回路101の電源がオフのときはオフである論理回路に影響を及ぼさずに、状態を保持することが可能であり、電源がオフからオンに変化したとき、ラッチ回路101の状態を電源がオフする前の状態に戻すことができる回路を実現できる。 [0026] As described above, in this first embodiment, the not when the power supply of the latch circuit 101 is turned on to load the latch operation, and when the power supply of the latch circuit 101 is off is off without affecting the logic circuit, it is possible to maintain the state, when the power supply is changed from oFF to oN, realizing a circuit that can be returned to the state before the power supply state of the latch circuit 101 is turned off it can.

【0027】次に、このような2個のラッチ回路10 [0027] Then, two such latch circuit 10
1、102を、図6に示すように直列に接続することによって、電源がオンからオフに変化する時にその状態を保存できるDFF(D型フリップフロップ)回路を構成することができる。 The 1,102, can be constructed by connecting in series as shown in FIG. 6, the DFF (D-type flip-flop) circuit which can save its state when the power supply is changed from ON to OFF.

【0028】このDFF回路は、ラッチ回路101の出力側に対して、そのラッチ回路101の入力バッファとしてのインバータINV1を取り除き、出力バッファとしてのインバータINV4′を最終段に接続して構成したラッチ回路102を直列に接続したものである。 [0028] The DFF circuit, to the output side of the latch circuit 101, removes the inverter INV1 as an input buffer of the latch circuit 101, a latch circuit constituted by connecting an inverter INV4 'as an output buffer in the final stage 102 in which the connected in series. そして、それぞれの状態保持が必要であるノードB、B′にスイッチ回路20、20を経由して記憶回路10、10 The node B is required each state holding, B 'to via the switch circuits 20 and 20 memory circuits 10 and 10
を各々接続し、入力端子DTに与えられたデータに対し、入力端子CK、CKNに与えられるクロック信号で同期をかけて、出力端子Q、QNに出力を出す回路である。 Each connected, on the data supplied to the input terminal DT, over synchronization input terminal CK, a clock signal applied to CKN, a circuit issuing an output an output terminal Q, to QN. ここでは、2個のスイッチ回路20、20は同様な動作を行うので、制御回路30を1個にまとめることができる。 In this case, since the two switching circuits 20 and 20 perform the same operation, it is possible to combine the control circuit 30 to one.

【0029】更に、このようなDFF回路では、状態の保持は2個のラッチ回路101、102のうちのどちらかが行えば良いので、図7に示すように、2個のラッチ回路101、102の各々のノードB、B′とスイッチ回路20との間にDFF回路のクロック信号により制御されるセレクタ回路40を設けることで、記憶回路10 Furthermore, in such a DFF circuit, the state of the holding may be carried out either of the two latch circuits 101 and 102, as shown in FIG. 7, two latch circuits 101 and 102 by providing the selector circuit 40 which is controlled by the clock signal of the DFF circuit between each of the nodes B, B 'and the switch circuit 20, memory circuit 10
とスイッチ回路20を1個にまとめて共用することができ、素子数を少なくすることが可能となる。 And the switch circuit 20 together can be shared to one, it is possible to reduce the number of elements.

【0030】同様に、シフトレジスタなどのように複数のDFF回路が同時に動作する回路では、図8に示すように、制御回路30を1個にまとめて共用することができる。 [0030] Similarly, in the circuit in which a plurality of DFF circuits operate simultaneously, such as shift registers, as shown in FIG. 8, the control circuit 30 can be shared together in one. 50は図7に示したように、記憶回路10、スイッチ回路20、セレクタ40、ラッチ回路101、10 50, as shown in FIG. 7, the memory circuit 10, the switch circuit 20, a selector 40, a latch circuit 101,10
2からなるDFF回路である。 A DFF circuit consisting of two.

【0031】更に、この第1の実施例では、図9に示すように、複数の論理回路103、103、・・・の個々のノードC、C、・・の状態を各々独立して記憶させる必要のある場合においても、スイッチ回路20、記憶回路10を個々の論理回路103ごとに設けて、制御回路30を1個にまとめて共用することができ、チップ面積の増加を防ぐことが可能となる。 Furthermore, in this first embodiment, as shown in FIG. 9, a plurality of logic circuits 103 and 103, individual nodes · · · C, C, is each independently stores the state of ... in cases that must also switch circuit 20, the storage circuit 10 is provided for each individual logic circuit 103, the control circuit 30 together can be shared to one, it is possible to prevent an increase in chip area Become.

【0032】また、このような回路をスタンダードセルなどで実現する場合、図10に示すように、セル60内に制御回路30からの信号線70を設けておき、スイッチ回路20は自分のセル60内の信号線70から制御信号を受け取るような構成にすることで、スイッチ回路2 Further, when realizing such a circuit, such as a standard cell, as shown in FIG. 10, may be provided a signal line 70 from the control circuit 30 in the cell 60, the switch circuit 20 is my cell 60 by the signal line 70 of the inner to the structure to receive a control signal, the switch circuit 2
0ごとに制御回路30から信号線をひかずに済むため、 Because it requires from the control circuit 30 for each 0 without drawn a signal line,
チップ面積の増加を防ぎ、設計を容易にすることが可能となる。 Prevent an increase in chip area, it becomes possible to facilitate the design.

【0033】[第2の実施例]図11は第2の実施例を示す図である。 [0033] [Second Embodiment] FIG. 11 is a diagram showing a second embodiment. この回路は、RSFF(RS型フリップフロップ)回路104のノードD、Eに各別の記憶回路10、10が制御回路30により制御された各別のスイッチ回路20、20を介して各々接続されている。 This circuit is respectively connected via the RSFF (RS-type flip-flop) nodes D, another switch circuits 20, 20 each for each different memory circuits 10 and 10 is controlled by the control circuit 30 to E circuit 104 there. このRSFF回路は、通常はRSFF回路として動作する。 The RSFF circuit usually operates as RSFF circuit.
RSFF回路を含む論理回路に対する電源がオンからオフに変化した時は、ノードD、Eの状態を記憶し、再び電源がオンとなった時に、RSFF回路104の状態を電源オフになる前の状態に戻すものである。 When the power supply for the logic circuit including the RSFF circuit is changed from ON to OFF, the node D, and stores the state of E, when the re-supply is turned on, the previous state comprising the state of the RSFF circuit 104 to the power-off it is intended to return to.

【0034】このRSFF回路104は、入力端子SN [0034] The RSFF circuit 104 has an input terminal SN
にセット信号が入力されたときにセットされ、入力端子RNにリセット信号が入力されたときにリセットされる。 To be set when the set signal is inputted and is reset when a reset signal is input to the input terminal RN. さらに、入力が無いときはセット状態又はリセット状態を保持し、その保持した状態を出力端子Q、QNに出力する。 Further, it holds the set state or a reset state when the input is not, and outputs the held state output terminal Q, to QN. NAND1、NAND2はNANDゲートである。 NAND1, NAND2 is a NAND gate.

【0035】記憶回路10、10はRSFF回路104 The storage circuits 10 and 10 are RSFF circuit 104
とは別の、又は別に制御された電源に接続され、スイッチ回路20、20は制御回路30の制御信号により、ノードD、Eと記憶回路10、10との接続/分離を行う。 Another or alternative to being connected to a controlled power supply and the switch circuit 20, 20 by the control signal of the control circuit 30 performs connection / isolation of nodes D, E and the storage circuits 10 and 10. 記憶回路10、10、スイッチ回路20、20および制御回路30は、前述した第1の実施例の図4の(a)、(b)に示した回路を用いることができる。 Memory circuits 10 and 10, switching circuits 20, 20 and the control circuit 30 of FIG. 4 in the first embodiment described above (a), it is possible to use the circuit shown in (b).

【0036】この第2の実施例では、RSFF回路10 [0036] In the second embodiment, RSFF circuit 10
4の電源がオンの時にRSFF回路104の負荷にならずに、またそのRSFF回路104の電源がオフのときはオフである論理回路に影響を及ぼさずに状態を保持することが可能であり、電源がオフからオンに変化したたきRSFF回路104の状態を電源がオフする前の状態に戻すことができる回路を実現できる。 The fourth power supply does not become a load of RSFF circuit 104 in the on and its time power RSFF circuit 104 is turned off it is possible to maintain the state without affecting the logic circuit is off, power supply status of the RSFF circuit 104 Taki has changed from off to on can be realized a circuit that can be returned to the state before turning off.

【0037】[第3の実施例]図12は第3の実施例を示す回路図である。 [0037] Figure 12 Third Embodiment of] is a circuit diagram showing a third embodiment. S、G、Tは一般の論理回路のノードであり、情報はノードSからノードTに向かって流れ、ノードGの状態を記憶するためのものである。 S, G, T is a node of a general logic circuit, information flows from node S to node T, is used to store the state of the node G. この第3の実施例の回路装置は、第1の実施例の項で説明した図4の(a)に示す記憶回路10において、そこへの書き込みを容易にするためにトランスファゲートTG4 The third embodiment of the circuit arrangement, the transfer gates in order to facilitate the storage circuit 10 shown in FIG. 4 as described in the section of the first embodiment (a), the writing to TG4
を付加し、ノードGへの記憶回路10の状態の書き込みを容易にするためにトランスファゲートTG5を付加したものである。 It adds, is obtained by adding a transfer gate TG5 to facilitate writing of the state of the memory circuit 10 to the node G.

【0038】トランスファゲートTG4はインバータI [0038] The transfer gate TG4 inverter I
NV4の出力端子の直後に、トランスファゲートTG5 Immediately after the output terminal of the NV4, the transfer gate TG5
はノードSとノードGとの間に、各々接続される。 Between the node S and node G, are respectively connected. B
1、B1Nはスイッチ回路20を構成するトランスファゲートTG3を制御する信号線に接続される端子、B 1, B1N the terminal connected to the signal line for controlling the transfer gate TG3 constituting the switching circuit 20, B
2、B2NはトランスファゲートTG4、TG5を制御する信号線に接続される端子である。 2, B2N are terminals connected to the signal line for controlling the transfer gate TG4, TG5.

【0039】この第3の実施例では、記憶回路10ヘノードGの状態を書き込む時、トランスファゲートTG [0039] In the third embodiment, when writing state of the memory circuit 10 Henodo G, the transfer gate TG
3、TG5をオン状態に、トランスファゲートTG4をオフ状態にすることによって、ノードSの状態による影響を受けずに容易に書き込みをを行うことができる。 3, TG5 to the ON state by the OFF state a transfer gate TG4, easily write without being affected by the state of the node S can be performed.

【0040】また、この回路を動作させるための制御回路30の一例を図13に示す。 Further, an example of a control circuit 30 for operating the circuit in FIG. 13. この回路は、D型FF回路DFF1〜3、NORゲートNOR1〜3、NAND This circuit, D-type FF circuit DFF1~3, NOR gates NOR1~3, NAND
ゲートNAND3、インバータINV7〜10、排他的論理和ゲート(一致回路)EXNOR1、カウンタ80 Gate NAND3, inverter INV7~10, exclusive OR gate (matching circuit) EXNOR1, counter 80
から構成される。 It consists of. TDはパワーダウン信号に接続される端子であって、電源オフ状態で高電位(H)、オン状態で低電位(L)となる。 TD is a terminal connected to a power-down signal, the high potential at the power-off state (H), a low potential (L) in the ON state. CKはクロック回路の出力に接続される端子、B1、B1N、B2、B2Nは上記図1 Terminal CK is connected to the output of the clock circuit, B1, B1N, B2, B2N the FIG 1
2の同符号の端子に接続される端子である。 A second terminal connected to the same sign terminal.

【0041】図14は図13のカウンタ80の具体的回路を示す図であり、複数のDFF回路DFFaからなる。 FIG. 14 is a view showing a specific circuit of the counter 80 of FIG. 13, comprising a plurality of DFF circuits DFFa. このカウンタ80は、端子CKに入力されたクロック信号をカウントし、あるカウント数で出力xが低電位から高電位に(L→H)変化し、さらにその後あるウカント数をおいて出力yを低電位から高電位に変化させ、 The counter 80 counts the clock signal input to the terminal CK, the output x at a certain count number high potential from the low potential (L → H) vary, the output y at a Ukanto number that Thereafter Low It is changed to a high potential from the potential,
端子CLにクリア信号が入力することによってリセットされる。 Clear signal to the terminal CL is reset by inputting.

【0042】以上の制御回路30によって、記憶回路1 [0042] By the above control circuit 30, the memory circuit 1
0の書き込み、パワーダウン動作を確実に行うことが可能となる。 0 write, it is possible to reliably perform the power-down operation.

【0043】[第4の実施例]図15に第4の実施例を示す。 [0043] A fourth embodiment in Fourth Embodiment FIG. この回路はダイナミック型ラッチ回路105のノードFに、制御回路30が接続されたスイッチ回路20 This circuit in the node F of the dynamic latch circuit 105, the switching circuit 20 to the control circuit 30 is connected
を介して記憶回路10を接続したものである。 It is obtained by connecting the storage circuit 10 via the. ラッチ回路105は入力端子INに与えられたデータに対して、 To the data latch circuit 105 is supplied to the input terminal IN,
入力端子CK、CKNに与えられるクロック信号でラッチをかけ出力端子OUTに出力する回路であり、インバータINV11〜12、トランスファゲートTG6から構成され、ノードFはラッチ動作時に状態を保持する必要があるノードである。 Input terminal CK, a circuit for outputting to the output terminal OUT and latch clock signal supplied to CKN, inverter INV11~12, consists transfer gate TG6, node F has to maintain state during the latch operation node it is.

【0044】記憶回路10はトランスファゲートTG6 The memory circuit 10 transfer gate TG6
と同期して記憶動作を行い、スイッチ回路20は制御回路30からの制御信号により、ノードFと記憶回路10 Synchronously performs a memory operation and a control signal from the switching circuit 20 the control circuit 30, the node F and the storage circuit 10
との間の接続/分離を行う。 Performing connection / separation between the.

【0045】図16の(a)は記憶回路10とスイッチ回路20の具体例を示す図であり、INV13〜14はインバータ、TG7〜8はトランスファゲート、CK、 [0045] (a) in FIG. 16 is a diagram showing a specific example of the storage circuit 10 and the switch circuit 20, INV13~14 inverter, TG7~8 the transfer gates, CK,
CKNは図12のCK、CKNと同一のクロック信号線に接続される端子、SW、SWNは制御回路30からの信号線に接続する端子である。 CKN is CK 12, terminals connected to the same clock signal line and CKN, SW, SWN are terminal connected to the signal lines from the control circuit 30. NはノードFに接続される端子である。 N is a terminal connected to the node F.

【0046】図16の(b)は制御回路30の具体例である。 [0046] (b) in FIG. 16 is a specific example of the control circuit 30. SDはスイッチ回路20のオン/オフの制御を行う信号線に接続する端子、SW、SWNはスイッチ回路20の端子SW、SWNに接続される端子、INV15 SD terminals terminal connected to the signal line for controlling the ON / OFF switch circuit 20, SW, SWN is connected terminal SW of the switch circuit 20, the SWN, INV15
はインバータである。 Is an inverter.

【0047】端子SDの電位が高電位(H)のとき、スイッチ回路20はオン状態となり、記憶回路10とノードFとが接続状態となるため、図15に示した回路は図17の(a)に示すような回路となる。 [0047] When the terminal SD of the potential high potential (H), the switch circuit 20 is turned on, since the storage circuit 10 and the node F becomes the connected state, the circuit shown in FIG. 15 (a in Fig. 17 a circuit as shown in). 記号、接続関係は図15、図16と同じである。 Symbol, the connection relationship is 15, is the same as FIG. 16. このときは、スタティック型ラッチ回路と同様なスタティック動作を行う。 In this case, perform the same static operation and static latch circuit. つまり、クロック周波数が低下し又はクロックが停止していてもノードFの状態の保持が可能である。 That is, the clock frequency is reduced or the clock is capable of holding the state of the node F be stopped.

【0048】端子SDの電位が低電位(L)のとき、スイッチ回路20はオフ状態となり、記憶回路10とノードFとが分離状態となるため、図15に示した回路は図17の(b)に示すような回路となる。 [0048] When the terminal SD of the potential of low potential (L), the switch circuit 20 is turned off, since the storage circuit 10 and the node F becomes the separated state, the circuit shown in FIG. 15 (b in FIG. 17 a circuit as shown in). ノードFからは記憶回路10の分の負荷が見えなくなり、INV11に対する負荷は、トランスファゲートTG6、インバータIN12の分を除けば、オフであるごくわずかなトランスファゲートTG5(スイチ回路20)の分のみである。 Min load of the storage circuit 10 is no longer visible from the node F, the load on INV11, the transfer gate TG6, except min inverter IN12, minute only a negligible transfer gate is off TG5 (Suichi circuit 20) is there. このときは、ダイナック型ラッチ回路と同様なダイナミック動作を行い、高速動作が可能である。 In this case, the same dynamic behavior and Dynac Corporation latch circuit can operate at high speed.

【0049】ところで、スタティック型ラッチ回路は、 [0049] By the way, the static type latch circuit,
最高動作速度が低く、ダイナミンック型ラッチ回路は低速、停止時に動作しないという欠点を持つ。 Maximum operating speed is low, Dainaminkku type latch circuit slow, has the disadvantage that operate at shutdown.

【0050】しかし、この第4の実施例では、動作周波数(クロック周波数)によりスタティック動作/ダイナミック動作を切り替えることが可能であるため、高速に動作し、かつクロック周波数を低下又は停止しても動作が可能であるラッチ回路を実現できる。 [0050] However, in this fourth embodiment, since it is possible to switch the static operation / dynamic operating according to the operating frequency (clock frequency), and operates at high speed, and also to reduce or stop the clock frequency operation can be realized latch circuit are possible.

【0051】また、制御回路30を図16の(b)に示す回路から図18に示すように変形構成することで、よりスムーズにスタティック動作/ダイナミック動作の切り替えが可能となる。 [0051] Further, the control circuit 30 by modified configuration as shown in FIG. 18 from the circuit shown in FIG. 16 (b), the switching of the static operation / dynamic operation allows smoother. INV16〜17はインバータ、 INV16~17 inverter,
TG9はトランスファゲート、CK、CKNは図12のCK、CKNと同一のクロック信号線に接続される端子である。 TG9 are transfer gates, CK, CK of CKN Figure 12, terminals connected to the same clock signal line and CKN.

【0052】さらに、この制御回路30の入力を、クロック周波数がある周波数(例えば100メガヘルツ)より高いと低電位、低いと高電位を出力する速度検出装置に接続することで、クロック周数数に対して自動的にスタティック動作/ダイナミック動作の切り替えが可能となる。 [0052] Further, the input of the control circuit 30, a high and low potential than the frequency (e.g. 100 MHz) with the clock frequency, low and by connecting to a speed detecting device that outputs a high potential, the clock divisor number it is possible to switch automatically static operation / dynamic behavior for.

【0053】この速度検出装置の回路例を図19に示す。 [0053] shows a circuit example of the speed detecting apparatus in FIG. 19. DINV1は遅延のあるインバータ、EXNOR2 DINV1 is a delay inverter, EXNOR2
は排他的論理和ゲート(一致回路)、M1、M2はMO Exclusive OR gate (coincidence circuit), M1, M2 are MO
S型トランジスタ、C1はコンデンサ、CKはクロックに接続する端子、SDは図16の(b)や図18の制御回路30のSD端子に接続される端子を示す。 S-type transistor, C1 is a capacitor, CK denotes terminal connected to the clock, the terminal SD is connected to the SD terminal of the control circuit 30 of (b) and 18 of Figure 16. この回路はクロック周波数が高いとSD端子を低電位に、低いと高電位にする。 The circuit and the clock frequency higher the SD terminal to a low potential, to lower the high potential.

【0054】 [0054]

【発明の効果】以上説明したように、本発明は論理回路内の所定のノードに対し、制御回路でオン/オフ制御されるスイッチ回路を介して記憶回路を接続したものである。 As described in the foregoing, the present invention is for a given node in the logic circuit, which are connected to the memory circuit via the switch circuit is on / off controlled by the control circuit.

【0055】このため、本発明によれば、第1に、ノードの状態をそのノードを含む論理回路に影響を及ぼさずに記憶/復活させることができるため、省電力化などのために論理回路に対する電源を任意にオン/オフさせることができる論理回路装置を実現できる。 [0055] Therefore, according to the present invention, the first, because the state of the node can be stored / resurrected without affecting the logic circuit including the node, logic circuits such as for power saving a logic circuit device capable of arbitrarily turning on / off the power to be achieved.

【0056】第2に、ダイナミック型ラッチ回路に適用することで、ダイナミック動作/スタティック動作をクロック周波数に応じて切り替えることができ、高速動作し、かクロックを停止しても動作するラッチ回路を実現できる。 [0056] Second, by applying the dynamic latch circuit, it can be switched in accordance with the dynamic behavior / static operation clock frequency, high-speed operation and, if realized latch circuit operating even stop the clock it can.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 論理回路のノードAの状態を記憶/復活できるようにした本発明の原理説明用の論理回路装置のブロック図である。 1 is a block diagram of a logic device for explaining the principle of the present invention in the state of the node A of the logic circuit to be stored / recovered.

【図2】 図1の論理回路装置のスイッチ回路のオン状態時(a)、オフ状態時(b)の動作の説明図である。 [2] during the on state of the switch circuit of the logic circuit of FIG. 1 (a), is an explanatory view of the operation of the OFF state (b).

【図3】 スタティック型ラッチ回路のノードBの状態を記憶/復活できるようにした第1の実施例の論理回路装置の回路図である。 3 is a circuit diagram of a logic circuit device of the first embodiment in which the state of the node B of the static latch circuit to be stored / recovered.

【図4】 図3の論理回路の記憶回路、スイッチ回路、 [4] storage circuit of the logic circuit of FIG. 3, the switch circuit,
制御回路の具体的回路図である。 It is a specific circuit diagram of the control circuit.

【図5】 図3の論理回路の記憶回路とスイッチ回路の動作説明図である。 FIG. 5 is an explanatory view of the operation of the memory circuit and the switch circuit of the logic circuit of FIG.

【図6】 2個のスタティック型ラッチ回路を直列接続して構成したDFF回路のノードB、B′の状態を同時に記憶/復活できるようにした論理回路装置の回路図である。 [6] node of the two static DFF circuit the latch circuit constituted by serially connected B, and a circuit diagram of a logic circuit device as the state of the B 'simultaneously storing / revival.

【図7】 2個のスタティック型ラッチ回路を直列接続して構成したDFF回路のノードB、B′の状態を選択的に記憶/復活できるようにした論理回路装置の回路図である。 7 is a circuit diagram of the two static Node B DFF circuit the latch circuit constituted by serially connected logic apparatus that the status of the B 'can selectively storing / revived.

【図8】 図7のDFF回路を複数設けて各DFF回路のノードB、B′の記憶/復活を共通の制御回路で制御できるようにした論理回路装置の回路図である。 8 is a circuit diagram of a logic circuit device memory / revived and can be controlled by a common control circuit of a plurality of DFF circuit of FIG. 7 Node B of each DFF circuits, B '.

【図9】 DFF以外の論理回路を複数設けてその個々の論理回路のノードCの状態の記憶/復活を共通の制御回路で制御できるようにした例の論理回路装置の回路図である。 9 is a circuit diagram of an example logic device which is adapted to store / revival of the state of the node C of the plurality in its individual logic circuit a logic circuit other than the DFF can be controlled by a common control circuit.

【図10】 図9の回路をスタンダードセルで実現する際のパターン説明図である。 [10] The circuit of FIG. 9 is a pattern diagram when implemented in a standard cell.

【図11】 RSFF回路のノードD、Eの状態を記憶/復活できるようにした第2の実施例の論理回路装置の回路図である。 11 is a circuit diagram of a logic circuit device of the second embodiment in which node D of RSFF circuit, the state of E to be stored / recovered.

【図12】 ノードS、G、Tと続くうちのノードGの状態を記憶/復活できるようにした第3の実施例の論理回路装置の回路図である。 [12] Node S, it is a circuit diagram of a logic circuit device of the third embodiment in which G, the state of the node G of that leads T to be stored / recovered.

【図13】 図12の制御回路の具体的回路図である。 13 is a specific circuit diagram of the control circuit of Figure 12.

【図14】 図13のカウンタの具体的回路図である。 14 is a specific circuit diagram of the counter of FIG. 13.

【図15】 ダイナミック型ラッチ回路のノードFの状態を記憶/復活できるようにした第4の実施例の論理回路装置の回路図である。 15 is a circuit diagram of a logic circuit device of the fourth embodiment in which the state of the node F of the dynamic latch circuit to be stored / recovered.

【図16】 図15の論理回路の記憶回路、スイッチ回路、制御回路の具体的回路図である。 Storage circuit of the logic circuit of Figure 16 Figure 15, the switch circuit is a specific circuit diagram of the control circuit.

【図17】 図15におけるスイッチ回路のオン時(a)、オフ時(b)の論理回路装置の回路図である。 [Figure 17] when on of the switch circuit in FIG. 15 (a), the a circuit diagram of a logic device in the OFF state (b).

【図18】 図15における制御回路の別の例の具体的回路図である。 18 is a specific circuit diagram of another example of a control circuit in FIG. 15.

【図19】 図16、図18の端子SDに速度検出信号を送る速度検出装置の回路図である。 [19] FIG 16 is a circuit diagram of a speed detecting device for feeding a speed detection signal to the terminal SD of FIG.

【符号の説明】 DESCRIPTION OF SYMBOLS

10:記憶回路、20:スイッチ回路、30:制御回路、40:セレクタ回路、50:DFF回路、60:セル、70:信号線、80:カウンタ、100:論理回路、101、102:スタティック型ラッチ回路、10 10: storage circuit, 20: switching circuit, 30: control circuit, 40: a selector circuit, 50: DFF circuit, 60: cell, 70: signal line, 80: Counter, 100: logic, 101 and 102: static latch circuit, 10
3:論理回路、104:RSFF回路、105:ダイナミック型ラッチ回路。 3: a logic circuit, 104: RSFF circuit, 105: dynamic latch circuit.

Claims (5)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】論理回路と、該論理回路内の所定のノードに一方の信号端子が接続されるスイッチ回路と、該スイッチ回路の他方の信号端子が接続される記憶回路と、上記スイッチ回路のオン/オフを制御する制御回路と、からなることを特徴とする論理回路装置。 And 1. A logic circuit, a switch circuit having one signal terminal to a predetermined node in the logic circuit is connected, a memory circuit other signal terminals of the switch circuit are connected, the switch circuit logic device comprising a control circuit for controlling the on / off, in that it consists of.
  2. 【請求項2】上記スイッチ回路をトランスファゲートから構成し、 上記制御回路が上記スイッチ回路を、上記論理回路が電源供給されている第1の定常状態又は電源供給されていない第2の定常状態にあるときはオフにさせ、且つ上記第1の定常状態から上記第2の定常状態への変化又は上記第2の定常状態から上記第1の定常状態への変化の際に一時的にオンにさせるよう制御し、 上記記憶回路に上記論理回路が電源供給されていないときでも電源供給すると共に、上記記憶回路を第1のインバータ、該第1のインバータの出力が入力に、且つ入力が出力に各々接続される第2のインバータから構成し、 Wherein the switch circuit is composed of a transfer gate, the control circuit the switch circuit, the second steady state that is not the first steady-state or the power supply in which the logic circuit is powered sometimes it causes the off causes and is temporarily turned on when the change from the change or the second steady state from the first steady state to the second steady state to said first steady state controls as, respectively with the said memory circuit said logic circuit to the power supply even when not powered, the first inverter of the memory circuit, the output of the first inverter input and to the input output consist of a second inverter connected,
    該第1のインバータの入力を上記スイッチ回路の上記他方の信号端子に接続した、 ことを特徴とする請求項1に記載の論理回路装置。 The input of the first inverter is connected to the other signal terminal of the switch circuit, a logic circuit device according to claim 1, characterized in that.
  3. 【請求項3】上記論理回路を複数設け、該複数の論理回路の所定の各ノードに上記一方の信号端子が接続される上記スイッチ回路を複数設けると共に、該各スイッチ回路の上記他方の信号端子に各々接続される上記記憶回路を複数設け、且つ上記スイッチ回路の各々のオン/オフ制御を共通の制御回路で制御するようにしたことを特徴とする請求項1又は2に記載の論理回路装置。 3. providing a plurality of said logic circuit, provided with a plurality of the switching circuits the one of the signal terminals are connected to each given node of the logic circuit of said plurality of said other signal terminals of each of the switch circuits each connected thereto a plurality of said storage circuit, and a logic circuit device according to claim 1 or 2, characterized in that so as to control each of the on / off control of the switching circuits by the common control circuit .
  4. 【請求項4】上記論理回路をダイナミック型ラッチ回路から構成し、 該ダイナミック型ラッチ回路の記憶を保持する動作を行うノードに上記スイッチ回路の上記一方の信号線を接続し、 上記制御回路がクロック信号の周波数に応じて上記スイッチ回路のオン/オフを制御するように構成した、 ことを特徴とする請求項1に記載の論理回路装置。 4. constitute the logic circuit from the dynamic latch circuit, the node performing the operation of holding the memory of the dynamic latch circuit is connected to said one signal line of the switch circuit, the control circuit clock and configured to control the on / off the switch circuit in accordance with the frequency of the signal, the logic circuit device according to claim 1, characterized in that.
  5. 【請求項5】上記記憶回路を、第1のインバータと、該第1のインバータの出力が入力に接続される第2のインバータと、該第2のインバータの出力が一方の信号端子に接続され他方の信号端子が上記第1のインバータの入力に接続され且つ上記クロック信号で制御される第1のトランスファゲートとから構成し、上記スイッチ回路の上記他方の信号端子を上記第1のインバータの入力に接続し、 上記ダイナック型ラッチ回路を、第3のインバータ、上記クロック信号で制御される第2のトランスファゲート、第4のインバータを順に直列接続して構成し、上記第2のトランスファゲートと上記第4のインバータのとの間のノードに上記スイッチ回路の上記一方の信号端子を接続し、 上記制御回路を、クロック信号の周波数が高いときは上 The method according to claim 5, wherein said storage circuit, a first inverter, a second inverter output of the first inverter is connected to the input, the output of the second inverter is connected to one signal terminal the other signal terminal is constituted by a first transfer gate which is controlled by the connected and the clock signal to the input of the first inverter, the input of the other signal terminals of the switch circuit of the first inverter connected to, the Dynac Corporation latch circuit, a third inverter, a second transfer gate which is controlled by the clock signal, and sequentially connected in series a fourth inverter configured, the second transfer gate and the fourth connecting the node to the one of the signal terminals of the switch circuit between the inverter's, the control circuit, the upper case is the frequency of the clock signal is high スイッチ回路をオフ状態に制御し、該周波数が低く又はクロック停止時にはオン状態に制御するよう構成した、 ことを特徴とする請求項4に記載の論理回路装置。 It controls the switch circuit in the OFF state, at the time the frequency is low or clock stop configured to control the ON state, the logic circuit device according to claim 4, characterized in that.
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