JPH0714836A - Semiconductor device of multilayer inter-connection structure - Google Patents

Semiconductor device of multilayer inter-connection structure

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JPH0714836A
JPH0714836A JP5146430A JP14643093A JPH0714836A JP H0714836 A JPH0714836 A JP H0714836A JP 5146430 A JP5146430 A JP 5146430A JP 14643093 A JP14643093 A JP 14643093A JP H0714836 A JPH0714836 A JP H0714836A
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JP
Japan
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formed
semiconductor device
lower metal
recess
surface
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Application number
JP5146430A
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Japanese (ja)
Inventor
Hidekazu Kondo
Yumiko Kouno
Nobuyuki Takeyasu
Hiroshi Yamamoto
浩 山本
有美子 河野
伸行 竹安
英一 近藤
Original Assignee
Kawasaki Steel Corp
川崎製鉄株式会社
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Publication date
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    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor

Abstract

PURPOSE:To provide a semiconductor device of a multilayer interconnection structure, which is superior in an adhesion between a connection plug and a metal wiring layer and has high contact resistance. CONSTITUTION:A semiconductor device of a multilayer interconnection structure comprises a lower metal wiring layer 30 formed on a substrate 10, an insulating film 40 formed on the surface of the substrate 10 including the wiring layer 30, an open hole 50 bored in the film 40 by a method, wherein a prescribed position on the film 40 is etched away to make the wiring layer 30 expose, and the wiring layer 30 directly under the open hole 50. Moreover, the device comprises a recessed part 51, which is formed by etching and has a diameter longer than that of the hole 50, and a via plug 52 formed in the recessed part 51 and in the hole 50 by growing a metal film from the recessed part 51 formed in the exposed wiring layer 30.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、化学気相成長法(CV The present invention relates to a chemical vapor deposition (CV
D法)を用いて製造された多層配線構造の半導体装置に関するものである。 Method D) to a semiconductor device with a multilayer wiring structure fabricated using.

【0002】 [0002]

【従来の技術】近年、半導体装置は、LSIからVLS In recent years, semiconductor device, VLS from LSI
Iへ、さらにはULSIへとその集積度を向上させており、これにともない配線の幅やヴィア孔等の接続孔の径における微細化が著しく進んでいる。 To I, further is progressing and is to improve the degree of integration, remarkable miniaturization in size of the connection hole such as a width and a via hole of the wiring due to the ULSI. このような半導体装置の高密度化、高集積化にともない多層配線技術及び金属配線の微細化に関する技術が要求されている。 Density of such a semiconductor device, technology has been requests for miniaturization of the multilayer wiring technique and the metal wiring due to high integration.

【0003】このような微細化に対して、従来のスパッタ法を用いた技術では対応できなくなりつつある。 [0003] For such miniaturization is becoming impossible to cope with techniques using conventional sputtering. 具体的には、スパッタ法を用いてヴィア孔内にヴィアプラグを形成した場合には、ヴィア孔の内周面に付着する金属膜厚が薄くなり、この部分で断線を生じることがある。 Specifically, in the case of forming a via plug in the via hole by a sputtering method, a metal film thickness to adhere to the inner circumferential surface of the via hole becomes thin, resulting in disconnection in this portion.
この結果、LSIの信頼性や歩留まりの低下をもたらすことになるからである。 As a result, since it would result in degradation of the reliability and yield of LSI.

【0004】そこで、提案されているのが、Al有機化合物等の有機金属材料を用いたCVD法である。 [0004] Therefore, that have been proposed, a CVD method using an organic metal material such as Al organic compound. このC The C
VD法は、微細孔に対して十分な埋め込みを行う技術として特に有効なものである。 VD method is particularly effective as a technique for sufficiently embedded against micropores. 具体的には、CVD法を用いてヴィア孔内にヴィアプラグを形成した半導体装置の製造は以下のように行われる。 Specifically, production of the semiconductor device forming a via plug in the via hole by a CVD method is carried out as follows.

【0005】まず、Si基板上に形成された下地絶縁膜上にAl合金からなる下層金属配線を形成する。 [0005] First, a lower layer metal wiring made of Al alloy on the underlying insulating film formed on a Si substrate. 次いで、下地絶縁膜上に層間絶縁膜を形成した後、層間絶縁膜にヴィア孔を形成する。 Next, after forming an interlayer insulating film over the base insulating film, forming a via hole in the interlayer insulating film. 次に、選択CVD法によってヴィア孔内にのみAlを堆積して埋め込み、ヴィアプラグ51を形成し、スパッタ法でAl合金膜を形成し、所定のパターンに加工することによって上層金属配線60 Next, embedded by depositing only Al in the via hole by a selective CVD method, to form a via plug 51, and an Al alloy film by sputtering, the upper metal interconnect by processing into a predetermined pattern 60
を形成して半導体装置を製造する。 Forming a fabricating a semiconductor device.

【0006】 [0006]

【発明が解決しようとする課題】しかし、このようにC The object of the invention is to be Solved However, C in this way
VD法を用いて製造された半導体装置のAlやAl合金等を堆積したヴィア孔等の微細孔には、下層金属配線とヴィアプラグ等との界面における原子レベルでの密着性が不十分であったり、清浄化処理等の前処理工程に用いるガス(例えば、塩素系RIEにおける残留Cl)により、不純物等が生成していたりするという問題点がある。 The micropores of the via hole or the like is deposited Al or Al alloy of a semiconductor device manufactured using the VD method, a adhesion at atomic level at an interface between the lower metal wiring and the via plug and the like insufficient or, a gas used for the pre-treatment step such as the cleaning process (e.g., residual Cl in chlorine RIE) by, there is a problem that impurities are or have been generated. 特にRIEを用いて下層金属配線表面のエッチング加工を行なった場合には、Clなどのイオンが加速され高い運動エネルギーを有しているため、被加工物である下層金属配線の内部に深く侵入してしまい、残留が多かった。 In particular, when subjected to etching of the underlying metal interconnect surface using RIE, since the ions such as Cl has an accelerated high kinetic energy, deeply penetrates into the lower metal interconnect as a workpiece and it will, remaining there were many. またさらにこのような高エネルギーイオンによって、ヴィア孔側壁から層間絶縁膜の構成元素がスパッタされ、ヴィア孔底に付着するため、完全に清浄な表面状態を得ることが困難であるという問題もあった。 Further by such high energy ions also constituent elements of the interlayer insulating film from the via hole sidewalls is sputtered, to adhere the via hole bottom, there is a problem that it is difficult to obtain a completely clean surface state .

【0007】このような密着性の不十分さや不純物等の生成は、EM寿命の低下といった信頼性の低下をもたらすのみならず、接触抵抗の増加をも招くので好ましくない。 [0007] undesirable product such as insufficient and impurities such adhesion not only results in a reduction in reliability such as deterioration of the EM lifetime, since also lead to an increase in contact resistance.

【0008】そこで、本発明は、このような問題点を解決した多層配線構造の半導体装置を提供することを目的とする。 [0008] Therefore, an object of the present invention to provide a semiconductor device with a multilayer wiring structure that solves this problem.

【0009】 [0009]

【課題を解決するための手段】上記問題点を解決するために、本発明に係る多層配線構造の半導体装置は、基板上に形成された下層金属配線と、下層金属配線を含む面上に形成された絶縁膜と、絶縁膜の所定の位置をエッチング除去して下層金属配線を露出させることにより穿設された開孔と、開孔直下の下層金属配線を、さらにエッチングして形成された開孔の径よりも広い径を有する凹部と、露出した下層金属配線に形成された凹部から金属を成長させることにより凹部内及び開孔内に形成されたヴィアプラグと備えていることを特徴とする。 In order to solve the above problems SUMMARY OF THE INVENTION A semiconductor device with a multilayer wiring structure according to the present invention, formed on a surface including a lower metal wiring formed on a substrate, a lower metal interconnect an insulating film, a hole bored by exposing the lower metal wiring predetermined position is removed by etching the insulating film, a lower metal interconnect apertures immediately below, which is formed by further etching to open characterized in that it comprises a recess having a wider diameter than the diameter of the holes, and the via plug formed in the recess and the opening by growing a metal from the recess formed in the lower metal wiring exposed .

【0010】また、凹部を形成する面の表面には複数の溝、1又は2以上の突起、複数の凹凸が形成されていることが望ましい。 Further, a plurality of grooves on the surface of the surface forming the recess, one or more projections, it is desirable that a plurality of irregularities are formed.

【0011】 [0011]

【作用】上記の構成によれば、ヴィアプラグと下層金属配線との界面の面積は非常に広いため、Al膜の成長の核となる面が広がっているので、RIEなどを行った際に付着したCl等の不純物が完全に取り除かれていなくてもヴィアプラグは下層金属配線から確実に成長している。 SUMMARY OF] According to the above arrangement, since the area of ​​the interface is very wide in the via plug and the lower metal interconnect, since the spread The core surface of the growth of the Al film, adhered to when performing a like RIE via plug even impurities not be completely removed, such as Cl was is growing reliably from the lower metal interconnect. 更に、ヴィア孔直下部分にはRIE時にCl等が高エネルギーイオンとして打ち込まれているために、その除去が困難であるのに対して、下層金属配線に形成され、開孔よりも広い形を有する凹部はClイオン等が打ち込まれておらず、表面に化学反応によるCl等が吸着しているにすぎないので、その除去は容易である。 Furthermore, in order to Cl, etc. during RIE in the via hole portion beneath are implanted as the high-energy ions, for the removal of difficult, are formed on the lower metal interconnect has a broad shape than opening recesses are not implanted is Cl ions, since Cl, etc. by a chemical reaction on the surface is merely adsorbed, its removal is easy. 従って、Cl等を除去した後にこの部分からの核発生が容易である。 Therefore, it is easy nucleation from this portion after removal of the Cl and the like. また、ヴィアプラグと下層金属配線との界面の面積が広いことから、ヴィアプラグと下層金属配線との接触抵抗を小さくすることができる。 Further, since the wide area of ​​the interface between the via plug and the lower metal interconnect can be reduced contact resistance between the via plug and the lower metal interconnect.

【0012】 [0012]

【実施例】以下、添付図面を参照して本発明のいくつかの実施例について説明する。 EXAMPLES Hereinafter, with reference to the accompanying drawings of some embodiments of the present invention will be described.

【0013】図1に基づいて本発明の第1実施例に係る半導体装置について説明する。 [0013] A semiconductor device is described according to the first embodiment of the present invention with reference to FIG. 第1実施例に係る半導体装置は、Si基板10上に下地絶縁膜20が形成され、 The semiconductor device according to the first embodiment, the base insulating film 20 is formed on the Si substrate 10,
この下地絶縁膜20上にAl合金膜31からなる下層金属配線30が形成されている。 The lower metal wiring 30 made of Al alloy film 31 on the base insulating film 20 is formed. 下層金属配線30の形成された下地絶縁膜20上には絶縁膜である層間絶縁膜4 On the underlying insulating film 20 formed of the lower metal wiring 30 is an insulating film interlayer insulating film 4
0が形成されている。 0 is formed. この層間絶縁膜40にはヴィア孔50が穿設されている。 Via hole 50 is bored in the interlayer insulating film 40. ヴィア孔50直下の下層金属配線30には、ヴィア孔50の内径よりも広い内径であって、かつ、底部がすり鉢状の凹部51が凹設されている。 The lower metal wiring 30 immediately below the via hole 50, a diameter larger than the inner diameter of the via hole 50, and bottom conical recess 51 is recessed. この凹部及びヴィア孔50の内側にはAlからなるヴィアプラグ52が設けられている。 Via plug 52 made of Al is provided on the inner side of the recess and the via hole 50. このときヴィアプラグ52と下層金属配線30との界面である凹部51は非常に広いため、Al膜の成長の核となる面が広がっている。 At this time, since the recess 51 is very wide is the interface between the via plug 52 and the lower metal wiring 30, is spreading The core surface of the growth of the Al film. しかも、ヴィア孔直下部分からはRIEなどを行った際に打ち込まれて残留したCl等の不純物が完全には取り除かれていなくてもCl等のイオンが打ち込まれていないアンダーカット部からは完全に除去されているためヴィアプラグ52は下層金属配線30から確実に成長している。 Moreover, completely from the undercut portion which is not implanted ions such as Cl even if not are removed completely impurities such as Cl remaining being driven when performing a like RIE from the via hole portion immediately below via plug 52 for being removed it is growing surely from the lower metal wiring 30. そして、層間絶縁膜40の上面には上層金属配線60が形成されている。 Then, the upper metal wiring 60 is formed on the upper surface of the interlayer insulating film 40. この上層金属配線60と下層金属配線30とはヴィアプラグ52によって電気的に接続されている。 This is the upper metal wiring 60 and the lower metal wiring 30 is electrically connected by the via plug 52. 上層金属配線60は、下層金属配線30と同様にAl合金の膜で形成されている。 Upper metal wiring 60 is formed likewise in film Al alloy as the lower metal wiring 30. このとき使用されるAl合金としてはCuが0.5重量%含まれているものであるが、これに拘らず上層金属配線60に用いられるものと下層金属配線30に用いられるものとで同一成分の合金であっても、異なる成分の合金であってもよい。 Identical components in this case As the Al alloy used in which Cu is contained 0.5 wt%, and which to that used in to those used in spite upper metal interconnect 60 lower metal wiring 30 even the alloy may be an alloy of different components.

【0014】なお、Si基板10内および表面には拡散層、ゲート電極等の半導体装置として必要な構造が形成されている。 [0014] The diffusion layer in the Si substrate 10 and in the surface, the required structure is formed as a semiconductor device such as a gate electrode. 下地絶縁膜20の必要な位置にはコンタクト孔が存在し、下層金属配線30と、拡散層もしくはゲート電極あるいはその他の構造とを接続するコンタクト構造が形成されている。 The required position of the underlying insulating film 20 is present the contact holes, a lower metal interconnect 30, a contact structure for connecting the diffusion layer or gate electrode, or other structure is formed. 金属配線等と絶縁膜との間には、必要に応じてTiN等を用いた反射防止膜やバリアメタルが形成されている。 Between the insulating film metal interconnection or the like, the anti-reflection film and the barrier metal using TiN or the like as needed are formed. また、上層金属配線60上にさらに新たな層間絶縁膜40および金属配線をそれぞれ1層もしくはそれ以上積層することもできる。 It may be laminated single layer or more further new interlayer insulating film 40 and metal wiring on the upper metal interconnect 60. 次に、図2及び図3に基づいて本発明の実施例に係る半導体装置の製造方法について説明する。 Next, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. まず、図2(a)に示すように、Si基板10の表面に下地絶縁膜20を形成し、この下地絶縁膜20上にスパッタ法でAl合金を3 First, as shown in FIG. 2 (a), a base insulating film 20 on the surface of the Si substrate 10, an Al alloy by sputtering on the underlying insulating film 20 3
00ないし800nmの膜厚に堆積させ、Al合金膜3 00 to be deposited to a thickness of 800 nm, Al alloy film 3
1を形成する。 To form a 1. 次に、Al合金膜31を所定の配線パターンに加工して下層金属配線30を形成する。 Next, a lower metal interconnect 30 by processing the Al alloy film 31 in a predetermined wiring pattern. 配線パターンの形成は、露光装置を用いてレジストパターンを形成した後、Cl系のガスを用いたRIE(リアクティブ・イオン・エッチング)によってなされる。 Formation of the wiring pattern is formed by forming a resist pattern using the exposure apparatus is performed by RIE (reactive ion etching) using Cl-based gas. 次に、図2 Next, as shown in FIG. 2
(b)に示すように、下層金属配線30の形成された下地絶縁膜20上に厚さ1μmの層間絶縁膜40を形成する。 (B), the formed interlayer insulating film 40 having a thickness of 1μm on the underlying insulating film 20 formed of the lower metal wiring 30. この層間絶縁膜40は、プラズマCVD法によってSiO 2を堆積させてSiO 2膜を形成し、SOG(S The interlayer insulating film 40, by depositing SiO 2 to form an SiO 2 film by a plasma CVD method, SOG (S
pin on Glass)を塗布してSOG膜を形成し、必要な温度で加熱処理を行うことによって形成される。 pin on Glass) was applied to form an SOG film is formed by performing heat treatment at a required temperature. その後、再びプラズマCVD法によってSiO 2を堆積させてSiO 2膜を形成する。 Then, depositing a SiO 2 to form a SiO 2 film again by a plasma CVD method.

【0015】次に、層間絶縁膜40の上にフォトマスクをセットし、露光装置を用いてレジストパターンを形成した後、RIE室でフッ素系のガスを用いたRIEによって図2(c)に示すように、層間絶縁膜40に、内径が0.3〜1μmのヴィア孔50を形成する。 Next, set the photomask on the interlayer insulating film 40, shown in FIG. 2 (c) by RIE after forming a resist pattern, using a fluorine-based gas by RIE chamber using an exposure apparatus as the interlayer insulating film 40, the inner diameter to form a via hole 50 of 0.3~1Myuemu. 次に、R Then, R
IE室においてプラズマエッチングによりヴィア孔50 Via hole 50 by plasma etching in IE chamber
底部に露出した下層金属配線30(Al合金膜)の清浄化のためのエッチングを行う。 Etched for cleaning the lower metal wiring exposed at the bottom 30 (Al alloy film). この清浄化処理を行うのは、ヴィア孔50底部に露出した下層金属配線30の表面には、RIEを行った際及びRIEの後に大気に曝した際に堆積物やアルミナ膜等が付着し、これらの堆積物やアルミナ膜はCVD法におけるAl堆積を阻害するため除去する必要があるからである。 Performing this cleaning process, the surface of the lower metal wiring 30 exposed in the via hole 50 bottom sediments and alumina film or the like is deposited upon exposure to the atmosphere after the time and RIE was RIE, these deposits or alumina films it is necessary to remove for inhibiting Al deposition in the CVD method. このエッチングには、Cl系のガス、具体的にはC12ガスおよびHC The etching, Cl-based gas, in particular C12 gas and HC
1,CC14,SiC14,BC13,PC13,As 1, CC14, SiC14, BC13, PC13, As
C13等のCl化合物ガスを単独または2種以上混合した状態で、必要ならばHe,Ar,N2等の希釈ガスを加えて使用する。 In a state where the Cl compound gas C13 such mixed alone or, if necessary He, by adding diluent gas Ar, N2, etc. used. またHBr,BBr3等の臭素系のガスを使用することも可能である。 It is also possible to use bromine-based gas HBr, etc. BBr3. ただし下層金属配線3 However lower metal wiring 3
0表面のアルミナを確実に除去するためには、BC1 0 To ensure removal of alumina surface, BC1
3,PC13等の還元性のあるガスを単独もしくは混合ガスの一成分として使用し、かつイオンエネルギーの高い条件を使用することが好ましい。 3, a reducing of certain gases, such as PC13 used as a component of a single or a mixed gas, and it is preferable to use a high ion energy conditions.

【0016】ここでは以下のエッチング条件を使用したBCl 3の分圧が80mTorr、Arの分圧が20m [0016] Here 80mTorr partial pressure of BCl 3 using the following etching conditions, the partial pressure of Ar is 20m
Torr、プラズマ電力は0.05W/cm 2である。 Torr, plasma power is 0.05 W / cm 2.
清浄化処理に要する時間は約2分であるが、さらにこれより3分程エッチングを続けて図3(a)に示すように下層金属配線30に凹部51を形成した。 The time required for the cleaning process is about 2 minutes, to form a recess 51 in the lower metal wiring 30 as shown in FIG. 3 (a) further continued from about 3 minutes etching this. この時、凹部51の表面積はヴィア孔面積の約5倍に拡大された。 At this time, the surface area of ​​the recess 51 was expanded to about 5 times the via hole area.

【0017】次に、RIE室から基板を超高真空(1× [0017] Next, the substrate from the RIE chamber ultra-high vacuum (1 ×
10 -11 Torr)下でCVD室に搬送する。 10 -11 Torr) to convey to the CVD chamber under. CVD室においてAl原料であるDMAH(AlH(C An Al raw material in the CVD chamber DMAH (AlH (C
32 :Dimethyl−alminum−hyd H 3) 2: Dimethyl-alminum -hyd
ride)のガスと、水素とを原料とする熱CVD法でヴィア孔50内にのみ底面から選択的にAlを堆積させることによって図3(b)に示すように、ヴィア孔50 And gas ride), and by selective deposition of Al from the bottom only in the via hole 50 by a thermal CVD method as a raw material of hydrogen as shown in FIG. 3 (b), the via hole 50
内にヴィアプラグ52を形成する。 Forming a via plug 52 within. このとき、DMAH In this case, DMAH
ガスを供給してCVD成膜を開始する直前に、30秒間、水素のみを供給し、圧力、温度は上記の成膜条件に保った。 Just before the gas is supplied to start the CVD film formation, 30 seconds, to supply only the hydrogen pressure, temperature was maintained at the film forming conditions. この処理によって、アンダーカット部の下層金属配線表面に吸着していたClは完全に除去される。 This process, Cl adsorbed on the lower metal interconnect surface of the undercut portion is completely removed. その後引き続いてDMAHガスの供給を開始し、Alの堆積を開始した。 Then subsequently starting the supply of DMAH gas to initiate the deposition of Al. このように表面積が非常に広い凹部51 Thus the surface area is very broad recess 51
からAlを堆積させてヴィアプラグ52を形成すると、 When depositing a Al to form a via plug 52 from
Al膜が成長する際に核となる面が広がっている。 Al film is spread surface as a core in growing. しかもヴィア孔直下部分からはRIE等を行った際に打ち込まれて残留したCl等の不純物が取り除かれていなくてもCl等のイオンが打ち込まれていないアンダーカット部からは完全に除去されているためAlは下層金属配線から確実に成長することになる。 Moreover is completely removed from the undercut portion from the via hole portion immediately below is not implanted ions such as Cl even if not removed impurities such as Cl remaining being driven when performing the RIE, etc. since Al will be grown reliably from the lower metal interconnect. このときのCVDを行う条件は、水素ガス流量100sccm、バブリング温度25℃で行う。 Condition for CVD in this case, hydrogen gas flow rate 100 sccm, carried out at a bubbling temperature 25 ° C.. なお、この成膜を行うCVD反応容器内の全圧は2Torr、基板温度230℃である。 Incidentally, the total pressure in the CVD reactor for performing the film formation 2 Torr, a substrate temperature of 230 ° C.. また、このヴィアプラグ52の形成のためにAlを堆積するのに要した時間は3分であった。 The time taken to deposit the Al for forming the via plug 52 was 3 minutes.

【0018】DMAHの他に使用可能な有機Al化合物としてはトリメチルアミンアラン、ジメチルアミンアラン、トリエチルアミンアラン、トリイソブチルアニミニウム、トリメチルアルミニウム、DMAHとトリメチルアルミニウムとの分子間化合物などが有る。 [0018] trimethylaminealane as other available organic Al compound of DMAH, dimethylamine Alan, triethylamine alane, triisobutylaluminum Ani mini um, trimethylaluminum, etc. intermolecular compound of DMAH and trimethylaluminum is present.

【0019】また、シクロペンダジエニル・トリエチルフォスフィン銅等の銅を含むガスを同時に供給してAl Further, by supplying a gas containing copper such as cyclopentadienyl, triethyl phosphine copper simultaneously Al
−Cu合金を選択堆積することや、その他のアルミ膜質改善に有効な不純物を含むガスを供給して、Al−T And selecting deposited -Cu alloy, by supplying a gas containing an effective impurity other aluminum film quality improvement, Al-T
i,Al−Si,Al−Sc等の合金を選択堆積することも可能である。 i, it is possible to select depositing Al-Si, alloys such as Al-Sc.

【0020】次に、ヴィアプラグ52上面及び層間絶縁膜40上にスパッタ法でAlを400ないし1000n Next, to 400 to the Al by sputtering on the via plug 52 top and the interlayer insulating film 40 1000n
mの膜厚に堆積させAl合金膜を形成し、上述した下層金属配線30を形成するときと同様の方法を用いて、図3(c)に示すように、上層金属配線60を形成し、多層配線構造の半導体装置を製造する。 Deposited to a thickness of m to form an Al alloy film, using the same method as in forming the lower metal wiring 30 described above, as shown in FIG. 3 (c), to form an upper metal wiring 60, manufacturing a semiconductor device with a multilayer wiring structure.

【0021】本発明のヴィア構造を使用した半導体装置を完成するまでには、ヴィアプラグ52形成後に表面保護膜の形成や、プロセスダメージを除去するための熱処理等が行われる。 [0021] until complete a semiconductor device using a via structure of the present invention, formation and surface protective film after the via plug 52 is formed, heat treatment for removing process damage is done.

【0022】さらに、Si基板10内および表面には拡散層、ゲート電極等の半導体装置として必要な構造が形成されている。 Furthermore, the diffusion layers on the Si substrate 10 and in the surface, the required structure is formed as a semiconductor device such as a gate electrode. 下地絶縁膜20の必要な位置にはコンタクト孔が存在し、下層金属配線30と、拡散層もしくはゲート電極あるいはその他の構造とを接続するコンタクト構造が形成されている。 The required position of the underlying insulating film 20 is present the contact holes, a lower metal interconnect 30, a contact structure for connecting the diffusion layer or gate electrode, or other structure is formed. 金属配線等と絶縁膜との間には、必要に応じてTiN等を用いた反射防止膜やバリアメタルが形成されている。 Between the insulating film metal interconnection or the like, the anti-reflection film and the barrier metal using TiN or the like as needed are formed. また、上層金属配線60上にさらに新たな層間絶縁膜40および金属配線をそれぞれ1層もしくはそれ以上積層することもできる。 It may be laminated single layer or more further new interlayer insulating film 40 and metal wiring on the upper metal interconnect 60. なおここでは、清浄化処理後同一条件でエッチングを続けることによって凹部51を形成した例を示したが、他の方法によって形成することも可能である。 Note here, an example in which a recess 51 by continuing etching in cleaning process after the same conditions, can be formed by other methods.

【0023】例えば、平行平板型RIE装置を使用した場合には、清浄化処理後に、プラズマ電力を低下させることによってイオンエネルギーを下げた条件でエッチングを続けることによって凹部51を形成してもよい。 [0023] For example, when using a parallel plate RIE apparatus, after the cleaning process, it may be a recess 51 by continuing the etching under conditions lowered ion energy by lowering the plasma power. このような方法によれば、凹部51を形成するときにヴィア孔直下部分に照射されるCl等のイオンエネルギーが低下するため、その除去が容易になる。 According to this method, since the ion energy of Cl or the like to be irradiated in the via hole portion beneath when forming the recess 51 is lowered, its removal is facilitated. 同時に、ヴィア孔側壁から層間絶縁膜の構成元素がスパッタされてヴィア孔底に付着する量が減少し、凹部51の表面をより清浄できる。 At the same time, is composed elements sputtered interlayer insulating film from the via hole side wall reduces the amount adhering to the via hole bottom, can be cleaner the surface of the recess 51. さらに、イオンエネルギーが高い状態でエッチングを続けると、下層金属配線表面から金属元素がスパッタされてヴィア孔側壁に付着し、ヴィアプラグ形成のための選択CVDの選択性が劣化するが、イオンエネルギーを下げることによってこの現象も防止できる。 Moreover, continuing the etching at the ion energy high, the metal element from the lower metal wiring surface is sputter deposited in the via hole side wall, while the selectivity of the selective CVD for the via plug formation is deteriorated, the ion energy it is possible to prevent this phenomenon by lowering.

【0024】同様に、高周波バイアスを併用したECR [0024] Similarly, ECR, which was a combination of high-frequency bias
エッチング装置のようにプラズマ密度とバイアス電圧を独立に制御できるエッチング装置で清浄化処理を行う場合には、プラズマ励起用マイクロ波電力は一定のままでバイアス用高周波電力のみを下げ、バイアス電圧を下げた条件でエッチングを続けてもよい。 When performing cleaning process with an etching apparatus that can control the plasma density and a bias voltage independently as etching apparatus, plasma excitation microwave power lowers only high frequency bias power remains constant, lowering the bias voltage it may continue the etching in the conditions. さらに極端な場合としては、凹部51を形成する時にはプラズマを停止し、Cl系のガスの化学反応のみでエッチングを行ってもよい。 Still extreme case, to stop the plasma when forming the recesses 51, only the chemical reaction of Cl-based gas etching may be performed. これらの方法によってさらに凹部からのCl等の不純物の除去が容易になり、またヴィア孔側壁や下層金属配線表面からのスパッタも防止することができる。 Removal of impurities such as Cl from further recess by these methods can be easily and can be prevented sputtered from the via hole side wall and the lower metal interconnect surfaces.

【0025】さらにまた、使用するガスを清浄化処理と凹部形成とで変化させることも可能である。 [0025] Furthermore, it is also possible to vary the gas used in the cleaning process and the recess formation. なぜなら、 This is because,
清浄化処理にはBC13,PC13等の還元性のあるガスを単独もしくは混合ガスの一成分として使用して、アルミナの除去を確実に行うことが好ましいが、これらのガスではB,Pが下層金属配線表面に堆積して接触抵抗増大や、ヴィア孔側壁に堆積して選択CVDの選択性劣化の原因になったりする可能性があるためである。 The cleaning process using a gas with a reducing such as BC13, PC 13 as one component of a singly or mixed gas, it is preferable to reliably perform removal of alumina, these gases B, P is the lower metal contact resistance increases and deposited on the wire surface, there is a possibility to or causing the selective CVD of selectivity deterioration deposited on the via hole side wall. 従って凹部形成には、C12等の単独もしくはそれを希釈ガスと混合したような、堆積物発生の少ないガスに切り替え、このような問題の発生を防止することが有効である。 Thus the recess formation, such as mixed alone or diluent gas that of C12, etc., switched to a low gas of deposits occurs, it is effective to prevent occurrence of such problems. 次に、このような方法によって形成されるヴィアプラグと下層金属配線との接触抵抗を評価するために、従来の構造にかかる半導体装置と本発明にかかる半導体装置との比較実験を行った。 Next, in order to evaluate the contact resistance with such via plug formed by the method and the lower metal wiring was performed comparative experiments with a semiconductor device according to the semiconductor device and the present invention according to the conventional structure.

【0026】この実験を行うに当たっては、本発明にかかるものも従来技術にかかるものもいずれについても通常の露光パターニングによりヴィアチェーンを形成するように上層金属配線を形成して行った。 [0026] In conducting this experiment, which according to the present invention was also carried out to form an upper metal wiring so as to form a via chain by a normal exposure patterning for any others according to the prior art.

【0027】この結果が次に示す表である。 [0027] is a table showing the results next. なお、この表で接触抵抗としては半導体装置内に含まれるそれぞれのヴィア孔の内径ごとの平均値で比較して示すこととし、またチェーンの抵抗値から、上層および下層の配線部分、ならびにプラグ部分の抵抗を計算によって求めた値を減じ、接触抵抗の寄与分のみを求めて示した。 Incidentally, the fact that in comparison with the average value for each inner diameter of each via hole As the contact resistance at the table included in the semiconductor device, and from the resistance value of the chain, the upper and lower wiring portion, and the plug portion subtracting the value determined for the resistance by calculation showed seeking only contribution of the contact resistance.

【0028】 [0028]

【表1】 [Table 1]

【0029】この表からわかるように、本発明ではヴィア径1.0から0.3μmの範囲で接触抵抗は全て0. [0029] All As can be seen from this table, the contact resistance in the range of the via diameter 1.0 0.3μm in the present invention is 0.
05Ω以下、すなわち計算誤差以下であった。 05Ω or less, that were less calculation errors. これに対して従来技術では全てのヴィア径において本発明に比較して高く、0.5μm径では8倍以上、0.3μm径では30倍以上と、少なくとも0.5μm径以下では面積の差以上に大きな接触抵抗の差が得られていることがわかる。 In contrast high compared to the present invention in all of the via diameter in the prior art, more than eight times the 0.5μm diameter, more than 30 times in the 0.3μm diameter and, more differences in the area under at least 0.5μm diameter or less it can be seen that a large difference in contact resistance are obtained. この結果は、ヴィアプラグと下層金属配線との界面を凹状にして界面の面積を広げることが出来ただけに留まらず、アンダーカット部ではCl等の不純物の除去が効率的に行え、かつヴィア孔側壁から層間絶縁膜の構成元素がスパッタされて付着する現象も起こらず、容易に清浄な接触界面が得られ、その結果として低い接触抵抗が得られていると解釈できる。 This result, not only the interface between the via plug and the lower metal interconnect only were able to extend the area of ​​the interface in the concave, the removal of impurities such as Cl is effectively performed in the undercut portion, and the via hole phenomenon that constituent elements of the interlayer insulating film from the side wall is attached is sputtered also not occur, easily clean contact interface can be obtained, interpreted as a lower contact resistance is obtained as a result.

【0030】このように、ヴィアプラグと下層金属配線との界面を凹状に形成することで、界面の面積を広げることができる上、特にアンダーカット部は不純物も少なくできるため、ヴィアプラグと下層金属配線との接触抵抗を小さくすることができる。 [0030] Thus, by forming the interface between the via plug and the lower metal interconnect concavely on can be widened area of ​​the interface, for particular undercut portions impurities may reduce, via plug and a lower metal it is possible to reduce the contact resistance between the wiring.

【0031】次に、図4に基づいて本発明の第2実施例に係る半導体装置について説明する。 [0031] Next, a semiconductor device will be described according to a second embodiment of the present invention with reference to FIG.

【0032】この半導体装置が、第1実施例に係る半導体装置と異なる点はヴィアプラグと下層金属配線との界面の形状にある。 [0032] The semiconductor device, the semiconductor device differs from that according to the first embodiment in shape of the interface between the via plug and the lower metal interconnect. 即ち、第1実施例ではヴィアプラグと下層金属配線との界面となるすり鉢状の凹部51の表面は滑らかな面であるのに対し、第2実施例ではこの凹部51の表面に突起52を設けた点にある。 That is, while the surface is smooth surface of the conical recess 51 in the first embodiment as the interface between the via plug and the lower metal interconnect, the projection 52 provided in the second embodiment the surface of the concave portion 51 It lies in the fact was.

【0033】この突起はAlによって形成されている。 [0033] The projection is formed by Al.
このように突起52を設けたことで界面の表面積を増加させることができるのでさらに接触抵抗を低減させることができる。 It is possible in this manner to increase the surface area of ​​the interface by a projection 52 provided thereby further reduce the contact resistance. また、界面の面積は非常に広いため、RI Further, since the area of ​​the interface is very wide, RI
Eなどを行った際に付着したCl等の不純物が完全には取り除かれていなくてもヴィアプラグは下層金属配線から確実に成長していることはいうまでもない。 Via plug even impurities not be removed completely such as Cl adhering when the went like E is naturally growing securely from the lower metal interconnect.

【0034】次に、図5に基づいて本発明の第3実施例に係る半導体装置について説明する。 [0034] Next, a semiconductor device will be described according to a third embodiment of the present invention with reference to FIG.

【0035】この半導体装置が、第1実施例に係る半導体装置と異なる点もヴィアプラグと下層金属配線との界面の形状にある。 [0035] The semiconductor device is in the shape of the interface between the semiconductor device and also via plug and a lower metal interconnect different according to the first embodiment. 即ち、第1実施例ではヴィアプラグと下層金属配線との界面となるすり鉢状の凹部51の表面は滑らかな面であるのに対し、第3実施例ではこの凹部51の表面に複数の溝53を設けた点にある。 That is, while the surface is smooth surface of the conical recess 51 in the first embodiment as the interface between the via plug and the lower metal wiring, a plurality of grooves 53 on the surface of the third embodiment the recess 51 some to the point provided.

【0036】この溝53は凹部51をエッチングして形成したものである。 [0036] The grooves 53 are those formed by etching the recess 51. このように溝53を設けたことで界面の表面積を増加させることができるのでさらに接触抵抗を低減させることができる。 Since it is possible to increase the surface area of ​​the interface by providing the groove 53 can be further reduced contact resistance. また、界面の面積は非常に広いため、RIEなどを行った際に付着したCl等の不純物が完全には取り除かれていなくてもヴィアプラグは下層金属配線から確実に成長していることはいうまでもない。 Further, since the area of ​​the interface is very wide, via plug even impurities not be removed completely such as Cl adhering when the conducted such as RIE is say that is growing reliably from the lower layer metal wiring until no.

【0037】次に、図6に基づいて本発明の第4実施例に係る半導体装置について説明する。 [0037] Next, a semiconductor device will be described according to a fourth embodiment of the present invention with reference to FIG.

【0038】この半導体装置が、第1実施例に係る半導体装置と異なる点はヴィアプラグと下層金属配線との界面の形状にある。 [0038] The semiconductor device, the semiconductor device differs from that according to the first embodiment in shape of the interface between the via plug and the lower metal interconnect. 即ち、第1実施例ではヴィアプラグと下層金属配線との界面となるすり鉢状の凹部51の表面は滑らかな面であるのに対し、第4実施例ではこの凹部51の表面にさらに凹部54を設けて表面に凹凸を設けた点にある。 That is, while the surface is smooth surface of the conical recess 51 in the first embodiment as the interface between the via plug and the lower metal interconnect, in the fourth embodiment further recess 54 in the surface of the concave portion 51 It lies in having irregularities on the surface provided.

【0039】この凹凸は凹部51をエッチングして形成したものである。 [0039] The irregularities are those formed by etching the recess 51. このように凹凸54を設けたことで界面の表面積を増加させることができるのでさらに接触抵抗を低減させることができる。 Since it is possible to increase the surface area of ​​the interface by having irregularities 54 can be further reduced contact resistance. また、界面の面積は非常に広いため、RIEなどを行った際に付着したCl等の不純物が完全には取り除かれていなくてもヴィアプラグは下層金属配線から確実に成長していることはいうまでもない。 Further, since the area of ​​the interface is very wide, via plug even impurities not be removed completely such as Cl adhering when the conducted such as RIE is say that is growing reliably from the lower layer metal wiring until no.

【0040】この突起はAlによって形成されている。 [0040] The projection is formed by Al.
このように突起52を設けたことで界面の表面積を増加させることができるのでさらに接触抵抗を低減させることができる。 It is possible in this manner to increase the surface area of ​​the interface by a projection 52 provided thereby further reduce the contact resistance.

【0041】 [0041]

【発明の効果】以上、詳細に説明したように、本発明によれば、ヴィアプラグと下層金属配線との界面の面積は非常に広いため、Al膜の成長の核となる面が広がっている。 Effect of the Invention] As described above in detail, according to the present invention, since the area of ​​the interface is very wide in the via plug and the lower metal interconnect, is spreading The core surface of the growth of the Al film . RIEなどを行った際に付着したCl等の不純物がヴィア孔直下部分からは完全には取り除かれていなくてもアンダーカット部分からは完全に除去されているためヴィアプラグは下層金属配線から確実に成長している。 Via plug the impurity such as Cl adhered to when performing RIE or the like is completely removed from the undercut even if not completely removed from the via hole directly under part ensures the lower metal interconnect Growing. このため、EM寿命が長くなる。 For this reason, EM life is long. また、ヴィアプラグと下層金属配線との界面の面積が広く、不純物も少いことから、ヴィアプラグと下層金属配線との接触抵抗を小さくすることができる。 Further, a large area of ​​the interface between the via plug and the lower metal interconnect, since impurities less, it is possible to reduce the contact resistance between the via plug and the lower metal interconnect. 従って、信頼性の高い半導体装置を製造することができる。 Therefore, it is possible to manufacture a highly reliable semiconductor device.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1実施例に係る半導体装置の断面図である。 1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention.

【図2】本発明の実施例に係る半導体装置の各製造工程を示す図である。 It is a diagram showing manufacturing steps of a semiconductor device according to the embodiment of the present invention; FIG.

【図3】本発明の実施例に係る半導体装置の各製造工程を示す図である。 3 is a diagram showing the manufacturing steps of a semiconductor device according to an embodiment of the present invention.

【図4】本発明の第1実施例に係る半導体装置の断面図である。 It is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention; FIG.

【図5】本発明の第1実施例に係る半導体装置の断面図である。 5 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention.

【図6】本発明の第1実施例に係る半導体装置の断面図である。 6 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

10…Si基板、20…下地絶縁膜、30…下層金属配線、40…層間絶縁膜、50…ヴィア孔、51…界面、 10 ... Si substrate, 20 ... base insulating film, 30 ... lower layer metal wiring, 40 ... interlayer insulation film, 50 ... via hole, 51 ... interface,
52…ヴィアプラグ、60…上層金属配線 52 ... via plug, 60 ... upper layer metal wiring

───────────────────────────────────────────────────── フロントページの続き (72)発明者 竹安 伸行 千葉県千葉市中央区川崎町1番地 川崎製 鉄株式会社技術研究本部内 (72)発明者 山本 浩 千葉県千葉市中央区川崎町1番地 川崎製 鉄株式会社技術研究本部内 ────────────────────────────────────────────────── ─── of the front page continued (72) inventor Takeyasu Nobuyuki Chiba City, Chiba Prefecture, Chuo-ku, Kawasaki-cho, address 1 Kawasaki-made iron Co., Ltd. technology research in the headquarters (72) inventor Hiroshi Yamamoto Chiba City, Chiba Prefecture, Chuo-ku, Kawasaki-cho, one address Kawasaki made of iron Co., Ltd. technology research headquarters in

Claims (4)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 基板上に形成された下層金属配線と、 前記下層金属配線を含む面上に形成された絶縁膜と、 前記絶縁膜の所定の位置をエッチング除去して前記下層金属配線を露出させることにより穿設された開孔と、 前記開孔直下の前記下層金属配線を、さらにエッチングして形成された前記開孔の径よりも広い径を有する凹部と、 前記露出した下層金属配線に形成された前記凹部から金属を成長させることにより前記凹部内及び前記開孔内に形成されたヴィアプラグと備えていることを特徴とする多層配線構造の半導体装置。 Exposure to lower metal wiring 1. A formed on a substrate, an insulating film formed on a surface including the lower metal interconnect, the lower metal interconnection by etching away predetermined position of the insulating film and apertures bored by, the lower metal wiring immediately below the opening, further a recess and having a wider diameter than the diameter of the formed said aperture by etching, the lower layer metal wiring and the exposed the semiconductor device with a multilayer wiring structure characterized by comprising a via plug formed in the recess and the open hole by growing the metal from the formed said recess.
  2. 【請求項2】前記凹部を形成する面の表面には複数の溝が形成されていることを特徴とする請求項1に記載の多層配線構造の半導体装置。 2. A semiconductor device with a multilayer wiring structure according to claim 1, wherein a plurality of grooves are formed on the surface of the surface forming the recess.
  3. 【請求項3】前記凹部を形成する面の表面には1又は2 Wherein 1 is the surface of the surface forming the recess or 2
    以上の突起が形成されていることを特徴とする請求項1 Claim 1, characterized in that the above projection is formed
    に記載の多層配線構造の半導体装置。 The semiconductor device with a multilayer wiring structure according to.
  4. 【請求項4】前記凹部を形成する面の表面には、複数の凹凸が形成されていることを特徴とする請求項1に記載の多層配線構造の半導体装置。 The 4. A surface of the surface forming the recess, the semiconductor device with a multilayer wiring structure according to claim 1, wherein a plurality of irregularities are formed.
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