JPH07142940A - Mosfet power amplifier - Google Patents

Mosfet power amplifier

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JPH07142940A
JPH07142940A JP30968593A JP30968593A JPH07142940A JP H07142940 A JPH07142940 A JP H07142940A JP 30968593 A JP30968593 A JP 30968593A JP 30968593 A JP30968593 A JP 30968593A JP H07142940 A JPH07142940 A JP H07142940A
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offset
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power output
voltage
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Application number
JP30968593A
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Japanese (ja)
Inventor
Shinichi Akita
Taisuke Ikeda
泰典 池田
晋一 秋田
Original Assignee
New Japan Radio Co Ltd
新日本無線株式会社
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Abstract

PURPOSE: To reduce the invalid current of a power output stage, to reduce cross-over distortion and to efficiently drive a MOSFET power amplifier by providing offset stages before and behind a power output stage and providing amplifier stages amplifying input signals before and behind the offset stages.
CONSTITUTION: The positive side offset (level shift) stage 6 for PMOSFET Q1 and the negative side offset (level shift) stage 7 for NMOSFET Q2 are provided for the gate voltage bias of PMOSFET Q1 and NMOSFET Q2 in the power output stage 5. A positive side differential amplifier stage 8 is provided in the prestage of the positive side offset stage 6 and a negative side differential amplifier stage 9 in the prestage of the negative side offset stage 7. Voltage inputted to an input terminal 1 is impressed on the inverted input means of the differential amplifying stages 8 and 9. In such a case, the non- inverted input-sides of the differential amplifying stages 8 and 9 are connected to an output terminal 2, and they function as a voltage follower.
COPYRIGHT: (C)1995,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、携帯音響製品、携帯パーソナルコンピュータ、携帯マルチメディア機器、移動電話機等の携帯用電気機器において、音声信号を増幅するMOSFET電力増幅器に関するものである。 BACKGROUND OF THE INVENTION The present invention is a portable audio products, portable personal computers, portable multimedia devices, in portable electric devices such as mobile telephones, to a MOSFET power amplifier for amplifying the audio signal.

【0002】 [0002]

【従来の技術】携帯用電気機器の音声信号の電力増幅は、従来ではバイポーラトランジスタ回路によって実現されていたが、使用する電源電圧の低電圧化に伴って、 The power amplifier of the prior art audio signal of the portable electric equipment, in the conventional had been achieved by the bipolar transistor circuit, with the lowering of the power supply voltage to be used,
バイポーラトランジスタが本質的に持っているコレクタ・エミッタ間飽和電圧(Vce)が出力電圧の利用効率を落してしまい、結果として出力パワーが不十分となったり、電力効率が低下するという問題が大きくなってきた。 Bipolar transistor will drop the utilization efficiency of essentially have to have the collector-emitter saturation voltage (Vce) is the output voltage, or becomes output power insufficient as a result, a problem that power efficiency decreases increases to have.

【0003】そこで、昇圧回路を付加し、電源電圧を昇圧して電力増幅部を動作させることが行なわれてきたが、電力効率の面の改善は進まなかった。 [0003] Therefore, by adding a step-up circuit, it has been made possible to operate the power amplifier to boost the power supply voltage, improvement of the surface of the power efficiency was advanced.

【0004】一方、FET素子を使用して電力増幅器を構成する試みが成された。 On the other hand, it was made an attempt to constitute the power amplifier using FET devices. しかし、品質の要求が厳しくない分野には応用されているものの、ハイファイ分野では充分に高い電圧で動作させることができる場合以外は、実用化されていない。 However, although being applied to the field quality requirements are less stringent, unless it can be operated at a sufficiently high voltage is high fidelity field has not been put to practical use.

【0005】これは、FETは電流を駆動する能力がバイポーラトランジスタに劣っており、パイポーラトランジスタ並に電力を駆動しようとすると、それ以上に無効電力(貫通電流による)を消費する結果になることが不可避であるからである。 [0005] It is, FET is inferior ability to drive current to the bipolar transistor, an attempt to drive the electric power to the parallel bipolar transistors, can result in consumption of reactive power (due to through-current) to the more This is because it is inevitable.

【0006】ところで、近年バイアス電流を出力振幅に応じて制御する方法を実用化して、大振幅のときだけ電流駆動能力を増加させて電力効率を改善した、図4に示すようなMOSFET電力増幅器が提案されている(IE [0006] The method of controlling according to the recent bias current output amplitude and commercialized, with improved power efficiency is increased only current driving capability when a large amplitude, the MOSFET power amplifier as shown in FIG. 4 the proposed (IE
EE J.SOLID STATE CIRCUITS,Vol.SC-17,no.6,pp929-98 EE J.SOLID STATE CIRCUITS, Vol.SC-17, no.6, pp929-98
2, Dec.1982 )。 2, Dec.1982). この図5の回路は準ソースホロワ電力増幅器とよばれるもので、図中、1は入力端子、2は出力端子、3は正側増幅段、4は負側増幅段である。 The circuit of Figure 5 is called a quasi source follower power amplifier, in FIG, 1 is an input terminal, 2 an output terminal, 3 is the positive side amplifier stage 4 is a negative side amplifier stage. また5はCMOSプッシュプル構成の電力出力段であって、 The 5 is a power output stage of the CMOS push-pull configuration,
出力用PMOSFETQ1と出力用NMOSFETQ2 For output and the output PMOSFETQ1 NMOSFETQ2
とからなる。 Consisting of.

【0007】またこのような準ソースホロワ電力増幅器においては、入力無信号時の消費電力低減化のために、 [0007] In such a quasi source follower power amplifier, in order to reduce power consumption of the time of input no signal,
図5に示すように、増幅段3、4に対して入力オフセットを持たせる方法も提案されている。 As shown in FIG. 5, method for providing an input offset has been proposed with respect to the amplifier stage 3 and 4. V1、V2が入力オフセット電圧である(IEEEJ.SOLID STATE CIRCUITS,V V1, V2 is the input offset voltage (IEEEJ.SOLID STATE CIRCUITS, V
ol.SC-20,no.6,pp1200-1205, Dec.1982 )。 ol.SC-20, no.6, pp1200-1205, Dec.1982).

【0008】 [0008]

【発明が解決しようとする課題】ところで、上記したような準ソースホロワ電力増幅器においては、入力が無信号時には電力出力段5のMOSFETQ1、Q2のゲートは、無効電流(貫通電流)が少なくなり、且つクロスオーバ歪も少なくなるように、安定的に制御されなければならない。 [SUMMARY OF THE INVENTION Incidentally, in the quasi source follower power amplifier as described above, the gates of MOSFETs Q1, Q2 of the input at the time of no signal power output stage 5, reactive current (through current) is reduced, and as also reduced crossover distortion must be stably controlled.

【0009】すなわち、増幅段3、4内にオフセットがあってその出力電圧が所定の電圧からシフトしてしまうと、電力出力段5のMOSFETQ1、Q2に過大な無効電流が流れたり、逆に深く逆バイアスされてクロスオーバー歪が大きくなる等の問題が起こる。 [0009] That is, when the output voltage if there is an offset in the amplifier stage 3, 4 is shifted from a predetermined voltage, an excessive reactive current or flow through the MOSFETs Q1, Q2 of the power output stage 5, deeply conversely reverse biased problems such crossover distortion becomes large occurs.

【0010】また、入力側にオフセットを持たせた図5 [0010] In addition, FIG. 5, which was to have an offset to the input side
に示す準ソースホロワ電力増幅器では、そのオフセット電圧が増幅段3、4で増幅されるため、増幅段3、4に対称性(同一性)が要求されるがこれは困難であり、M In the quasi source follower power amplifier shown, therefore the offset voltage is amplified by the amplifier stage 3 and 4, although symmetry (identity) is required in the amplifier stage 3, 4 which is difficult, M
OSFETQ1、Q2からなる電力出力段5では上記した逆バイアスはより大きなものとなり易くクロスオーバの歪はより顕著となり易い。 OSFETQ1, easy crossover distortion reverse bias described above in the power output stage 5 consists of Q2 becomes larger ones likely to become more pronounced.

【0011】そこで、反対に逆バイアス量を低減しようとするとオフセット電圧をごく微少な値に設定する必要が生じるが、製造時のバラツキの影響を大きく受けるようになる。 [0011] Therefore, it is necessary to set the offset voltage when you try to reduce the reverse bias amount in opposite to a very small value occurs, so greatly affected by the variation in time of manufacturing.

【0012】本発明の目的は、安定したオフセットを行なって、上記した問題を解決し、電力出力段の少無効電流、低クロスオーバ歪を実現し、効率的に駆動できるようにしたMOSFET電力増幅器を提供することである。 An object of the present invention, performs a stable offset, to solve the problems described above, small reactive current of the power output stage, to achieve low cross-over distortion, efficiently drive can thus the MOSFET power amplifier it is to provide a.

【0013】 [0013]

【課題を解決するための手段】本発明の目的は、電力出力段がCMOS構成からなるプッシュプル型のMOSF Means for Solving the Problems The object of the present invention, the push-pull power output stage composed of a CMOS structure MOSF
ET電力増幅器において、上記電力出力段の前段にオフセット段を設け、該オフセット段の前段に入力信号を増幅する増幅段を設け、上記オフセット段において上記電力出力段のMOSFETのゲートバイアス電圧を設定するようにしたことを特徴とするMOSFET電力増幅器によって達成される。 In ET power amplifier, an offset stage provided in front of the power output stage, provided the amplification stage for amplifying the input signal in front of the offset stage, sets the gate bias voltage of the MOSFET of the power output stage in the offset stage is accomplished by MOSFET power amplifier, characterized in that the the like.

【0014】また、電力出力段がCMOS構成からなるプッシュプル型のMOSFET電力増幅器において、入力信号を増幅する増幅段への上記電力出力段からの帰還回路に、上記電力出力段のMOSFETのゲートバイアス電圧を設定する抵抗ネットワークを設けたことを特徴とするMOSFET電力増幅器によっても達成されるようになる。 Further, in the MOSFET power amplifier of the push-pull type power output stage is composed of a CMOS structure, the feedback circuit from the power output stage to the amplifier stage for amplifying an input signal, the MOSFET of the power output stage gate bias so also achieved by MOSFET power amplifier, characterized in that a resistor network for setting a voltage.

【0015】 [0015]

【実施例】以下、本発明の実施例について説明する。 EXAMPLES Hereinafter, Examples of the present invention will be described. 図1はその第1の実施例の電力増幅器の回路図である。 Figure 1 is a circuit diagram of a power amplifier of the first embodiment. 本実施例では、電力出力段5のPMOSFETQ1とNM In this embodiment, PMOSFETQ1 and NM power output stage 5
OSFETQ2のゲート電圧バイアス用として、PMO As for the gate voltage bias of OSFETQ2, PMO
SFETQ1用の正側オフセット(レベルシフト)段6、NMOSFETQ2用の負側オフセット(レベルシフト)段7を設けている。 Positive offset for SFETQ1 (level shift) stage 6, the negative offset for NMOSFETQ2 (level shift) stage 7 is provided. そして、その正側オフセット段6の前段に正側差動増幅段8を、負側オフセット段7 Then, the positive-side differential amplifier stage 8 in front of the positive offset stage 6, the negative offset stage 7
の前段に負側差動増幅段9を設け、この両差動増幅段7、8の反転入力端子に入力端子1に入力する電圧を印加させた。 Of providing a negative differential amplifier stage 9 in front, it was applied a voltage applied to the input terminal 1 to the inverting input terminal of the two differential amplifier stages 7,8. この両差動増幅段8、9の非反転入力側は出力端子2に接続され、各々ボルテーホロワとして機能する。 The non-inverting input of both differential amplifier stages 8 and 9 is connected to the output terminal 2, respectively function as Borutehorowa.

【0016】正側オフセット段6は正側差動増幅段8の出力を受けるPMOSFETQ3と定電圧バイアスのN The positive offset stage 6 and PMOSFETQ3 receiving an output of the positive-side differential amplifier stage 8 of the constant voltage bias N
MOSFETQ4をCMOS接続した回路から構成され、負側オフセット段7は定電圧バイアスのPMOSF The MOSFETQ4 consists circuits CMOS connection, the negative offset stage 7 of the constant voltage bias PMOSF
ETQ5と負側差動増幅段9の出力を受けるNMOSF ETQ5 and NMOSF receiving an output of the negative-side differential amplifier stage 9
ETQ6をCMOS接続した回路から構成される。 ETQ6 consists circuits CMOS connect. Vs Vs
1はバイアス電圧である。 1 is a bias voltage.

【0017】また、正側差動増幅段8は、差動接続されるNMOSFETQ7、Q8、その差動接続回路の能動負荷としてカレントミラー接続されるPMOSFETQ Further, PMOSFETQ positive differential amplifier stage 8, which is a current mirror connected as an active load of NMOSFETQ7, Q8, the differential connection circuits connected differentially
9、Q10、動作電流源として機能するNMOSFET 9, Q10, NMOSFET which functions as an operating current source
Q11から構成される。 Consisting of Q11. Vs2はバイアス電圧である。 Vs2 is a bias voltage.

【0018】更に、負側差動増幅段9は、差動接続されるPMOSFETQ12、Q13、その差動接続回路の能動負荷としてカレントミラー接続されるNMOSFE Furthermore, NMOSFE negative differential amplifier stage 9, which is a current mirror connected as an active load of PMOSFETQ12, Q13, the differential connection circuits connected differentially
TQ14、Q15、動作電流源として機能するPMOS TQ14, Q15, PMOS, which functions as an operating current source
FETQ16から構成されている。 And a FETQ16.

【0019】さて、入力端子1に電圧が入力すると、両差動増幅段8、9の非反転入力側に帰還されている出力端子2の電圧との差電圧がその差動増幅段8又は差動増幅器9で増幅され、出力端子2の電圧が入力端子1の電圧に等しくなる方向に電力出力段5のMOSFETQ [0019] Now, when the voltage input to the input terminal 1, both differential non-inverting differential voltage that the differential amplifier stage 8 or the difference between the voltage of the output terminal 2 which is fed back to the input side of the amplifier stage 8,9 is amplified by dynamic amplifier 9, MOSFET Q power output stage 5 in the direction in which the voltage of the output terminal 2 becomes equal to the voltage of the input terminal 1
1、Q2が制御される。 1, Q2 is controlled.

【0020】よって、入力端子1の入力が無信号のときは、その入力端子1の電圧は電源電圧Vddの半分(V [0020] Therefore, when the input of the input terminal 1 is no signal, the voltage of the input terminal 1 is half the supply voltage Vdd (V
dd/2)であり、その電圧が出力端子2に現れる。 dd / 2) a and its voltage appears at the output terminal 2.

【0021】この無信号時には、電力出力段5のゲート電圧は、そこのMOSFETQ1、Q2の閾値(Vt [0021] During this non-signal, the gate voltage of the power output stage 5, there MOSFETs Q1, Q2 threshold (Vt
h)よりも小さい方が無効電流低減のためには望ましい。 Smaller than h) is due to an invalid current reduction is desirable. この無効電流を減少させることクロスオーバ歪を減少させることとは相反する関係にあるが、オフセットを最適に設定することで両者を満足させることができる。 Although contradictory relationship with reducing the cross-over distortion reducing this reactive current, it is possible to satisfy both by optimally setting the offset.

【0022】そこでこの実施例では、オフセット段6、 [0022] Therefore, in this example, offset stage 6,
7において電力出力段5に出力するためのゲート電圧をその電力出力段5のMOSFETQ1、Q2のVthに応じて数Vだけシフトさせてやる。 I'll shifted by several V in accordance with the MOSFETs Q1, Q2 of Vth of the power output stage 5 the gate voltage to be output to the power output stage 5 in 7.

【0023】このためには、オフセット段6においては、MOSFETQ3とQ4のサイズ比(チャンネルの幅W/チャンネル長L)を、またオフセット段7においてはMOSFETQ5とQ6のサイズ比を適宜設定して行なう。 [0023] For this purpose, the offset stage 6 performs MOSFETQ3 the size ratio of Q4 (width W / channel length of the channel L), also in the offset stage 7 are appropriately set the size ratio of MOSFETQ5 and Q6 .

【0024】いま、例えば、電力出力段5のPMOSF [0024] Now, for example, PMOSF of power output stage 5
ETQ1の閾値(Vth)が650mVであるとすると、このときは、無信号時のゲート電圧(Vgs)が1 When ETQ1 threshold (Vth) is assumed to be 650 mV, this time, the gate voltage at the time of no signal (Vgs) is 1
50mVになるようにオフセット段6の出力電圧を設定して、そのときカットオフにさせれば、500mVの余裕をそこに持たせることができる。 By setting the output voltage of the offset stage 6 so that the 50 mV, if brought into at that time cut off, can have therein a margin of 500 mV.

【0025】よって、このPMOSFETQ1のドレインがフローティング状態になる入力電圧範囲は、500 [0025] Thus, the input voltage range in which the drain of this PMOSFETQ1 is placed in a floating state, 500
mV/G(但しGは増幅段6と差動増幅段8の合計ゲイン)であり、数mV以下にできることから、クロスオーバ歪も小さく保つことができる。 mV / G (where G is the total gain of the amplifier stage 6 and differential amplifier stage 8) is such that it makes possible less than several mV, it is possible to keep the cross-over distortion is also small.

【0026】これに対して、前述した図5の回路ように増幅段3、4の入力側にオフセット電圧を与える手法においては、意図的に発生できる電圧は最小でも数十mV [0026] In contrast, in the method of applying an offset voltage to the input side of the amplifier stage 3, 4 in the circuit so in FIG. 5 described above, several tens mV at a minimum voltage capable intentionally generated
がせいぜいであり、これを電圧増幅して電力出力段のゲート電圧シフト用とした場合、製造誤差も増幅されていることを考えると、安定的に制御するのは極めて難しい。 There is at most, if it was in the voltage amplifying the gate voltage shift of the power output stage, given that it is also amplified manufacturing error, it is extremely difficult to control stably. 例えば、増幅段3、4のゲインを低く設定して入力オフセット電圧を比較的大きな値にした場合でも、その入力オフセット電圧がそのまま入力電圧範囲を減少させるので、動作電圧範囲を狭める結果となる。 For example, even when the gain of the amplifier stage 3, 4 is set lower the input offset voltage to a relatively large value, because the input offset voltage reduces the input voltage range as it results in narrowing the operating voltage range.

【0027】このように、この図1に示す第1の実施例の電力増幅器では、電力出力段5に無効な貫通電流が増大することを防止することができる。 [0027] Thus, in the power amplifier of the first embodiment shown in FIG. 1, it is possible to prevent invalid through current is increased to the power output stage 5. このため、無信号時のアイドリング電流をクロスオーバ歪が大きくならない程度の小さな値に抑えることができるばかりか、動作時においても他の回路部で消費電流が増大するような帰還を必要としないので、効率的なオフセットができる。 Therefore, not only it is possible to suppress the idling current when no signal is to a small value enough to crossover distortion is not increased, it does not require feedback such as current consumption increases by another circuit portion even during operation , it is efficient offset.
また、入力側に意図的なオフセット電圧を発生させるものではないので、入力電圧範囲をオフセットの影響を受けずに広く設定でき、大振幅動作が可能となる。 Further, since does not cause an intentional offset voltage to the input side, can be set wide input voltage range without being affected by the offset, it is possible to large amplitude operation.

【0028】図2は第2の実施例の電力増幅器を示す図である。 [0028] FIG. 2 is a diagram showing the power amplifier of the second embodiment. 図1に示した第1の実施例の電力増幅器と同一のものには同一の符号を付している。 It is denoted by the same reference numerals in the first embodiment as same as the power amplifier shown in FIG. ここでは、1系統の差動増幅段10を使用している。 Here, using the differential amplifier stage 10 of one system. この差動増幅段10 The differential amplifier stage 10
は、差動接続されるPMOSFETQ17、Q18、その差動接続回路の能動負荷としてカレントミラー接続されるNMOSFETQ19、Q20、動作電流源として機能するPMOSFETQ21から構成されている。 Is, PMOSFETQ17 are differentially connected, Q18, NMOSFETQ19, Q20 are current mirror connected as an active load of the differential connection circuits, and a PMOSFETQ21 functioning as operating current source. また、正側オフセット段11を負側オフセット段7と同様な構成として、定電圧バイアスされるPMOSFETQ Also, the positive offset stage 11 as the same structure as the negative side offset stage 7, it is a constant voltage bias PMOSFETQ
22、差動増幅段10の出力を受けるNMOSFETQ 22, NMOSFETQ receiving an output of the differential amplifier stage 10
23から構成している。 Constitute from 23.

【0029】この第2の実施例の電力増幅器では、入力側が1系統の差動増幅段で構成されるので、図1で説明した2系統の差動増幅段を使用する場合に比べて、コスト的に有利であるばかりか、2系統以上の回路に発生するランダムなオフセット誤差の影響を低減することもできる。 [0029] In the power amplifier of the second embodiment, since the input side is a differential amplifier stage of one system, as compared with the case of using the differential amplifier stage of the two systems described in FIG. 1, cost advantageous in that only one, it is also possible to reduce the effect of random offset error occurring in the circuit of the above two systems.

【0030】図3は第3の実施例の電力増幅器を示す図である。 FIG. 3 is a diagram showing the power amplifier of the third embodiment. ここでは、前述した図4の回路において、増幅段3、4と電力出力段5の帰還側に抵抗ネットワークによりオフセットを設定している。 Here, in the circuit of Figure 4 described above, and has set the offset by a resistor network to the feedback side of the amplifier stage 3, 4 and the power output stage 5.

【0031】このオフセットは、電源と接地間に直列接続した抵抗R1〜R3、抵抗R1とR2の共通接続点と出力端子2と間に接続した帰還抵抗R4、R5、抵抗R [0031] The offset power supply and resistor connected in series between the ground R1-R3, the resistor R1 and a feedback resistor R4, R5 connected between the common connection point and an output terminal 2 of the R2, the resistance R
2とR3の共通接続点と出力端子2との間に接続した帰還抵抗R6、R7からなるものであり、抵抗R4とR5 2 and is made of a feedback resistor R6, R7 connected between the common connection point and the output terminal 2 of R3, resistor R4 and R5
の共通接続点を増幅段3の非反転入力端子に、抵抗R6 The common connection point to the non-inverting input terminal of the amplifier stage 3, the resistor R6
とR7の共通接続点を増幅段4の非反転入力端子に接続している。 When connecting the common connection point of R7 to the non-inverting input terminal of the amplifier stage 4. ここで、抵抗R1、R3としては例えば10 Here, the resistors R1, R3 example 10
KΩ、R2として100〜200Ω、R4、R6として100KΩ、R5、R7として5KΩが使用できる。 K.OMEGA., 100 to 200 as R2, 100 K.OMEGA as R4, R6, 5KΩ can be used as R5, R7.

【0032】この図3の第3の実施例では、抵抗R2の両端間に、[R2・Vdd/(R1+R2+R3)]の電位差を持たせることができる。 [0032] In the third embodiment of FIG. 3, across resistor R2, it is possible to have a potential difference [R2 · Vdd / (R1 + R2 + R3)]. これによって、増幅段3と4の相対的オフセット量(オフセット量の差)を設定することができる。 Thereby, it is possible to set the relative offset of the amplifier stage 3 and 4 (the difference between the offset amount). そして、正側増幅段3のオフセット量やゲインは抵抗R4、R5の比により設定され、これによりPMOSFETQ1のゲート電圧バイアス値が決定される。 Then, the offset amount and the gain of the primary amplifier stage 3 is set by the ratio of resistors R4, R5, thereby the gate voltage bias values ​​PMOSFETQ1 is determined. また、負側増幅段4のオフセット量やゲインは抵抗R6、R7の比により設定され、これによりN Further, the offset amount and the gain of the negative side amplifier stage 4 is set by the ratio of resistors R6, R7, thereby N
MOSFETQ2のゲート電圧バイアス値が決定される。 Gate voltage bias values ​​MOSFETQ2 is determined.

【0033】このように、ここではオフセット電圧発生のために抵抗ネットワークによる電圧分割を利用しているので、無効電流が少なく、且つクロスオーバ歪の少なくなるオフセット電圧をきめ細かに比較的小さい値まで安定的に柔軟に設定できるようになり、その際に基板上の配置等に与える負担も少なくできる。 [0033] Thus, since here utilizes a voltage dividing by the resistance network for the offset voltage generating reactive current is small, and the finely the less becomes the offset voltage of the crossover distortion stability to a relatively small value to flexibly now be configured, can less burden on the arrangement of the substrate at that time. この抵抗の取り出し位置は半導体製造工程において、最終工程に近い配線工程で行なうことができ、トランジスタ等の製造バラツキを補完するトリミングも可能である。 Take-out position of the resistance in the semiconductor manufacturing process, can be carried out in close wiring step to the final step, a trimming also possible to supplement the manufacturing variation of the transistor or the like. 更に、オフセット量は回路の形を替えずに調整可能であり、マスタスライスも可能である。 Further, the offset amount can be adjusted without changing the shape of the circuit, the master-slice is also possible.

【0034】 [0034]

【発明の効果】以上から本発明によれば、トレードオフの関係にある無効電流とクロスオーバ歪の両者を満足させるようなオフセット電圧を発生させることができる。 According to the present invention from, according to the present invention above, it is possible to generate an offset voltage as to satisfy both the reactive current and cross-over distortion are in a tradeoff relationship.
そしてこのとき、オフセット段を電力出力段の直前に設けるので、発生させたオフセット電圧が動作電圧範囲に悪影響を及ぼすことを回避できる。 And this time, since the provision of the offset stage just before the power output stage can be avoided that the offset voltage generated adversely affects the operating voltage range. またこのオフセットを抵抗ネットワークによる電圧分割で発生させることもでき、きめ細かに比較的小さい値まで安定的に柔軟に設定できるようになり、その際に基板上の配置等に与える負担も少なくなる。 The can also generate this offset voltage divided by the resistor network, minutely become relatively small value stably flexibly set up, the load is also reduced to give the arrangement of the substrate at that time.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 本発明の第1の実施例の電力増幅器の回路図である。 1 is a circuit diagram of a power amplifier according to the first embodiment of the present invention.

【図2】 本発明の第2の実施例の電力増幅器の回路図である。 2 is a circuit diagram of a second embodiment of a power amplifier of the present invention.

【図3】 本発明の第3の実施例の電力増幅器の回路図である。 3 is a circuit diagram of a power amplifier of the third embodiment of the present invention.

【図4】 従来の電力増幅器のブロック図である。 4 is a block diagram of a conventional power amplifier.

【図5】 従来の別の電力増幅器のブロック図である。 5 is a block diagram of another conventional power amplifier.

【符号の説明】 DESCRIPTION OF SYMBOLS

1:入力端子、2:出力端子、3:正側増幅段、4:負側増幅段、5:電力出力段、6:正側オフセット段、 1: input terminal 2: Output terminal, 3: positive amplification stage 4: negative amplification stage, 5: power output stage, 6: positive offset stage,
7:負側オフセット段、8:正側差動入力段、9:負側差動入力段、10:1系統の差動入力段。 7: negative offset stage, 8: positive differential input stage, 9: negative differential input stage, 10: 1 line of the differential input stage.

フロントページの続き (51)Int.Cl. 6識別記号 庁内整理番号 FI 技術表示箇所 H03K 17/16 L 9184−5J 17/687 Front page continued (51) Int.Cl. 6 identification symbol Agency Docket No. FI art display portion H03K 17/16 L 9184-5J 17/687

Claims (3)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 電力出力段がCMOS構成からなるプッシュプル型のMOSFET電力増幅器において、上記電力出力段の前段にオフセット段を設け、該オフセット段の前段に入力信号を増幅する増幅段を設け、上記オフセット段において上記電力出力段のMOSFETのゲートバイアス電圧を設定するようにしたことを特徴とするM 1. A power output stage of the push-pull type comprising a CMOS structure MOSFET power amplifier, an offset stage provided in front of the power output stage, provided the amplification stage for amplifying the input signal in front of the offset stage, M, characterized in that so as to set the gate bias voltage of the MOSFET of the power output stage in the offset stage
    OSFET電力増幅器。 OSFET power amplifier.
  2. 【請求項2】 上記オフセット段を上記電力出力段のP Wherein the offset stage of the power output stage P
    MOSFET側用の正側オフセット段と、NMOSFE A positive offset stage for MOSFET side, NMOSFE
    T側用の負側オフセット段に分離して設けると共に、上記増幅段を上記正側オフセット段と上記負側オフセット段に共通の差動入力段として設け、又は上記正側オフセット段用の正側差動入力段と上記負側オフセット段用の負側差動入力段に分離して設けたことを特徴とする請求項1に記載のMOSFET電力増幅器。 Provided with separating the negative offset stage for T side, the amplifier stage is provided as a common differential input stage to the positive offset stage and the negative offset stage, or positive for the positive offset stage MOSFET power amplifier according to claim 1, characterized in that provided separately to the negative side differential input stage of the differential input stage and the negative offset stage.
  3. 【請求項3】 電力出力段がCMOS構成からなるプッシュプル型のMOSFET電力増幅器において、入力信号を増幅する増幅段への上記電力出力段からの帰還回路に、上記電力出力段のMOSFETのゲートバイアス電圧を設定する抵抗ネットワークを設けたことを特徴とするMOSFET電力増幅器。 3. A MOSFET power amplifier of the push-pull type power output stage is composed of a CMOS structure, the feedback circuit from the power output stage to the amplifier stage for amplifying an input signal, the MOSFET of the power output stage gate bias MOSFET power amplifier, characterized in that a resistor network for setting a voltage.
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002325479A (en) * 2001-04-26 2002-11-08 New Japan Radio Co Ltd Motor control circuit
US6759692B1 (en) * 2002-02-04 2004-07-06 Ixys Corporation Gate driver with level shift circuit
US6812781B2 (en) 2000-03-31 2004-11-02 Seiko Epson Corporation Differential amplifier, semiconductor device, power supply circuit and electronic equipment using the same
JP2005033780A (en) * 2003-06-20 2005-02-03 Toshiba Corp Semiconductor integrated circuit
US6897492B2 (en) 2002-02-04 2005-05-24 Ixys Corporation Power device with bi-directional level shift circuit
US6975168B2 (en) 2002-11-26 2005-12-13 Mitsubishi Denki Kabushiki Kaisha Drive circuit
US7106136B2 (en) 2004-01-19 2006-09-12 Samsung Electronics Co., Ltd. Amplifier, data driver and display apparatus having the same
KR100620662B1 (en) * 2003-09-26 2006-09-19 엔이씨 일렉트로닉스 가부시키가이샤 Differential ab class amplifier circuit and drive circuit using the same
JP2007267016A (en) * 2006-03-28 2007-10-11 Ricoh Co Ltd Operational amplifier
KR100776366B1 (en) * 2006-08-10 2007-11-15 손상희 Method and circuit for reducing offset of op-amp
JP4614234B2 (en) * 2003-08-29 2011-01-19 ローム株式会社 Power supply and an electronic device including the same
JP2012074996A (en) * 2010-09-29 2012-04-12 Asahi Kasei Electronics Co Ltd Predriver circuit and driver circuit
JP2013500637A (en) * 2009-07-23 2013-01-07 クゥアルコム・インコーポレイテッドQualcomm Incorporated Split - Scalable buffer of bias current

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6812781B2 (en) 2000-03-31 2004-11-02 Seiko Epson Corporation Differential amplifier, semiconductor device, power supply circuit and electronic equipment using the same
JP2002325479A (en) * 2001-04-26 2002-11-08 New Japan Radio Co Ltd Motor control circuit
JP4677120B2 (en) * 2001-04-26 2011-04-27 新日本無線株式会社 Motor control circuit
US6897492B2 (en) 2002-02-04 2005-05-24 Ixys Corporation Power device with bi-directional level shift circuit
US6759692B1 (en) * 2002-02-04 2004-07-06 Ixys Corporation Gate driver with level shift circuit
US6975168B2 (en) 2002-11-26 2005-12-13 Mitsubishi Denki Kabushiki Kaisha Drive circuit
KR100768876B1 (en) * 2002-11-26 2007-10-22 미쓰비시덴키 가부시키가이샤 Drive circuit
JP2005033780A (en) * 2003-06-20 2005-02-03 Toshiba Corp Semiconductor integrated circuit
JP4564285B2 (en) * 2003-06-20 2010-10-20 株式会社東芝 The semiconductor integrated circuit
JP4614234B2 (en) * 2003-08-29 2011-01-19 ローム株式会社 Power supply and an electronic device including the same
US7170351B2 (en) 2003-09-26 2007-01-30 Nec Electronics Corporation Differential AB class amplifier circuit and drive circuit using the same
KR100620662B1 (en) * 2003-09-26 2006-09-19 엔이씨 일렉트로닉스 가부시키가이샤 Differential ab class amplifier circuit and drive circuit using the same
US7106136B2 (en) 2004-01-19 2006-09-12 Samsung Electronics Co., Ltd. Amplifier, data driver and display apparatus having the same
JP2007267016A (en) * 2006-03-28 2007-10-11 Ricoh Co Ltd Operational amplifier
KR100776366B1 (en) * 2006-08-10 2007-11-15 손상희 Method and circuit for reducing offset of op-amp
JP2013500637A (en) * 2009-07-23 2013-01-07 クゥアルコム・インコーポレイテッドQualcomm Incorporated Split - Scalable buffer of bias current
JP2015201861A (en) * 2009-07-23 2015-11-12 クゥアルコム・インコーポレイテッドQualcomm Incorporated Split-biased current scalable buffer
JP2012074996A (en) * 2010-09-29 2012-04-12 Asahi Kasei Electronics Co Ltd Predriver circuit and driver circuit

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