JPH07130909A - Aluminum nitride multi-layer board - Google Patents

Aluminum nitride multi-layer board

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JPH07130909A
JPH07130909A JP27579593A JP27579593A JPH07130909A JP H07130909 A JPH07130909 A JP H07130909A JP 27579593 A JP27579593 A JP 27579593A JP 27579593 A JP27579593 A JP 27579593A JP H07130909 A JPH07130909 A JP H07130909A
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pin
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Abstract

PURPOSE:To provide an aluminum nitride multi-layer board which has excellent mounting reliability to a printed board which is the mother board. CONSTITUTION:An aluminum nitride multi-layer board 2 is surface-mounted on a printed wiring board through a plurality of short pins. Dummy short pins 13, which do not influence electric connection, are provided so as to surround the short pins 12a on the outer circumference on which heat stress tends to concentrate.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、窒化アルミニウム多層
基板に関するものである。
FIELD OF THE INVENTION The present invention relates to an aluminum nitride multilayer substrate.

【0002】[0002]

【従来の技術】近年において小型化・高密度化等の著し
い電子機器には、同じく小型化・高密度化したICチッ
プやLSIチップ等が使用される状況にある。ところ
が、チップの高密度化等が進むと発熱量も増加するとい
うことから、セラミックス多層基板にチップを搭載して
なるパッケージには高い放熱性が要求されることとな
る。このため、従来から良く知られているアルミナパッ
ケージよりも更に放熱性に優れたセラミックパッケージ
を実現することが近年強く望まれている。
2. Description of the Related Art In recent years, similarly miniaturized and high-density IC chips, LSI chips and the like are being used in electronic devices which are remarkably miniaturized and highly densified. However, since the amount of heat generated increases as the density of the chips increases, high heat dissipation is required for the package in which the chips are mounted on the ceramic multilayer substrate. For this reason, it has been strongly desired in recent years to realize a ceramic package having a further excellent heat dissipation property than the conventionally well-known alumina package.

【0003】非酸化物系セラミックスに属する窒化アル
ミニウムは、熱伝導率がアルミナよりも高くしかも熱膨
張係数がシリコンに近似しているという優れた物理的特
性を備えている。よって、現時点においては、窒化アル
ミニウム製の多層基板を使用したパッケージが好適であ
ろうと考えられている。
Aluminum nitride, which belongs to non-oxide ceramics, has excellent physical characteristics that it has a higher thermal conductivity than alumina and a thermal expansion coefficient close to that of silicon. Therefore, at the present time, it is considered that a package using a multilayer substrate made of aluminum nitride will be suitable.

【0004】[0004]

【発明が解決しようとする課題】この種のパッケージと
しては、例えば窒化アルミニウム多層基板の下面側に接
続用端子としての多数のピンを備えた、いわゆるPGA
(ピングリッドアレイ)タイプのものなどが良く知られ
ている。そして、PGAタイプのパッケージは、マザー
ボードであるプリント配線板上のパッドにピンを介して
表面実装されるようになっている。
This type of package is, for example, a so-called PGA having a large number of pins as connecting terminals on the lower surface side of an aluminum nitride multilayer substrate.
A (pin grid array) type one is well known. The PGA type package is designed to be surface-mounted on a pad on a printed wiring board, which is a mother board, via pins.

【0005】ところが、窒化アルミニウム多層基板を使
用したセラミックパッケージには、以下に述べるような
問題点があった。つまり、窒化アルミニウムの熱膨張係
数は4.5(×10-6/℃)前後であるため、熱膨張係
数が3.6(×10-6/℃)前後であるシリコンとの差
は比較的小さい。このため、窒化アルミニウム多層基板
とシリコンチップとの組合わせに関しては、両者間に特
に熱的不整合が生じるということはない。従って、窒化
アルミニウム多層基板−シリコンチップ間で抵抗増大が
みられたり、接続不良が起こるということもない。
However, the ceramic package using the aluminum nitride multilayer substrate has the following problems. That is, since the thermal expansion coefficient of aluminum nitride is around 4.5 (× 10 −6 / ° C.), the difference from the silicon having a thermal expansion coefficient of around 3.6 (× 10 −6 / ° C.) is relatively large. small. Therefore, regarding the combination of the aluminum nitride multilayer substrate and the silicon chip, there is no particular thermal mismatch between them. Therefore, no increase in resistance is observed between the aluminum nitride multilayer substrate and the silicon chip, and no connection failure occurs.

【0006】一方、プリント配線板の形成材料であるガ
ラスエポキシ等の樹脂は、一般的にセラミックスや金属
に比して熱膨張係数が数倍大きいという特徴を有する。
ゆえに、窒化アルミニウム多層基板とプリント配線板と
の組合せに関しては、両者間に熱的不整合が生じ易い。
このため、窒化アルミニウム多層基板−プリント配線板
間で抵抗増大がみられたり、接続不良が起こる確率が高
くなる。また、前記のような不具合は、例えばパッケー
ジが急激な温度変化に遭遇したときなどに顕著になるも
のと予測される。
On the other hand, a resin such as glass epoxy, which is a material for forming a printed wiring board, is generally characterized by having a coefficient of thermal expansion several times larger than that of ceramics or metal.
Therefore, regarding the combination of the aluminum nitride multilayer substrate and the printed wiring board, thermal mismatch is apt to occur between them.
For this reason, there is a high probability that an increase in resistance will occur between the aluminum nitride multilayer substrate and the printed wiring board, or a connection failure will occur. Further, it is predicted that the above-mentioned defects will become remarkable when, for example, the package encounters a rapid temperature change.

【0007】本願発明者は上記のような予測のもと、窒
化アルミニウム基板を使用したパッケージを実際に作製
しかつそのパッケージをプリント配線板に表面実装させ
た状態で、次のような実装信頼性試験を行った。
Based on the above predictions, the inventor of the present application actually manufactured a package using an aluminum nitride substrate and mounted the package on a printed wiring board in a surface mounting state, and the following mounting reliability was obtained. The test was conducted.

【0008】被験用のパッケージのサイズは、20mm
角、25mm角、30mm角、35mm角の4種類とした。ま
た、これらのパッケージを表面実装するためのプリント
配線板として、一般的に良く使用されているFR−4製
のプリント配線板を選択した。接続用端子としてのピン
には、コバール製のショートピン(長さ2mm,0.2mm
φ)を用いた。また、前記ピンの接合には共晶はんだ
(Pb:Sn=63:37)を用いた。そして、サー
マルサイクル試験(気相,−65℃〜150℃)とサ
ーマルショック試験(液相,−55℃〜125℃)とを
それぞれ1000サイクルずつ行い、所定のサイクル毎
に抵抗値を測定した。そして、抵抗変化率(%)を求
め、当初の抵抗値の10%増になった時点を「NG」と
判定した。なお、抵抗値の測定は、(a) パッケージの最
外周部に存在しているピン及び(b) そうでないピンの二
群に分けて行った。以下、説明の便宜上前者(a) を「外
周部のピン」、後者(b) を「中央部のピン」と呼ぶこと
にする。
The size of the test package is 20 mm
There are four types: square, 25 mm square, 30 mm square, and 35 mm square. Further, as a printed wiring board for surface-mounting these packages, a FR-4 printed wiring board which is commonly used is selected. Short pins made of Kovar (length 2 mm, 0.2 mm) are used as pins for connection.
φ) was used. Further, eutectic solder (Pb: Sn = 63: 37) was used for joining the pins. Then, the thermal cycle test (vapor phase, -65 ° C to 150 ° C) and the thermal shock test (liquid phase, -55 ° C to 125 ° C) were each performed 1000 cycles, and the resistance value was measured every predetermined cycle. Then, the rate of resistance change (%) was obtained, and the point at which the initial resistance value increased by 10% was determined to be “NG”. The resistance value was measured by dividing into two groups, (a) a pin existing on the outermost peripheral portion of the package and (b) a pin not existing. Hereinafter, for convenience of explanation, the former (a) will be referred to as the “outer peripheral portion pin” and the latter (b) will be referred to as the “central portion pin”.

【0009】図9,図10は上記した試験の結果を示し
たグラフである。これらのグラフから明らかなように、
外周部のピンに関しては、いずれの試験においても10
00サイクルを経過するまでにNGに到るという結果が
得られた。逆に中央部のピンに関しては、1000サイ
クルを経過した後でもNGに到らないという結果が得ら
れた。また、NGに到った外周部のピンの接続部分を観
察したところ、ピンとはんだとの界面付近にクラックが
発生したものが多くみられた。
9 and 10 are graphs showing the results of the above test. As you can see from these graphs,
For the pins on the outer circumference, 10 in any test
The result obtained was that NG was reached by the end of 00 cycles. On the contrary, with respect to the pin in the central portion, the result was obtained in which NG was not reached even after 1000 cycles. Further, when observing the connection portion of the pins on the outer peripheral portion reaching the NG, many cracks were found near the interface between the pin and the solder.

【0010】そこで、本願発明者は、上記のような現象
を引き起こすメカニズムについて次のように推論した。
図8には、パッケージを窒化アルミニウム多層基板Sの
底面側から見た図が示されている。窒化アルミニウム多
層基板Sに突設されているピンのうち、ピンP1 ,P1a
がいわゆる外周部のピンであり、ピンP2 ,P2aがいわ
ゆる中央部のピンである。ここでピンP2aについて注目
すると、同ピンP2aの周囲には8本のピンが存在してい
ることがわかる。それに比べて、ピンP1 の周囲には5
本のピンのみが、ピンP1aの周囲には3本のピンのみが
存在しているに過ぎないことがわかる。従って、ピンに
熱応力が加わった場合、周囲に存在するピンの本数が少
ないものほど熱応力の分散度合いも小さくなることがわ
かる。
Therefore, the inventor of the present application deduced the mechanism causing the above-mentioned phenomenon as follows.
FIG. 8 shows a view of the package as seen from the bottom surface side of the aluminum nitride multilayer substrate S. Of the pins protruding from the aluminum nitride multilayer substrate S, pins P1 and P1a
Are so-called outer peripheral pins, and pins P2 and P2a are so-called central pins. Here, focusing on the pin P2a, it can be seen that eight pins exist around the pin P2a. In comparison, there are 5 around the pin P1.
It can be seen that there are only three pins and only three pins around the pin P1a. Therefore, when thermal stress is applied to the pins, it can be seen that the smaller the number of pins existing in the periphery, the smaller the degree of dispersion of thermal stress.

【0011】つまり、一本当たりの熱応力の負担分が大
きい外周部のピンP1 ,P1a、特にコーナー部Cに位置
するピンP1aにクラックが多発するのであろう、という
結論に到ることになる。
In other words, it is concluded that cracks may occur frequently on the pins P1 and P1a on the outer peripheral portion where the load of thermal stress per pin is large, especially on the pin P1a located at the corner portion C. .

【0012】そこで、本願発明者は、外周部のピンP1
,ピンP1aのような特定のピンに対して大きな熱応力
が加わらないように、何らかの対策を講じれば良いもの
と考えた。そして、本願発明者は、これまでに得た知見
を更に発展させることによって、以下に詳述する本発明
を完成させた。
Therefore, the inventor of the present application has found that the pin P1 on the outer peripheral portion is
, It was thought that some measure should be taken so that a large thermal stress is not applied to a specific pin such as the pin P1a. Then, the present inventor has completed the present invention described in detail below by further developing the knowledge obtained so far.

【0013】本発明の目的は、マザーボードであるプリ
ント配線板に対する実装信頼性に極めて優れた窒化アル
ミニウム多層基板を提供することにある。
An object of the present invention is to provide an aluminum nitride multi-layer substrate which is extremely excellent in mounting reliability for a printed wiring board which is a mother board.

【0014】[0014]

【課題を解決するための手段】上記の課題を解決するた
めに、請求項1に記載の発明では、プリント配線板上に
複数の接続用端子を介して表面実装される窒化アルミニ
ウム多層基板において、前記接続用端子のうち少なくと
も熱応力の集中し易い接続用端子の周囲に、ダミーの接
続用端子を設けたことを特徴とする窒化アルミニウム多
層基板をその要旨としている。
In order to solve the above problems, according to the invention of claim 1, in an aluminum nitride multilayer substrate surface-mounted on a printed wiring board via a plurality of connecting terminals, The gist of an aluminum nitride multi-layer substrate is characterized in that a dummy connection terminal is provided around at least the connection terminal where thermal stress easily concentrates among the connection terminals.

【0015】請求項2に記載の発明では、プリント配線
板上に複数の接続用ピンを介して表面実装される窒化ア
ルミニウム多層基板において、前記接続用ピンのうち少
なくとも熱応力の集中し易い接続用ピンを、熱応力の集
中し難い接続用ピンよりも軟質または小径なものとした
ことを特徴とする窒化アルミニウム多層基板をその要旨
としている。
According to a second aspect of the present invention, in an aluminum nitride multilayer substrate surface-mounted on a printed wiring board via a plurality of connecting pins, at least one of the connecting pins for which thermal stress is likely to concentrate is used. The gist of the present invention is an aluminum nitride multilayer substrate characterized in that the pins are softer or have a smaller diameter than the connecting pins in which thermal stress is hard to concentrate.

【0016】請求項3に記載の発明では、プリント配線
板上に複数の接続用ピンを介して表面実装される窒化ア
ルミニウム多層基板において、前記接続用ピンの全てを
熱応力を吸収し得る材質または形状としたことを特徴と
する窒化アルミニウム多層基板をその要旨としている。
According to a third aspect of the present invention, in an aluminum nitride multilayer substrate surface-mounted on a printed wiring board via a plurality of connecting pins, all of the connecting pins are made of a material or material capable of absorbing thermal stress. The gist is an aluminum nitride multilayer substrate characterized by having a shape.

【0017】[0017]

【作用】請求項1に記載の発明の構成によると、温度変
化に遭遇したときでもダミーの接続用端子側に熱応力が
分散することになるため、熱応力の集中し易い接続用端
子の破壊が未然に回避される。
According to the structure of the invention described in claim 1, since the thermal stress is dispersed to the dummy connecting terminal side even when a temperature change is encountered, the connecting terminal where the thermal stress is likely to concentrate is destroyed. Is avoided in advance.

【0018】請求項2に記載の発明の構成によると、少
なくとも熱応力の集中し易い接続用ピンが軟質または小
径なものとなるため、温度変化に遭遇したときでも同ピ
ン自体がある程度の熱応力を吸収してしまう。よって、
熱応力の集中し易い接続用ピンの破壊が未然に回避され
る。
According to the second aspect of the present invention, at least the connecting pin, on which thermal stress is easily concentrated, is soft or has a small diameter. Therefore, even when a temperature change is encountered, the pin itself has a certain degree of thermal stress. Will be absorbed. Therefore,
The breakage of the connecting pin where thermal stress is easily concentrated is avoided.

【0019】請求項3に記載の発明の構成によると、接
続用ピンの全てが熱応力を吸収し得る材質または形状に
なっているため、温度変化に遭遇したときでも特定のピ
ンに熱応力が集中するということがない。よって、接続
用ピンの破壊が未然に回避される。
According to the third aspect of the present invention, all the connecting pins are made of a material or a shape capable of absorbing thermal stress. Therefore, even when a temperature change is encountered, the specific pin is exposed to thermal stress. There is no need to concentrate. Therefore, breakage of the connecting pin is avoided in advance.

【0020】[0020]

【実施例】〔実施例1〕以下、本発明を窒化アルミニウ
ム多層基板を用いたセラミックパッケージに具体化した
一実施例を図1〜図3に基づき詳細に説明する。
[Embodiment 1] An embodiment in which the present invention is embodied in a ceramic package using an aluminum nitride multilayer substrate will be described in detail below with reference to FIGS.

【0021】図1に示されるように、本実施例のパッケ
ージ1はPGAタイプのパッケージであり、主に窒化ア
ルミニウム多層基板2、封止用のリング3及びキャップ
4、並びにLSIチップ5等によって構成されている。
As shown in FIG. 1, the package 1 of this embodiment is a PGA type package, and is mainly composed of an aluminum nitride multilayer substrate 2, a sealing ring 3 and a cap 4, an LSI chip 5 and the like. Has been done.

【0022】本実施例において使用される窒化アルミニ
ウム多層基板2は、グリーンシートを積層したものをホ
ットプレス焼成してなる5層板である。窒化アルミニウ
ム多層基板2の内部には、タングステンペースト等の印
刷によって、表裏を貫通するスルーホール7a,7bや
配線パターン6が形成されている。窒化アルミニウム多
層基板2の上面には、5層の薄膜多層回路(L/S=2
0μm/20μm)8を備えるビルドアップ層9が形成
されている。ビルドアップ層9の上面中央部には、LS
Iチップ5が搭載されている。LSIチップ5とビルド
アップ層9の薄膜多層回路8とは、ボンディングワイヤ
11を介して電気的に接続されている。
The aluminum nitride multi-layer substrate 2 used in this embodiment is a five-layer plate obtained by hot pressing a laminate of green sheets. Inside the aluminum nitride multilayer substrate 2, through holes 7a and 7b penetrating the front and back and a wiring pattern 6 are formed by printing a tungsten paste or the like. On the upper surface of the aluminum nitride multilayer substrate 2, a thin film multilayer circuit of 5 layers (L / S = 2
A build-up layer 9 having a thickness of 0 μm / 20 μm) 8 is formed. At the center of the upper surface of the buildup layer 9, LS
The I-chip 5 is mounted. The LSI chip 5 and the thin film multilayer circuit 8 of the buildup layer 9 are electrically connected via a bonding wire 11.

【0023】窒化アルミニウム多層基板2の最下層のス
ルーホール7aの径(0.8mmφ)は、それ以外の層の
スルーホール7bの径(0.2mmφ)よりも大きくなっ
ている。そして、この窒化アルミニウム多層基板2の場
合、このスルーホール7aの表面が接続用端子を取り付
けるためのパッドとして使用されている。なお、スルー
ホール7aの表面には予めNi−Auめっきが施されて
いる。
The diameter (0.8 mmφ) of the through hole 7a in the lowermost layer of the aluminum nitride multilayer substrate 2 is larger than the diameter (0.2 mmφ) of the through hole 7b in the other layers. In the case of the aluminum nitride multilayer substrate 2, the surface of the through hole 7a is used as a pad for attaching the connecting terminal. The surface of the through hole 7a is previously plated with Ni-Au.

【0024】図1,図2に示されるように、最下層のス
ルーホール7aの表面には、接続用端子としてのコバー
ル製のショートピン(長さ2mm,0.2mmφ)12,1
2aが接合されている。また、本実施例ではショートピ
ン12と最下層のスルーホール7aとの接合に、Au−
Cuろう材が用いられている。従って、これらのショー
トピン12,12aは、スルーホール7a,7b、薄膜
多層回路8及びボンディングワイヤ11を介してLSI
チップ5に電気的に接続された状態にある。なお、本実
施例では、ショートピン12,12aのピッチは1.2
7mmに設定されている。
As shown in FIGS. 1 and 2, on the surface of the through hole 7a in the lowermost layer, a short pin made of Kovar (length 2 mm, 0.2 mmφ) 12, 1 as a connecting terminal is provided.
2a is joined. In addition, in the present embodiment, Au- is used for joining the short pin 12 and the through hole 7a in the lowermost layer.
Cu brazing material is used. Therefore, these short pins 12 and 12a are connected to the LSI through the through holes 7a and 7b, the thin film multilayer circuit 8 and the bonding wire 11.
It is in a state of being electrically connected to the chip 5. In this embodiment, the pitch of the short pins 12 and 12a is 1.2.
It is set to 7 mm.

【0025】図2に示されるように、ショートピン1
2,12aが突設された領域の更に外周には、同ショー
トピン12,12aを包囲するようにダミーのショート
ピン13が突設されている。ここでいうダミーのショー
トピン13は、前記ショートピン12,12aとは異な
り、電気的な接続には特に関与していない。また、本実
施例では、ダミーのショートピン13として、電気的接
続に関与しているショートピン12と同一形状かつ同一
材質のものが使用されている。
As shown in FIG. 2, the short pin 1
A dummy short pin 13 is provided so as to surround the short pins 12 and 12a on the outer periphery of the region where the second and 12a are provided. Unlike the short pins 12 and 12a, the dummy short pin 13 here does not particularly participate in electrical connection. Further, in this embodiment, as the dummy short pin 13, one having the same shape and the same material as the short pin 12 involved in the electrical connection is used.

【0026】図1に示されるように、LSIチップ5が
搭載された窒化アルミニウム多層基板2の上面には、L
SIチップ5を湿気等から保護するためにコバール製の
封止用のリング3及びキャップ4が接合されている。そ
の結果、いわゆるフェースアップ型かつ略正方形状のパ
ッケージ1(本実施例では35mm角)が構成されてい
る。
As shown in FIG. 1, on the upper surface of the aluminum nitride multilayer substrate 2 on which the LSI chip 5 is mounted, L
A Kovar-made sealing ring 3 and a cap 4 are joined to protect the SI chip 5 from moisture and the like. As a result, a so-called face-up type substantially square-shaped package 1 (35 mm square in this embodiment) is formed.

【0027】図3に示されるように、このパッケージ1
はマザーボードであるプリント配線板(FR−4製)1
4上に実装される。プリント配線板14上の所定位置に
は、パッケージ1側のショートピン12,12a及びダ
ミーのショートピン13の突設位置に対応して接続用パ
ッド15が形成されている。そして、共晶はんだ(P
b:Sn=63:37)10によって、ショートピン1
2,12a及びダミーのショートピン13と接続用パッ
ド15とが接合されている。
As shown in FIG. 3, this package 1
Is a printed wiring board (made of FR-4) that is a motherboard 1
4 is implemented. Connection pads 15 are formed at predetermined positions on the printed wiring board 14 corresponding to the protruding positions of the short pins 12 and 12a on the package 1 side and the dummy short pins 13. And eutectic solder (P
b: Sn = 63: 37) 10, the short pin 1
2, 12a and the dummy short pin 13 and the connection pad 15 are joined.

【0028】さて、本実施例のパッケージ1によると、
熱応力の集中し易いショートピン、即ち外周部(特にコ
ーナー部C)に位置しているショートピン12aの周囲
をダミーのショートピン13が包囲したような構成とな
っている。従って、急激な温度変化に遭遇したときで
も、ダミーのショートピン13に熱応力を分散させるこ
とができる。よって、外周部に位置しているショートピ
ン12aの破壊を未然に回避することができる。また、
仮にダミーのショートピン13の一部に破壊が生じたと
しても、それ自身が電気的接続に何ら関与していないも
のであることから、重大な問題が生じるというようなこ
とはない。ゆえに、本発明の窒化アルミニウム多層基板
2を使用したパッケージ1は、プリント配線板14に対
する実装信頼性に極めて優れたものとなる。
Now, according to the package 1 of this embodiment,
The dummy short pin 13 surrounds the short pin 12a located on the outer peripheral portion (particularly the corner portion C) where thermal stress easily concentrates. Therefore, even when a sudden temperature change is encountered, the thermal stress can be dispersed in the dummy short pin 13. Therefore, breakage of the short pin 12a located on the outer peripheral portion can be avoided in advance. Also,
Even if a part of the dummy short pin 13 is broken, it does not cause any serious problem because it is not involved in the electrical connection by itself. Therefore, the package 1 using the aluminum nitride multilayer substrate 2 of the present invention has extremely excellent mounting reliability for the printed wiring board 14.

【0029】ちなみに、本実施例においても上述の実装
信頼性試験を行ったところ、1000サイクルを経過し
た後でも外周部に位置しているショートピン12aがN
Gに到ることがない、という極めて好ましい結果が得ら
れた。
By the way, when the above-mentioned mounting reliability test was carried out also in this embodiment, the short pin 12a located on the outer peripheral portion was N even after 1000 cycles.
The extremely favorable result of not reaching G was obtained.

【0030】以上の試験結果からも明らかなように、本
実施例によると、窒化アルミニウム多層基板2−プリン
ト配線板間14での抵抗増大や接続不良等といった不具
合は発生しないということがわかる。
As is clear from the above test results, according to this example, it is understood that no problems such as an increase in resistance or a connection failure between the aluminum nitride multilayer substrate 2 and the printed wiring board 14 occur.

【0031】なお、本発明は上記実施例のみに限定され
ることはなく、以下のように変更することが可能であ
る。例えば、 (a)図4に示される別例1の窒化アルミニウム多層基
板20を使用したパッケージ21のように、ダミーのシ
ョートピン13をコーナー部Cのみに配設するという構
成にしても良い。このような構成であっても、少なくと
も熱応力が最も集中し易いコーナー部Cのショートピン
12aが保護されることになるという利点がある。ま
た、この構成を採用した場合、使用されるダミーのショ
ートピン13の本数が少なくて済むため、コスト的にも
安くなる。
The present invention is not limited to the above embodiment, but can be modified as follows. For example, (a) a dummy short pin 13 may be provided only at the corner C, as in a package 21 using the aluminum nitride multilayer substrate 20 of another example 1 shown in FIG. Even with such a configuration, there is an advantage that at least the short pin 12a in the corner portion C where thermal stress is most likely to be concentrated is protected. Further, when this configuration is adopted, the number of dummy short pins 13 used can be small, so that the cost can be reduced.

【0032】(b)実施例に示したダミーのショートピ
ン13を、例えばショートピン12,12aが突設され
ている領域Rの内側に設けることとしても良い。即ち、
図4において二点鎖線で示されるような領域Rにダミー
のショートピンを設ければ、その近傍のショートピン1
2bに加わる熱応力を分散させることができるからであ
る。
(B) The dummy short pin 13 shown in the embodiment may be provided, for example, inside the region R where the short pins 12 and 12a are projected. That is,
If a dummy short pin is provided in a region R indicated by a chain double-dashed line in FIG.
This is because the thermal stress applied to 2b can be dispersed.

【0033】(c)図5に示される別例2の窒化アルミ
ニウム多層基板22に使用するパッケージ23のよう
に、電気的接続に関与する接続用端子をバンプ24と
し、かつその周囲に電気的接続に関与しないダミーのバ
ンプ25としても良い。この場合、バンプの形成材料と
して、例えば高融点はんだ、銀ろう、タングステン等を
使用することが好適である。
(C) Like the package 23 used for the aluminum nitride multilayer substrate 22 of the second example shown in FIG. 5, the connection terminals involved in the electrical connection are the bumps 24 and the electrical connection is provided around them. It may be a dummy bump 25 that does not participate in the. In this case, it is preferable to use, for example, high melting point solder, silver solder, or tungsten as the material for forming the bumps.

【0034】別例2のような構成であっても前記実施例
と同様の作用効果が得られ、前記パッケージ23のプリ
ント配線板に対する実装信頼性を向上させることができ
る。 (d)図6に示される別例3の窒化アルミニウム多層基
板26に使用するパッケージ27のような構成としても
良い。
Even with the structure of the second example, the same operational effect as that of the above-described example can be obtained, and the mounting reliability of the package 23 on the printed wiring board can be improved. (D) A structure such as the package 27 used for the aluminum nitride multilayer substrate 26 of the third example shown in FIG. 6 may be adopted.

【0035】この窒化アルミニウム多層基板26の場
合、電気的接続に関与する接続用ピン28,28aのう
ち、最外周の接続用ピン28aがそれ以外の接続用ピン
28に比べて小径(0.15mmφ)なものとなってい
る。この構成であると、温度変化に遭遇したときでも、
熱応力の集中し易い最外周の接続用ピン28a自体が、
ある程度の熱応力を吸収してしまう。よって、接続用ピ
ン28aの破壊が未然に回避される。
In the case of this aluminum nitride multilayer substrate 26, among the connecting pins 28, 28a involved in electrical connection, the outermost connecting pin 28a has a smaller diameter (0.15 mmφ) than the other connecting pins 28. ) Has become. With this configuration, even when a temperature change is encountered,
The outermost connecting pin 28a itself, on which thermal stress is easily concentrated,
It absorbs some thermal stress. Therefore, breakage of the connecting pin 28a is avoided in advance.

【0036】また、接続用ピン28,28aのうち少な
くとも熱応力の集中し易い最外周の接続用ピン28a
を、熱応力の集中し難い接続用ピン28よりも軟質なも
のとしても良い。つまり、熱応力の集中し難い接続用ピ
ン28をコバール製としたときには、最外周の接続用ピ
ン28a用の材料として、例えば銅や金等のコバールよ
りも軟質な金属を選択すれば良い。また、これらの金属
ばかりでなく、例えば軟質の合金を選択することも可能
である。
Of the connecting pins 28, 28a, at least the outermost connecting pin 28a where thermal stress is likely to concentrate.
May be softer than the connecting pin 28 in which thermal stress is hard to concentrate. That is, when the connecting pin 28 in which thermal stress is hard to concentrate is made of Kovar, a metal softer than Kovar such as copper or gold may be selected as the material for the outermost connecting pin 28a. Further, not only these metals but also soft alloys can be selected.

【0037】更に、熱応力の集中し難い接続用ピン28
用の金属としてコバール以外のものを選択した場合であ
っても、最外周の接続用ピン28aとして同金属よりも
軟質な別の金属を選択すれば良いということになる。
Further, the connecting pin 28 in which thermal stress is hard to concentrate
Even if a metal other than Kovar is selected as the metal for use as the metal, it is sufficient to select another metal that is softer than the metal as the outermost connecting pin 28a.

【0038】(e)図7に示される別例4の窒化アルミ
ニウム多層基板29を使用したパッケージ30のよう
に、接続用ピン31の全てを熱応力を吸収し得る形状に
することも好ましい。即ち、別例4のパッケージ30の
場合、接続用ピン31を熱応力を吸収し得る形状にする
ために、同接続用ピン31を小径(0.15mmφ)にし
ている。また、前記接続用ピン31の形状を変更するば
かりでなく、例えば接続用ピン31等の材料として軟質
な金属である銅等を用いることとしても良い。
(E) It is also preferable that all of the connecting pins 31 have a shape capable of absorbing thermal stress, as in a package 30 using the aluminum nitride multilayer substrate 29 of Modification 4 shown in FIG. That is, in the case of the package 30 of the other example 4, the connecting pin 31 has a small diameter (0.15 mmφ) so that the connecting pin 31 has a shape capable of absorbing thermal stress. Further, not only the shape of the connecting pin 31 may be changed, but also copper, which is a soft metal, may be used as the material of the connecting pin 31, for example.

【0039】(f)窒化アルミニウム多層基板2の上面
のビルドアップ層9は特に必須というわけではなく、不
要な場合には構成から省略することも可能である。ま
た、窒化アルミニウム多層基板2の積層数は任意に変更
することが可能である。
(F) The buildup layer 9 on the upper surface of the aluminum nitride multilayer substrate 2 is not particularly essential, and can be omitted from the configuration if unnecessary. The number of laminated aluminum nitride multilayer substrates 2 can be changed arbitrarily.

【0040】(g)接続用ピンを平坦なパッドにはんだ
付けするという接合方法に代え、例えば窒化アルミニウ
ム多層基板2側の凹部に接続用ピンを挿入するという接
続方法を採用しても良い。
(G) Instead of the joining method of soldering the connecting pin to the flat pad, for example, a connecting method of inserting the connecting pin into the concave portion on the aluminum nitride multilayer substrate 2 side may be adopted.

【0041】[0041]

【発明の効果】以上詳述したように、本発明の窒化アル
ミニウム多層基板によれば、特定の接続用端子に大きな
熱応力が集中することがないため、マザーボードである
プリント配線板に対する実装信頼性に極めて優れたもの
となるという効果を奏する。
As described above in detail, according to the aluminum nitride multilayer substrate of the present invention, a large thermal stress is not concentrated on a specific connecting terminal, so that the mounting reliability for a printed wiring board which is a mother board is improved. It has the effect of being extremely excellent in

【図面の簡単な説明】[Brief description of drawings]

【図1】窒化アルミニウム多層基板を使用した実施例の
パッケージを示す概略縦断面図である。
FIG. 1 is a schematic vertical sectional view showing a package of an example using an aluminum nitride multilayer substrate.

【図2】実施例の窒化アルミニウム多層基板を示す底面
図である。
FIG. 2 is a bottom view showing the aluminum nitride multilayer substrate of the example.

【図3】実施例のパッケージをマザーボードであるプリ
ント配線板に実装した状態を示す要部拡大断面図であ
る。
FIG. 3 is an enlarged sectional view of an essential part showing a state where the package of the embodiment is mounted on a printed wiring board which is a mother board.

【図4】別例1の窒化アルミニウム多層基板(パッケー
ジ)を示す底面図である。
FIG. 4 is a bottom view showing an aluminum nitride multilayer substrate (package) of Modified Example 1.

【図5】別例2の窒化アルミニウム多層基板(パッケー
ジ)を示す概略縦断面図である。
FIG. 5 is a schematic vertical sectional view showing an aluminum nitride multilayer substrate (package) of Modification 2.

【図6】別例3の窒化アルミニウム多層基板(パッケー
ジ)を示す概略縦断面図である。
FIG. 6 is a schematic vertical sectional view showing an aluminum nitride multilayer substrate (package) of Modification 3.

【図7】別例4の窒化アルミニウム多層基板(パッケー
ジ)を示す概略縦断面図である。
FIG. 7 is a schematic vertical sectional view showing an aluminum nitride multilayer substrate (package) of Modification 4.

【図8】パッケージを構成する従来の窒化アルミニウム
多層基板を示す一部破断底面図である。
FIG. 8 is a partially cutaway bottom view showing a conventional aluminum nitride multilayer substrate which constitutes a package.

【図9】従来のパッケージに対するサーマルサイクル試
験の結果を表したグラフである。
FIG. 9 is a graph showing the result of a thermal cycle test for a conventional package.

【図10】従来のパッケージに対するサーマルショック
試験の結果を表したグラフである。
FIG. 10 is a graph showing the result of a thermal shock test for a conventional package.

【符号の説明】[Explanation of symbols]

1,21,23,27,30…パッケージ、2,22,
26,29…窒化アルミニウム多層基板、12,12
a,12b…接続用端子としてのショートピン、13…
ダミーの接続用端子としてのダミーのショートピン、1
4…プリント配線板、24…接続用端子としてのバン
プ、25…ダミーの接続用端子としてのダミーのバン
プ、28…熱応力の集中し難い接続用ピン、28a…熱
応力の集中し易い最外周の接続用ピン、31…接続用ピ
ン。
1,2,23,27,30 ... Package, 2,22,
26, 29 ... Aluminum nitride multilayer substrate, 12, 12
a, 12b ... Short pins as connecting terminals, 13 ...
Dummy short pin as a dummy connection terminal, 1
4 ... Printed wiring board, 24 ... Bumps as connection terminals, 25 ... Dummy bumps as dummy connection terminals, 28 ... Connection pins where thermal stress is hard to concentrate, 28a ... Outermost periphery where thermal stress is easy to concentrate Connection pin, 31 ... connection pin.

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】プリント配線板上に複数の接続用端子を介
して表面実装される窒化アルミニウム多層基板におい
て、 前記接続用端子のうち少なくとも熱応力の集中し易い接
続用端子の周囲に、ダミーの接続用端子を設けたことを
特徴とする窒化アルミニウム多層基板。
1. An aluminum nitride multilayer substrate which is surface-mounted on a printed wiring board via a plurality of connecting terminals, wherein a dummy terminal is provided around at least one of the connecting terminals where thermal stress is likely to concentrate. An aluminum nitride multi-layer substrate provided with connection terminals.
【請求項2】プリント配線板上に複数の接続用ピンを介
して表面実装される窒化アルミニウム多層基板におい
て、 前記接続用ピンのうち少なくとも熱応力の集中し易い接
続用ピンを、熱応力の集中し難い接続用ピンよりも軟質
または小径なものとしたことを特徴とする窒化アルミニ
ウム多層基板。
2. An aluminum nitride multilayer substrate which is surface-mounted on a printed wiring board via a plurality of connecting pins, wherein at least the connecting pins where the thermal stress is likely to be concentrated among the connecting pins are concentrated. An aluminum nitride multilayer substrate characterized in that it is softer or has a smaller diameter than the connection pins that are difficult to make.
【請求項3】プリント配線板上に複数の接続用ピンを介
して表面実装される窒化アルミニウム多層基板におい
て、 前記接続用ピンの全てを熱応力を吸収し得る材質または
形状としたことを特徴とする窒化アルミニウム多層基
板。
3. An aluminum nitride multilayer substrate which is surface-mounted on a printed wiring board via a plurality of connecting pins, wherein all of the connecting pins are made of a material or a shape capable of absorbing thermal stress. Aluminum nitride multilayer substrate.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH098168A (en) * 1995-06-21 1997-01-10 Nec Corp Semiconductor device
JPH0982857A (en) * 1995-09-18 1997-03-28 Nec Corp Multi-chip package structure
WO1999034657A2 (en) * 1997-12-23 1999-07-08 Tyco Electronics Logistics Ag Hybrid circuit with a heat dissipation system
KR100331986B1 (en) * 1999-06-03 2002-04-10 김덕중 Low temperature cofired ceramic module package with lead pins arranged on lower side thereof

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH098168A (en) * 1995-06-21 1997-01-10 Nec Corp Semiconductor device
JPH0982857A (en) * 1995-09-18 1997-03-28 Nec Corp Multi-chip package structure
WO1999034657A2 (en) * 1997-12-23 1999-07-08 Tyco Electronics Logistics Ag Hybrid circuit with a heat dissipation system
WO1999034657A3 (en) * 1997-12-23 1999-10-21 Siemens Ag Hybrid circuit with a heat dissipation system
US6469248B1 (en) * 1997-12-23 2002-10-22 Tyco Electronics Logistics Ag Hybrid circuit with a heat dissipation system
KR100331986B1 (en) * 1999-06-03 2002-04-10 김덕중 Low temperature cofired ceramic module package with lead pins arranged on lower side thereof

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