JPH07130306A - Display device - Google Patents

Display device

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JPH07130306A
JPH07130306A JP29910793A JP29910793A JPH07130306A JP H07130306 A JPH07130306 A JP H07130306A JP 29910793 A JP29910793 A JP 29910793A JP 29910793 A JP29910793 A JP 29910793A JP H07130306 A JPH07130306 A JP H07130306A
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electrode
layer
switching element
field emission
display device
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Shigeo Ito
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2201/00Electrodes common to discharge tubes
    • H01J2201/30Cold cathodes
    • H01J2201/319Circuit elements associated with the emitters by direct integration

Abstract

PURPOSE:To feed scanning voltage for display at low voltage by forming a switching element conducted to a focusing electrode on a substrate forming a field emission element. CONSTITUTION:A cathode electrode layer 101 is formed on a glass substrate 100, and a resistance layer 102 is formed thereon. A comical emitter 115 is deposited thereon. A gate electrode layer 104 is provided thereon through an insulating layer 103, and a focusing electrode layer 108 is provided thereon through an insulating layer 107. The electron emitted from the emitter 115 passes the electrode layers 104, 108 provided with holes of approximately 1mu, is emitted on the side of an anode electrode 121, and collides with the electrode 121 to excite phosphor material, thus inducing emission. An image is displayed by scanning an electrode 121. A reverse-stagger type TFT consisting of a gate electrode 201, a source electrode 205, and a drain 206, is provided to apply voltage to the focusing electrode 108, and scanning voltage is applied to the source electrode 204 and the gate electrode 201 of the TFT in the direction X-Y.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明はコールドカソードとして
知られている電界放出素子を利用した表示装置に関する
ものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display device using a field emission device known as a cold cathode.

【0002】[0002]

【従来の技術】金属または半導体表面の印加電界を10
9 [V/m]程度にするとトンネル効果により、電子が
障壁を通過して常温でも真空中に電子放出が行われるよ
うになる。これを電界放出(Field Emission)と云い、
このような原理で電子を放出するカソードを電界放出素
子FEC(Field Emission Cathode)と呼んでいる。近
年、半導体加工技術を駆使して、ミクロンサイズの電界
放出素子を多数個同時に形成し、面放出型の電界放出カ
ソードを作成することが可能となっており、この電界放
出カソードをブロック化してマトリックス状に配置し、
ブロック毎に放出された電子を蛍光面に照射することに
よってフラットな表示装置や各種の電子装置に適応する
技術が開発されている。
2. Description of the Related Art The applied electric field on the surface of a metal or semiconductor is reduced to 10
At a voltage of about 9 [V / m], the tunnel effect causes electrons to pass through the barrier so that electrons are emitted in a vacuum even at room temperature. This is called field emission.
The cathode that emits electrons based on such a principle is called a field emission device FEC (Field Emission Cathode). In recent years, it has become possible to form a surface-emission type field emission cathode by simultaneously forming a large number of micron-sized field emission devices by making full use of semiconductor processing technology. Arranged in a
Techniques have been developed that are applied to flat display devices and various electronic devices by irradiating the fluorescent surface with electrons emitted for each block.

【0003】上記した電界放出素子の製造方法の1つは
スピントの開発した回転斜め蒸着方法(米国特許第37
89471号明細書)であり、他の方法としてはシリコ
ン単結晶板の選択エッチング法に基づくものがある。前
者は陰極チップ材料をほぼ自由に選択できるという特徴
があり、後者は現在の半導体微細加工がそのまま適用で
きるという特徴を有する。
One of the methods for manufacturing the above-mentioned field emission device is a rotary oblique vapor deposition method developed by Spindt (US Pat. No. 37
89471), and another method is based on a selective etching method for a silicon single crystal plate. The former has a feature that the cathode chip material can be selected almost freely, and the latter has a feature that the current semiconductor fine processing can be applied as it is.

【0004】以下、スピント(SPINDT)法に対応
するFECの製造方法(特開平1−154426号公
報)の概要を図6を参照して簡単に説明する。まず、図
6(a)に示すように、ガラス等の基板100の上にカ
ソード電極層101が蒸着により形成されており、さら
にその上にシリコンを積層して抵抗層102を形成し、
さらに酸化シリコンによって絶縁層103が形成されて
いる。そしてさらに、その上に導電体を蒸着してゲート
電極層104が形成される。このような積層基板はその
上面となっているゲート電極層上にフォトレジスト層1
11を塗布した後、コールドエミッタを作る領域以外を
マスク112するパターニングが行われ、このレジスト
層に紫外線を照射して専用の溶液でレジスト層111を
除去する。その結果、同図(b)に示されているように
コールドエミッタを形成する領域が開口113とされ
る。
An outline of a method of manufacturing an FEC corresponding to the SPINDT method (JP-A-1-154426) will be briefly described below with reference to FIG. First, as shown in FIG. 6A, a cathode electrode layer 101 is formed by vapor deposition on a substrate 100 such as glass, and silicon is further laminated thereon to form a resistance layer 102,
Further, the insulating layer 103 is formed of silicon oxide. Then, a conductor is vapor-deposited thereon to form the gate electrode layer 104. Such a laminated substrate has a photoresist layer 1 on the upper surface of the gate electrode layer.
After applying 11, the patterning is performed by masking the area other than the area where the cold emitter is formed, and the resist layer is irradiated with ultraviolet rays to remove the resist layer 111 with a dedicated solution. As a result, the region forming the cold emitter becomes the opening 113 as shown in FIG.

【0005】この開口の直径は約1μmとされており、
例えばSF6 ガス等によって上面からドライエッチング
することによってゲート電極層104にも穴が開けられ
る。次に、この積層基板をエッチング液に浸すことによ
って等方性エッチングを行い、絶縁層103の部分をエ
ッチングすることによって図の(c)に見られるように
ホール114を形成する。そして、このような積層基板
全体を斜めに支持し回転させながら、剥離層105とな
るアルミニウムの斜め蒸着を行うと、剥離層105は開
けたホール内114の中には蒸着されずに、ゲート10
4電極層の表面にのみ選択的に蒸着されるようになる。
The diameter of this opening is about 1 μm,
For example, a hole is also formed in the gate electrode layer 104 by dry etching from above with SF 6 gas or the like. Next, isotropic etching is performed by immersing this laminated substrate in an etching solution, and a portion of the insulating layer 103 is etched to form holes 114 as shown in FIG. Then, while obliquely vapor-depositing aluminum to be the peeling layer 105 while supporting and rotating the whole laminated substrate as described above, the peeling layer 105 is not vapor-deposited in the opened hole 114 and the gate 10 is formed.
The four electrode layers are selectively deposited only on the surface.

【0006】次に、このような積層基板のホール114
側からエミッタ材料であるモリブデンを正蒸着によって
堆積させると、同図(d)に示すように蒸着したモリブ
デンがホール114から落ち込むと同時に、剥離層10
5の上にも堆積する。そしてこの剥離層105の上に堆
積するモリブデンによって開口部が閉鎖されながら、抵
抗層102の上にコーン状のエミッタ115が形成され
る。この後、ゲート電極層104上の剥離層105及び
エミッタ材料層106をエッチングにより除去すると、
同図(e)に示すような形状の電界放出素子(FEC)
が得られるようになる。
Next, the hole 114 of such a laminated substrate is formed.
When molybdenum, which is the emitter material, is deposited from the side by normal vapor deposition, the deposited molybdenum falls from the holes 114 as shown in FIG.
5 also deposits. Then, the cone-shaped emitter 115 is formed on the resistance layer 102 while the opening is closed by molybdenum deposited on the peeling layer 105. After that, when the separation layer 105 and the emitter material layer 106 on the gate electrode layer 104 are removed by etching,
A field emission device (FEC) having a shape as shown in FIG.
Will be obtained.

【0007】上記製造方法において、積層基板を形成す
る際にゲート電極104の上方に第2の絶縁層107を
被膜し、さらにこの絶縁層107の上側に第2のゲート
電極層108を被膜成形した積層基板を使用すると、図
6(f)に見られるようにこの第2のゲート電極層10
8を集束電極として使用できる4極管構造のFECを製
造することもできる。
In the above manufacturing method, the second insulating layer 107 is formed above the gate electrode 104 and the second gate electrode layer 108 is formed above the insulating layer 107 when forming the laminated substrate. When a laminated substrate is used, this second gate electrode layer 10 is formed as shown in FIG. 6 (f).
It is also possible to fabricate a quadrupole FEC which can use 8 as a focusing electrode.

【0008】この図に示すように、FECはコーン状の
エミッタ115とゲート電極層104との距離をサブミ
クロンとすることができるため、エミッタ115とゲー
ト電極層104間にわずか80ないし120ボルトの電
圧を印加することによりエミッタ115の先端の電位傾
度は非常に高くなるから、真空中であれば常温でも電子
を放出させることができるようになる。
As shown in this figure, since the FEC can make the distance between the cone-shaped emitter 115 and the gate electrode layer 104 to be submicron, the emitter 115 and the gate electrode layer 104 have a voltage of only 80 to 120 volts. By applying a voltage, the potential gradient at the tip of the emitter 115 becomes very high, so that electrons can be emitted even at room temperature in vacuum.

【0009】図7は上記したような方法で構成した電界
放出素子を利用して表示装置を構成する従来の技術を斜
視図で示したものである。(特開平2−309541)
この図において100はガラス基板であり、101はカ
ソード電極層、102は抵抗層、103は絶縁層、10
4はゲート電極層を示す。この積層基板に対向して配置
されている120は表示面を形成するガラス基板であ
り、その内面には透明電極でアノード導体層121が設
けられ、このアノード電極層には電子が衝突したときに
発光する蛍光材122が所定のパターンで塗布されてい
る、
FIG. 7 is a perspective view showing a conventional technique for constructing a display device using the field emission device constructed as described above. (JP-A-2-309541)
In this figure, 100 is a glass substrate, 101 is a cathode electrode layer, 102 is a resistance layer, 103 is an insulating layer, 10
Reference numeral 4 represents a gate electrode layer. Reference numeral 120, which is arranged so as to face the laminated substrate, is a glass substrate forming a display surface, and an anode conductor layer 121 is provided as a transparent electrode on the inner surface thereof, and when an electron collides with the anode electrode layer. The fluorescent material 122 that emits light is applied in a predetermined pattern,

【0010】上下2つのガラス基板の空間は真空状態に
保たれており、この従来の技術の場合は分割された各ゲ
ート電極は薄膜トランジスタ(TFT)117を介して
ゲート電極走査用の電圧が印加されている走査電極11
8と接続されており、このTFT117を介してゲート
電極に電圧が印加された時に前記各エミッタ115から
電子が放出されるように構成されている。
The space between the upper and lower glass substrates is kept in a vacuum state, and in the case of this conventional technique, a voltage for scanning the gate electrode is applied to each divided gate electrode via a thin film transistor (TFT) 117. Scanning electrode 11
8 and is configured to emit electrons from each of the emitters 115 when a voltage is applied to the gate electrode through the TFT 117.

【0011】したがって、上記TFT117の走査電極
118(ドレイン電極)に走査信号を供すると共に、こ
の走査信号に同期してTFT117のゲート電極に接続
されている走査電極119に表示画面信号を供給するよ
うなドライブ回路を設けることによって、アノード電極
層に塗布されている蛍光材を発光し、文字図形を表示す
ることができる。
Therefore, a scanning signal is supplied to the scanning electrode 118 (drain electrode) of the TFT 117, and a display screen signal is supplied to the scanning electrode 119 connected to the gate electrode of the TFT 117 in synchronization with this scanning signal. By providing the drive circuit, the fluorescent material applied to the anode electrode layer can emit light to display a character pattern.

【0012】[0012]

【発明が解決しようとする課題】ところで上記したよう
な表示装置はエミッタ115から画像信号に対応する電
子を十分に放出するために、抵抗層がない時でもゲート
電極104には40から80ボルトの電圧を印加する必
要があり、抵抗層が設けられているときはゲート電極1
04には80から120ボルト程度の電圧をかける必要
がある。そのため、このような電圧に対して十分なスイ
ッチング動作を行わせる高耐圧のTFTを数μ単位で積
層基板上に構成することは極めて困難である。
By the way, in the display device as described above, since the electrons corresponding to the image signal are sufficiently emitted from the emitter 115, the gate electrode 104 has a voltage of 40 to 80 V even without the resistance layer. It is necessary to apply a voltage, and when a resistance layer is provided, the gate electrode 1
It is necessary to apply a voltage of about 80 to 120 V to 04. Therefore, it is extremely difficult to form high withstand voltage TFTs that perform sufficient switching operation for such a voltage on the laminated substrate in units of several μ.

【0013】また、アノード電極121を画素単位に分
割してマトリックス状に配置し、帯状に分割したアノー
ド電極に走査電圧を印加することも考えられるが、この
場合はさらに高い電圧(数百ボルト)を印加する必要が
あるため、ドライブ回路が高価になり発熱を伴うと共
に、コストアップを招き、かつ省電力化が困難になると
いう問題がある。
It is also conceivable that the anode electrode 121 is divided into pixel units and arranged in a matrix, and a scanning voltage is applied to the strip-shaped divided anode electrodes, but in this case, a higher voltage (several hundred volts) is applied. Therefore, there is a problem that the drive circuit becomes expensive and heat is generated, the cost is increased, and it is difficult to save power.

【0014】[0014]

【課題を解決するための手段】本発明は上記した問題点
を解消するためになされたもので、基板上に形成された
カソード導体層の上方に電子を放出するコーン状のエミ
ッタを多数個蒸着し、このエミッタから電子を放出する
ための第1ゲート電極層と、引き出された電子を収束す
るため前記ゲート電極層の上方に配置されている集束電
極層によって構成されている複数の電界放出素子を備え
ている積層基板と、上記電界放出素子を表示面内で所定
のブロックに分割すると共に、上記積層基板上にX、Y
方向に伸びるマトリックス状の制御線を配置し、この制
御線の交点と上記集束電極導体間にスイッチング素子を
形成すると共に、このスイッチング素子を介して上記集
束電極に画像表示のための走査信号が供給されるように
構成したものである。
The present invention has been made to solve the above-mentioned problems, and a large number of cone-shaped emitters for emitting electrons are vapor-deposited above a cathode conductor layer formed on a substrate. Then, a plurality of field emission devices constituted by a first gate electrode layer for emitting electrons from this emitter and a focusing electrode layer arranged above the gate electrode layer for converging the extracted electrons. And the field emission device is divided into predetermined blocks on the display surface, and X, Y is formed on the multilayer substrate.
A matrix-shaped control line extending in the direction is arranged, a switching element is formed between the intersection of the control line and the focusing electrode conductor, and a scanning signal for image display is supplied to the focusing electrode via the switching element. It is configured to be performed.

【0015】[0015]

【作用】上記集束電極による放出電子のコントロール
は、比較的低電圧で行うことができるから、上記スイッ
チング素子は低電圧タイプのTFT又はMIM2端子ス
イッチング素子で形成することができ、集積技術を利用
して高密度に配置することによって画質の向上を図るこ
とができる。
Since the control of emitted electrons by the focusing electrode can be performed at a relatively low voltage, the switching element can be formed by a low voltage type TFT or a MIM two-terminal switching element, and the integration technology is used. By arranging them with high density, the image quality can be improved.

【0016】[0016]

【実施例】図1は本発明の表示装置に採用される電界放
出素子の断面の一部分を拡大して示したもので、前述し
たように100はガラス基板である。101はこのガラ
ス基板の上面に蒸着等によって形成されているカソード
電極層であり、このカソード電極層101の上面には抵
抗層102が積層されている。そして、この抵抗層10
2の上方は前記したスピントの方法等によって作られた
先端が円錐形状で突出しているコーン状のエミッタ11
5が蒸着されている。また、このエミッタ115の上方
には、絶縁層103で支持されているゲート電極層10
4が設けられ、さらのその上面に第2の絶縁層107を
介して集束電極層108が設けられている。
DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is an enlarged view showing a part of the cross section of a field emission device adopted in a display device of the present invention, and 100 is a glass substrate as described above. A cathode electrode layer 101 is formed on the upper surface of the glass substrate by vapor deposition or the like, and a resistance layer 102 is laminated on the upper surface of the cathode electrode layer 101. Then, this resistance layer 10
The upper part of 2 is a cone-shaped emitter 11 whose tip is formed in a conical shape by the Spindt method or the like described above.
5 is vapor-deposited. The gate electrode layer 10 supported by the insulating layer 103 is provided above the emitter 115.
4 is provided, and the focusing electrode layer 108 is further provided on the upper surface of the focusing electrode layer 108 via the second insulating layer 107.

【0017】上記第2の絶縁層107及び集束電極層1
08は、4極管構造のFECとしてよく知られているも
のであり、上記スピントの方法か又は本出願人が先に提
案した方法(特願平5−191848号)で積層基板を
形成する際に、絶縁層と集束電極層をあらかじめ積層し
ておくことにより容易に構成するができるが、その詳細
な製造方法は省略する。
The second insulating layer 107 and the focusing electrode layer 1
08 is a well-known FEC having a quadrupole structure, and is used for forming a laminated substrate by the above Spindt method or the method previously proposed by the present applicant (Japanese Patent Application No. 5-1991848). In addition, it can be easily constructed by previously laminating the insulating layer and the focusing electrode layer, but a detailed manufacturing method thereof will be omitted.

【0018】各エミッタ115の高さは約1ミクロン程
度であり、また1つのエミッタ115から放出される電
子は1ミクロン程度の穴が設けられているゲート電極層
104および集束電極層108を通過し、前記アノード
電極側に向かって放出される。そして、アノード電極1
21に衝突して蛍光物質が励起されその部分が発光す
る。発光部分はこのような電界放出素子の数10ないし
数100個分が1画素を形成するものであって、各画素
は後で述べるようにマトリックス状に配線されている帯
状の電極を走査電圧で走査することによって画像の表示
が行われるものである。
The height of each emitter 115 is about 1 micron, and the electrons emitted from one emitter 115 pass through the gate electrode layer 104 and the focusing electrode layer 108 having holes of about 1 micron. , Are emitted toward the anode electrode side. And the anode electrode 1
Colliding with 21 causes the fluorescent substance to be excited, and that portion emits light. In the light emitting portion, several tens to several hundreds of such field emission devices form one pixel, and each pixel has a strip-shaped electrode wired in a matrix as described later by a scanning voltage. The image is displayed by scanning.

【0019】この本発明の表示装置に採用される電界放
出素子には、その側面にその製造過程で逆スタガ型の薄
膜トランジスタ(TFT)が形成される。すなわち、前
記した図1(a)の絶縁層103を延長した部分の上方
には蒸着等によってTFTのゲート電極201が形成さ
れ、その上にSiO2 からなるゲート絶縁層202が形
成される。そして、横方向に延びている第2の絶縁層1
07の上にアモルフアスシリコン層203と、隣をドー
プしたn+アモルファスシリコン層204を形成しTF
Tの信号経路となるチャンネル領域が形成される。この
チャンネル領域の両端にはTFTのソース電極205と
ドレイン電極206が設けられるが、ソース電極205
と、ドレイン電極206は前記電界放出素子の集束電極
層108を構成する導電体を蒸着するときに同時に形成
される。
In the field emission device employed in the display device of the present invention, an inverted stagger type thin film transistor (TFT) is formed on its side surface during the manufacturing process. That is, the gate electrode 201 of the TFT is formed by vapor deposition or the like above the portion where the insulating layer 103 of FIG. 1A is extended, and the gate insulating layer 202 made of SiO 2 is formed thereon. Then, the second insulating layer 1 extending in the lateral direction
Amorphous silicon layer 203 and an adjacent n + amorphous silicon layer 204 are formed on 07 to form TF.
A channel region serving as a T signal path is formed. The source electrode 205 and the drain electrode 206 of the TFT are provided at both ends of this channel region.
Then, the drain electrode 206 is formed at the same time when the conductor forming the focusing electrode layer 108 of the field emission device is deposited.

【0020】このような逆スタガ型のTFTはよく知ら
れているようにTFTのゲート電極201に電圧が印加
されるとチャンネル内を電荷が移動できるようになり、
ソース電極205とドレイン電極206が導通状態に制
御される。その結果、集束電極108の電位がソース電
極205に印加されている電位と等しくなる。
As is well known, in such an inverted stagger type TFT, when a voltage is applied to the gate electrode 201 of the TFT, charges can move in the channel,
The source electrode 205 and the drain electrode 206 are controlled to be conductive. As a result, the potential of the focusing electrode 108 becomes equal to the potential applied to the source electrode 205.

【0021】なお、上記実施例はコーン状の各エミッタ
115毎にその上方に開口を有するゲート電極104と
集束電極108が形成されているが、同図(b)に示さ
れているように集束電極108としてはエミッタ115
の2又は4個をまとめて制御するようなやや広めの開口
を有するように構成することもできる。
In the above embodiment, the gate electrode 104 and the focusing electrode 108 each having an opening above each cone-shaped emitter 115 are formed, but as shown in FIG. As the electrode 108, the emitter 115
It is also possible to have a slightly wider opening so that two or four of them can be collectively controlled.

【0022】上記実施例は、集束電極108に電圧を印
加するスイッチング素子として同一基板上に形成されて
いるTFTを使用するようにしたが、スイッチング素子
としては図2の(a)に示されているようにMIM(Me
tai Insulater Metal )2端子スイッチング素子を同様
な方法で構成するようにしてもよい。すなわち、同図
(a)に示されているように横方向に延びている絶縁層
103の上面に導電性の材料( Ta)を蒸着して一方の
端子207を帯状に蒸着し、その上方にTa22 を絶
縁層208として被膜する。そしてこの絶縁層の上方に
前記した集束電極を構成する材料を延長して蒸着して他
の方向の端子209として、この端子間がトンネル効果
によってオン/オフ制御されるMIM(Metal Insulate
r Metal)2端子スイッチング素子を形成する。なお、上
記図2の(b)は図1の(b)に示されているように、
集束電極108が2又は4個のエミッタ115に対して
共通して設けられる場合の断面図を示す。
In the above-described embodiment, the TFT formed on the same substrate is used as the switching element for applying the voltage to the focusing electrode 108, but the switching element is shown in FIG. MIM (Me
The tai Insulater Metal) two-terminal switching element may be configured by the same method. That is, as shown in FIG. 4A, a conductive material (Ta) is vapor-deposited on the upper surface of the insulating layer 103 extending in the lateral direction, and one terminal 207 is vapor-deposited in a strip shape, and above it. Ta 2 O 2 is coated as an insulating layer 208. The material forming the focusing electrode is extended and vapor-deposited above the insulating layer to form terminals 209 in the other direction, and MIM (Metal Insulate) in which the terminals are on / off controlled by a tunnel effect.
r Metal) Two-terminal switching element is formed. Note that, as shown in FIG. 1B, FIG.
A cross-sectional view in the case where the focusing electrode 108 is commonly provided for two or four emitters 115 is shown.

【0023】本発明の表示装置に採用されている電界放
出素子は上記したような断面構造で具体化されているよ
うに、エミッタ115から放出される電子を収束する作
用を有する集束電極層108とTFTのドレイン電極2
06が積層基板上で接続されている。したがって、この
TFTのソース電極205とゲート電極201をマトリ
ックス上に配置されている制御線の交点に接続し、操作
電圧を順次印加すると、従来の表示装置で説明したよう
に映像信号を表示することができるようになる。
The field emission device employed in the display device of the present invention has a focusing electrode layer 108 having a function of converging electrons emitted from the emitter 115, as embodied in the above-described cross-sectional structure. Drain electrode 2 of TFT
06 are connected on the laminated substrate. Therefore, when the source electrode 205 and the gate electrode 201 of this TFT are connected to the intersections of the control lines arranged on the matrix and the operation voltage is sequentially applied, the video signal is displayed as described in the conventional display device. Will be able to.

【0024】図3の(a)(b)は、集束電極によって
上記したような電界放出素子のエミッタから放出された
電子がどのように影響されるかをシュミレーションした
電子の軌跡を示したものであって、ゲート穴径は1μ
m、コーンの高さ1μm、集束電極の穴径1.2μm、
ゲートー集束電極間の距離1μm、ゲート電極層及び集
束電極層の厚み0.4μm、コーン底部からアノード電
極迄の距離200μmとした場合のエミッタの頂上中心
点Pから放出される右半分の放出電子の軌跡が描かれて
いる。
FIGS. 3 (a) and 3 (b) show loci of electrons simulating how the electrons emitted from the emitter of the field emission device as described above are affected by the focusing electrode. Yes, the gate hole diameter is 1μ
m, cone height 1 μm, focusing electrode hole diameter 1.2 μm,
When the distance between the gate and the focusing electrode is 1 μm, the thickness of the gate electrode layer and the focusing electrode layer is 0.4 μm, and the distance from the cone bottom to the anode electrode is 200 μm, the right half emitted electrons emitted from the top center point P of the emitter The locus is drawn.

【0025】このシュミレーションによって得られる電
子の軌跡は、電子を放出する点がエミッタの頂点Pにあ
るものとし、電子を放出するためのゲート電極G1が僅
かな間隙(1μm)をおいて設けられ、さらのその上方
に集束電極G2と、さらに離れた上方にアノード電極層
Aが上記した寸法で配置されているときを想定してい
る。そしてゲート電極G1に120ボルト、アノード電
極に400ボルト印加し、集束電極G2が0ボルトの場
合は同図(a)示すようにエミッタの頂点Pから放出さ
れた電子の大部分は空間電荷効果によってアノード電極
まで到達していないことがわかる。
In the trajectory of electrons obtained by this simulation, it is assumed that the point of emitting electrons is at the apex P of the emitter, and the gate electrode G1 for emitting electrons is provided with a slight gap (1 μm), Further, it is assumed that the focusing electrode G2 is arranged above the anode electrode layer A and the anode electrode layer A is arranged above the anode electrode layer A with the above-described dimensions. When 120 V is applied to the gate electrode G1 and 400 V is applied to the anode electrode, and the focusing electrode G2 is 0 V, most of the electrons emitted from the apex P of the emitter are caused by the space charge effect as shown in FIG. It can be seen that it has not reached the anode electrode.

【0026】しかし、この状態で集束電極G2に10V
程度の電圧を印加すると、図3の(b)に示されている
ように、空間電荷によって漂っていた電子の流れが顕著
に改善され、大部分の電子がアノード電極に到達するよ
うに電子の流れが変更し、アノード電流が増加する。
However, in this state, 10 V is applied to the focusing electrode G2.
When a certain voltage is applied, as shown in FIG. 3B, the flow of electrons drifting due to space charge is significantly improved, and most of the electrons reach the anode electrode. The flow changes and the anode current increases.

【0027】図4は上記した電子放出用のエミッタ11
5の複数個をブロック化して一点鎖線で示す電界放出素
子セル(以下、セルという)300とし、この各セルを
ダイナミック駆動する場合のドライブ回路を示したもの
である。すなわち各セル300は複数個のエミッタ11
5と、この各エミッタ115に対するゲート電極104
と集束電極108によって構成されている。各セル30
0の中には1個のTFTが設けられており、このTFT
のゲート電極は行単位で制御線G1、G2、G3・・・
・・・Gnに接続される。また、TFTのソース電極は
列単位で制御線S1、S2、S3・・・・・・Snが接
続されている。
FIG. 4 shows the emitter 11 for electron emission described above.
5 shows a field emission device cell (hereinafter referred to as a cell) 300, which is formed by blocking a plurality of cells 5 into blocks, and shows a drive circuit for dynamically driving each cell. That is, each cell 300 has a plurality of emitters 11.
5 and the gate electrode 104 for each emitter 115
And focusing electrode 108. Each cell 30
One TFT is provided in 0, and this TFT
Gate electrodes of the control lines G1, G2, G3 ...
... Connected to Gn. Further, the source electrodes of the TFTs are connected to the control lines S1, S2, S3 ...

【0028】各セル300のゲート電極104は共通し
てして接続され所定の加速電圧(E1)に接続され、また各
セル300のエミッタ115も抵抗層を介して導通して
いるカソード電極によって一括して所定の電圧(通常は
ゼロレベルの電圧E2) が供給されるように配線されてい
る。なお、TFTのドレイン側に形成される浮遊容量C
の端子Gは図示されていないが全てグランドにアースさ
れている。
The gate electrodes 104 of the cells 300 are connected in common and are connected to a predetermined acceleration voltage (E1), and the emitters 115 of the cells 300 are collectively connected by a cathode electrode which is conductive through a resistance layer. Then, the wiring is provided so that a predetermined voltage (usually the zero-level voltage E2) is supplied. The stray capacitance C formed on the drain side of the TFT
Although not shown, the terminals G are all grounded.

【0029】上記した表示駆動回路は、例えば画面の水
平方向に配置されている制御線G1、G2、G3・・・
・・に時分割的に走査パルスを順次供給するドライブ回
路に接続し、垂直方向に配置されることになる制御線S
1、S2、S3・・・・・に上記走査パルスと同期して
一水平期間の映像信号(文字図形信号)を逐次供給する
と、前記したようにTFTが導通した時のセル300に
はその集束電極108に10ボルト程度低い電圧が印加
されることになり、前記図3(b)に示すようにこのセ
ル内のエミッタから放出された電子がアノード電極を射
突する。その結果TFTが導通状態とされたセル300
の上方に位置している蛍光体が発光し、映像信号に対応
して画像を表示することができる。なお、図4に示され
ているスイッチング素子は1個のTFTで形成されてい
るが、2個のTFTを使用するC−MOSタイプのスイ
ッチング素子によって形成することが好ましい。
The display drive circuit described above includes, for example, control lines G1, G2, G3 ... Which are arranged in the horizontal direction of the screen.
.. Connected to a drive circuit that sequentially supplies scan pulses in a time-divisional manner to the control line S, which will be arranged in the vertical direction
When S1, S2, S3 ... Are sequentially supplied with video signals (character and graphic signals) for one horizontal period in synchronization with the scanning pulse, as described above, the cells 300 are focused when the TFTs are turned on. A voltage as low as about 10 V is applied to the electrode 108, and the electrons emitted from the emitter in this cell strike the anode electrode as shown in FIG. 3 (b). As a result, the cell 300 in which the TFT is made conductive
The fluorescent substance located above is emitted, and an image can be displayed corresponding to the video signal. Although the switching element shown in FIG. 4 is formed by one TFT, it is preferable that the switching element is formed by a C-MOS type switching element using two TFTs.

【0030】図5は上記した電界放出素子ブロックがM
IM2端子スイッチング素子によって構成されているセ
ル301を駆動する回路例を示しており、各セル301
はMIM2端子スイッチング素子によって能動化される
ように構成されている。この場合は図4にした場合と同
様に水平方向に設けられている制御線G1、G2、G3
・・・・・・と、垂直方向の設けられている制御線S
1、S2、S3・・・・の交点に位置するセル301が
電子を放出するものである。なお、このスイッチング素
子は2端子とされているためオフスルー制御動作を行
う、すなわち制御線G1、G2、G3、、・・・・の電
位が高電位になっているとき制御線S1、S2、S3・
・・・・を走査している走査電圧が逆バイアスとなって
いる交点のセルが能動化され、このセルの集束電極10
8に電圧が印加されることになる。
FIG. 5 shows that the above-mentioned field emission device block is M
The example of the circuit which drives the cell 301 comprised by the IM2 terminal switching element is shown, and each cell 301 is shown.
Are configured to be activated by the MIM two-terminal switching element. In this case, as in the case of FIG. 4, the control lines G1, G2, G3 provided in the horizontal direction are arranged.
.... and the control line S provided in the vertical direction
The cell 301 located at the intersection of 1, S2, S3, ... Emits electrons. Since this switching element has two terminals, it performs an off-through control operation, that is, when the potentials of the control lines G1, G2, G3, ... Are high, the control lines S1, S2, S3.・
The cell at the intersection where the scanning voltage for scanning ... Is reverse bias is activated, and the focusing electrode 10 of this cell is activated.
A voltage will be applied to 8.

【0031】なお、上記実施例は集束電極108が1層
の場合について述べたが、集束電極を2層にした5極管
構造のFECに対しても、本発明の技術を適用できるこ
とはいうまでもない。
In the above embodiment, the case where the focusing electrode 108 has one layer has been described, but it goes without saying that the technique of the present invention can be applied to an FEC having a pentode structure in which the focusing electrode has two layers. Nor.

【0032】[0032]

【発明の効果】以上説明したように本発明の表示装置
は、少なくともエミッタに対して電子を引き出すゲート
電極と、引き出された電子の広がりを制限する集束電極
からなる4極構造の電界放出素子によって構成し、この
電界放出素子を形成する基板上に集積技術によって集束
電極と導通するスイッチング素子が形成されるているか
ら、このスイッチング素子を介して前記集束電極に対し
て走査用の低電圧の信号を印加することができる。した
がって、スイッチング素子の寸法をμmオーダで集積化
することが容易であり、表示画面の解像度を向上させる
ことができる。
As described above, the display device of the present invention includes a field emission device having a quadrupole structure including at least a gate electrode for extracting electrons to the emitter and a focusing electrode for limiting the spread of the extracted electrons. A switching element that is electrically connected to the focusing electrode is formed on the substrate on which the field emission element is formed by an integration technique. Therefore, a low voltage signal for scanning is provided to the focusing electrode via the switching element. Can be applied. Therefore, it is easy to integrate the dimensions of the switching element in the order of μm, and the resolution of the display screen can be improved.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の表示装置に採用され電界放出素子の一
部を拡大した断面図である。
FIG. 1 is an enlarged cross-sectional view of a part of a field emission device adopted in a display device of the present invention.

【図2】本発明の他の実施例を示す電界放出素子の一部
を拡大した断面図である。
FIG. 2 is an enlarged sectional view of a part of a field emission device showing another embodiment of the present invention.

【図3】電界放出素子より引き出される電子の軌跡をシ
ュミレーションした説明図である。
FIG. 3 is an explanatory diagram that simulates a trajectory of electrons extracted from a field emission device.

【図4】本発明の電界放出素子によって構成される表示
装置の駆動回路例を示す配線図である。
FIG. 4 is a wiring diagram showing an example of a drive circuit of a display device including the field emission device of the present invention.

【図5】図3の電界放出素子を使用したときに駆動回路
例を示す配線図である。
5 is a wiring diagram showing an example of a drive circuit when the field emission device of FIG. 3 is used.

【図6】電界放出素子の製造方法の一例を示す説明図で
ある。
FIG. 6 is an explanatory diagram showing an example of a method for manufacturing a field emission device.

【図7】FECによって構成される表示装置の従来例を
示す斜視図である。
FIG. 7 is a perspective view showing a conventional example of a display device configured by FEC.

【符号の説明】[Explanation of symbols]

100 ガラス基板 101 カソード電極層 102 抵抗層 103,107 絶縁層 104 ゲート電極層 108 集束電極層 121 アノード電極層 201 TFTのゲート電極 205 TFTのソース電極 206 ドレイン電極 100 Glass Substrate 101 Cathode Electrode Layer 102 Resistance Layers 103 and 107 Insulating Layer 104 Gate Electrode Layer 108 Focusing Electrode Layer 121 Anode Electrode Layer 201 TFT Gate Electrode 205 TFT Source Electrode 206 Drain Electrode

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 基板上に形成されたカソード導体層の上
方に電子を放出するコーン状のエミッタを多数個蒸着
し、このエミッタから電子を放出するためのゲート電極
層と、引き出された電子を収束するため前記ゲート電極
層の上方に配置されている1又は2層の集束電極層によ
って構成されている複数の電界放出素子を備えている積
層基板と、 この積層基板の上面に配置され、蛍光材が付着されてい
るアノード電極とを真空容器内に封入した表示装置にお
いて、 上記複数の電界放出素子を表示面内で所定のブロックに
分割すると共に、上記積層基板上でX、Y方向に伸びる
マトリックス状に配置されている制御線を配置し、この
制御線の交点と上記電界放出素子の集束電極間にスイッ
チング素子を形成し、このスイッチング素子を介して上
記集束電極に順次走査信号が供給されるように構成され
ていることを特徴とする表示装置。
1. A plurality of cone-shaped emitters for emitting electrons are vapor-deposited above a cathode conductor layer formed on a substrate, and a gate electrode layer for emitting electrons from the emitters and the extracted electrons are provided. A laminated substrate provided with a plurality of field emission devices constituted by one or two focusing electrode layers arranged above the gate electrode layer for converging, and a fluorescent substance arranged on the upper surface of the laminated substrate. In a display device in which an anode electrode to which a material is attached is enclosed in a vacuum container, the plurality of field emission devices are divided into predetermined blocks in a display surface and extend in the X and Y directions on the laminated substrate. The control lines arranged in a matrix are arranged, a switching element is formed between the intersection of the control lines and the focusing electrode of the field emission element, and the switching element is formed through the switching element. Display device characterized by progressive scanning signal into a bundle electrode is configured to be supplied.
【請求項2】 上記スイッチング素子は薄膜トランジス
タによって構成されていることを特徴とする請求項1に
記載の表示装置。
2. The display device according to claim 1, wherein the switching element is composed of a thin film transistor.
【請求項3】 上記スイッチング素子はMIM2端子ス
イッチング素子によって構成されていることを特徴とす
る請求項1に記載の表示装置。
3. The display device according to claim 1, wherein the switching element is composed of a MIM two-terminal switching element.
【請求項4】 上記集束電極は上記複数のエミッタをグ
ループとして同時に制御するように構成されていること
を特徴とする請求項1又は2又は3に記載の表示装置。
4. The display device according to claim 1, wherein the focusing electrode is configured to simultaneously control the plurality of emitters as a group.
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