JPH0712588A - Encoder frequency divider - Google Patents
Encoder frequency dividerInfo
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- JPH0712588A JPH0712588A JP15956393A JP15956393A JPH0712588A JP H0712588 A JPH0712588 A JP H0712588A JP 15956393 A JP15956393 A JP 15956393A JP 15956393 A JP15956393 A JP 15956393A JP H0712588 A JPH0712588 A JP H0712588A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明はロータリエンコーダが出
力する2相パルスを入力して符号とパルス値に変換する
符号判別回路と、前記符号判別回路が出力するパルス値
を前記符号によりカウントアップ/ダウンカウントして
出力するカウンタとを備え、前記カウンタが出力したカ
ウント値を分周比によって分周する、サーボ制御装置の
エンコーダ分周回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a code discriminating circuit which receives a two-phase pulse output from a rotary encoder and converts it into a code and a pulse value, and a pulse value output from the code discriminating circuit is counted up / up by the code. The present invention relates to an encoder frequency divider circuit of a servo control device, which comprises a counter that counts down and outputs, and divides a count value output from the counter by a frequency division ratio.
【0002】[0002]
【従来の技術】従来、この種のエンコーダ分周回路は、
一例を図2に示すように、まず、エンコーダからの出力
パルスA,Bを符号判別回路1で符号Cとパルス数Dに
分ける。次いでパルス数Dをカウンタ2で符号Cによっ
てアップ/ダウンカウントする。このパルス数のカウン
ト値に応じてカウントアップダウン選択回路5で分周比
Eによってパルス変換して分周するようになっていた。
カウントアップダウン選択回路5としては、BRM(Bi
nary Rate Multiplier)が使用されている。2. Description of the Related Art Conventionally, this kind of encoder frequency dividing circuit
As shown in FIG. 2 as an example, first, the output pulses A and B from the encoder are divided into a code C and a pulse number D by the code determination circuit 1. Then, the pulse number D is counted up / down by the code C by the counter 2. According to the count value of the number of pulses, the count up / down selection circuit 5 performs pulse conversion by the frequency division ratio E and frequency division.
As the count up / down selection circuit 5, BRM (Bi
nary Rate Multiplier) is used.
【0003】[0003]
【発明が解決しようとする課題】上述した従来のエンコ
ーダ分周回路ではBRMによって分周比のパターンとし
て分周しているので、エンコーダが出力する一定パルス
数に対応する分周間隔が必ずしも均等にならず、サーボ
制御装置で位置決め等を行うと位置エラーとなるという
欠点がある。本発明の目的は、分周間隔が均等に得られ
て、サーボ制御における位置決め等で位置エラーを起さ
ないエンコーダ分周回路を提供することである。In the above-mentioned conventional encoder frequency dividing circuit, since the frequency division is performed by the BRM as the pattern of the frequency division ratio, the frequency division intervals corresponding to the constant number of pulses output from the encoder are not always equal. However, there is a drawback that a position error will occur if the servo controller performs positioning or the like. An object of the present invention is to provide an encoder frequency dividing circuit that can obtain frequency division intervals evenly and does not cause a position error due to positioning or the like in servo control.
【0004】[0004]
【課題を解決するための手段】本発明のエンコーダ分周
回路は、カウンタが出力するカウント値に分周比を乗算
して出力する乗算器と、前記乗算器の出力値が小数点以
下の端数を有するとき、1>N>0であるオフセット値
Nを前記端数値に加算し、合算値が1以上であれば前記
出力値の整数値に1を加算して出力する加算器を有す
る。SUMMARY OF THE INVENTION An encoder frequency dividing circuit according to the present invention comprises a multiplier for multiplying a count value output by a counter by a frequency division ratio, and outputting the multiplied value. When it has, it has the adder which adds the offset value N which is 1>N> 0 to the fractional value, and adds 1 to the integer value of the output value and outputs it when the summed value is 1 or more.
【0005】[0005]
【作用】乗算器の出力値の端数値にオフセット値を加算
して1以上であれば整数値に1を加算するので、端数が
加算値に反映されて分周間隔の均等化ができ、サーボ制
御における位置エラーが解消される。The offset value is added to the fractional value of the output value of the multiplier, and if it is 1 or more, 1 is added to the integer value. Therefore, the fractional value is reflected in the addition value, and the frequency division intervals can be equalized. Positional errors in control are eliminated.
【0006】[0006]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図1は本発明のエンコーダ分周回路の一実
施例の構成ブロック図である。このエンコーダ分周回路
は符号判別回路1とカウンタ2と乗算器3と加算器4で
構成されている。符号判別回路1はエンコーダ(不図
示)から出力されたパルスAとBを入力して符号Cとパ
ルスDとに分けて出力する。カウンタ2はパルスDのパ
ルス数を符号Cによってアップ/ダウンカウントする。
乗算器3はカウンタ2のカウント値と分周比Eを入力し
て掛け合わせて出力する。加算器4は乗算器3の出力値
(カウント値×分周比)のうち、小数点以下の端数にオ
フセット値Nを加算して、合算値(端数+N)が1以上
であれば、出力値の整数値に1を加算してカウントアッ
プ/カウントダウンパルスとして出力する。すなわち、
例えば分周比E=20000/32768パルス、オフ
セット値N=16384/32768パルスとしたと
き、エンコーダから1パルス入力したときは、 1×E+N=1×20000/32768+16384
/32768 =0.61+0.5 =1.11 となり、小数点以下の端数値は0.61なので端数値+
オフセット値=1.11は1以上の値なので1を出力
し、2パルス入力したときは、 2×E+N=1×20000/32768+16384
/32768 =1.22+0.5 =1.72 となり、端数値+オフセット値=0.22+0.5=
0.72となるので、整数値1をそのまま出力する。Embodiments of the present invention will now be described with reference to the drawings. FIG. 1 is a configuration block diagram of an embodiment of an encoder frequency dividing circuit according to the present invention. The encoder frequency dividing circuit is composed of a code discriminating circuit 1, a counter 2, a multiplier 3 and an adder 4. The code discriminating circuit 1 receives the pulses A and B output from an encoder (not shown), divides them into a code C and a pulse D, and outputs them. The counter 2 counts up / down the pulse number of the pulse D by the code C.
The multiplier 3 receives the count value of the counter 2 and the frequency division ratio E, multiplies them, and outputs the result. The adder 4 adds the offset value N to the fractional part below the decimal point of the output value (count value × frequency division ratio) of the multiplier 3 and if the summed value (fractional number + N) is 1 or more, the output value 1 is added to the integer value and output as a count-up / count-down pulse. That is,
For example, when the frequency division ratio E is 20000/32768 pulses and the offset value is N = 16384/32768 pulses, and one pulse is input from the encoder, 1 × E + N = 1 × 20000/32768 + 16384
/ 32768 = 0.61 + 0.5 = 1.11 and the fractional value after the decimal point is 0.61, so the fractional value +
Since the offset value = 1.11 is a value greater than or equal to 1, 1 is output, and when 2 pulses are input, 2 × E + N = 1 × 20000/32768 + 16384
/ 32768 = 1.22 + 0.5 = 1.72, and fractional value + offset value = 0.22 + 0.5 =
Since it is 0.72, the integer value 1 is output as it is.
【0007】3パルス以下、このような処理をしてカウ
ントアップ/ダウンパルスとして出力する。出力された
カウントアップ/ダウンパルスは、A、B相の二相パル
スのエンコーダパルス形態に変換して分周が完了する。
この分周回路では、カウンタの出力したパルスカウント
値に分周比を乗算したとき、端数を無視せずにオフセッ
ト値を加算した値が1以上の場合に1を整数値に加算し
てカウントアップ/ダウンパルス値とするので、分周間
隔の不均等を生じない。本実施例のエンコーダ分周回路
では、パルス値と分周比の乗算値の端数にオフセット値
を加算して整数値に反映するので、端数の無視による影
響がなく、分周誤差が軽減される。After 3 pulses or less, such processing is performed and the count up / down pulse is output. The output count-up / down pulse is converted into an encoder pulse form of a two-phase pulse of A and B phases, and frequency division is completed.
In this frequency divider circuit, when the pulse count value output from the counter is multiplied by the frequency division ratio, if the value obtained by adding the offset value without ignoring the fraction is 1 or more, 1 is added to the integer value to count up. Since / down pulse value is used, uneven frequency division intervals do not occur. In the encoder frequency dividing circuit of the present embodiment, since the offset value is added to the fractional value of the multiplication value of the pulse value and the frequency division ratio and reflected in the integer value, there is no influence by ignoring the fractional number and the division error is reduced. .
【0008】[0008]
【発明の効果】以上説明したように本発明は、乗算値の
端数にオフセット値を加算して整数値に反映することに
より、端数が無視されることによる分周の誤差を最小に
抑えることができるので、サーボ制御における分周間隔
の不均等がなく、位置検出エラーが防止できるという効
果がある。As described above, according to the present invention, by adding the offset value to the fraction of the multiplication value and reflecting the result in the integer value, it is possible to minimize the frequency division error due to the fraction being ignored. As a result, there is no unevenness in frequency division intervals in servo control, and position detection errors can be prevented.
【図1】本発明のエンコーダ分周回路の一実施例の構成
ブロック図である。FIG. 1 is a configuration block diagram of an embodiment of an encoder frequency dividing circuit of the present invention.
【図2】エンコーダ分周回路の従来例の構成ブロック図
である。FIG. 2 is a configuration block diagram of a conventional example of an encoder frequency dividing circuit.
1 符号判別回路 2 カウンタ 3 乗算器 4 加算器 A、B 出力パルス C 符号 D パルス E 分周比 N オフセット値 1 Sign Discrimination Circuit 2 Counter 3 Multiplier 4 Adder A, B Output Pulse C Code D Pulse E Frequency Division Ratio N Offset Value
Claims (1)
スを入力して符号とパルス値に変換する符号判別回路
と、前記符号判別回路が出力するパルス値を前記符号に
よりアップ/ダウンカウントして出力するカウンタとを
備え、前記カウンタが出力したカウント値を分周比によ
って分周する、サーボ制御装置のエンコーダ分周回路に
おいて、 前記カウント値に分周比を乗算して出力する乗算器と、 前記乗算器の出力値が小数点以下の端数を有するとき、
1>N>0であるオフセット値Nを前記端数値に加算
し、合算値が1以上であれば前記出力値の整数値に1を
加算して出力する加算器を有することを特徴とするエン
コーダ分周回路。1. A code discriminating circuit for inputting a two-phase pulse output from a rotary encoder and converting it into a code and a pulse value, and a pulse value output by the code discriminating circuit is up / down counted by the code and output. A counter for dividing the count value output from the counter by a division ratio, and a multiplier for multiplying the count value by the division ratio and outputting the same; When the output value of the instrument has a fractional part,
An encoder having an adder that adds an offset value N of 1>N> 0 to the fractional value and adds 1 to the integer value of the output value to output if the summed value is 1 or more. Divider circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15956393A JP3309875B2 (en) | 1993-06-29 | 1993-06-29 | Encoder divider circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP15956393A JP3309875B2 (en) | 1993-06-29 | 1993-06-29 | Encoder divider circuit |
Publications (2)
Publication Number | Publication Date |
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JPH0712588A true JPH0712588A (en) | 1995-01-17 |
JP3309875B2 JP3309875B2 (en) | 2002-07-29 |
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JP15956393A Expired - Fee Related JP3309875B2 (en) | 1993-06-29 | 1993-06-29 | Encoder divider circuit |
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Country | Link |
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JP (1) | JP3309875B2 (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008196953A (en) * | 2007-02-13 | 2008-08-28 | Hitachi High-Technologies Corp | Pattern formation device and display panel manufacturing method using the same |
KR100945209B1 (en) * | 2007-01-25 | 2010-03-03 | 야마타케 코포레이션 | Counting Device, Distance Meter, Counting Method, And Distance Measuring Method |
CN115864914A (en) * | 2023-02-17 | 2023-03-28 | 广州匠芯创科技有限公司 | Method, system, device and storage medium for frequency division output of arbitrary orthogonal pulse |
-
1993
- 1993-06-29 JP JP15956393A patent/JP3309875B2/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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KR100945209B1 (en) * | 2007-01-25 | 2010-03-03 | 야마타케 코포레이션 | Counting Device, Distance Meter, Counting Method, And Distance Measuring Method |
JP2008196953A (en) * | 2007-02-13 | 2008-08-28 | Hitachi High-Technologies Corp | Pattern formation device and display panel manufacturing method using the same |
CN115864914A (en) * | 2023-02-17 | 2023-03-28 | 广州匠芯创科技有限公司 | Method, system, device and storage medium for frequency division output of arbitrary orthogonal pulse |
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JP3309875B2 (en) | 2002-07-29 |
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