JPH07123260B2 - 非同期式マイクロ・チャネル・バスからのデータを捕捉し検証するための回路および方法 - Google Patents

非同期式マイクロ・チャネル・バスからのデータを捕捉し検証するための回路および方法

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JPH07123260B2
JPH07123260B2 JP4222648A JP22264892A JPH07123260B2 JP H07123260 B2 JPH07123260 B2 JP H07123260B2 JP 4222648 A JP4222648 A JP 4222648A JP 22264892 A JP22264892 A JP 22264892A JP H07123260 B2 JPH07123260 B2 JP H07123260B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、非同期式のバスと同期
式のＶＬＳＩチップとの間に設けられるインターフェー
スに係り、更に詳細に説明すれば、「レベル・センシテ
ィブ・スキャン・デザイン（ＬＳＳＤ）」と呼ばれる電
圧感応型回路設計手法に準拠する同期的態様でマイクロ
・チャネル上のデータを捕捉し且つ検証するように、か
かる非同期式のマイクロ・チャネル・バスと同期式のＶ
ＬＳＩチップとの間に設けられるインターフェースに係
る。
【０００２】
【従来の技術】ＬＳＳＤ回路は、集積回路チップの寸法
と複雑さが増大するにつれて、その使用が魅力的になっ
てきた。ＶＬＳＩ回路の密度の向上に伴って、改良され
た試験方法と、試験性（testability）を強化するよう
に設計され構成された回路がもたらされた。ＬＳＳＤ回
路は、試験性に関連する多くの魅力的な特徴を有する
が、入力信号に対する応答に限界がある。ＬＳＳＤで
は、入力信号のレベルが、ハイであれ、ローであれ、ク
ロッキング時に受取り側ラッチがとる状態を指示する。
信号の遷移またはエッジは、ＬＳＳＤ設計では重要でな
い。というのは、すべての信号が、システムの同期クロ
ックに対して安定だからである。１クロック・サイクル
内の任意の時刻に変化し得る非同期信号を用いる場合、
データのセットアップ時間およびホールド時間の仕様に
違反することがあり、したがって、ラッチ内で発振また
は準安定状態が発生し得る。準安定状態とは、クロック
がオフになる時にラッチが状態を変化させつつあり、１
でも０でもない状態である。この問題は、ＬＳＳＤ設計
に固有のものではない。他の刻時式論理設計も、それ自
体のデータ・セットアップ時刻およびデータ・ホールド
時刻の仕様を有する。
【０００３】マイクロ・チャネルは、現在ＰＳ／２およ
び他のロー・エンド・プロセッサ・システムに使用され
ている複雑な非同期バスである。マイクロ・チャネル
は、３２ビットのアドレス・バス、３２ビットのデータ
・バス、調停バス、および様々な制御信号を含んでい
る。これらの制御信号は、ある程度まではアドレス・バ
スまたはデータ・バスあるいはその両方を検証するため
のものである。エッジ・トリガ式ＴＴＬを用いたＭＳＩ
（中規模集積回路）の環境では、これらの制御信号は、
確実にバスをラッチするのに有用となり得る。しかしな
がら、ＬＳＳＤの規則とガイドラインに従わなければな
らないチップ設計では、これらの制御信号を非同期式に
使用すると、クロッキングとタイミングの状況が困難に
なり得る。これらのタイミング状況は、非同期式のクロ
ッキングと状態機械を広範囲に利用する時には、さらに
複雑になり得る。したがって、ＬＳＳＤに準拠するチッ
プ設計を非同期信号にインターフェースするには、受け
取った非同期信号を処理する前に、これらの信号を受取
り側のシステム・クロックと同期させる必要がある。
【０００４】
【発明が解決しようとする課題】本発明の目的は、非同
期データを捕捉し、これらのデータを、刻時式論理設計
で使用可能な同期データに変換することである。
【０００５】本発明のもう１つの目的は、最小限の非同
期式クロッキングを用いて非同期データを検証すること
である。
【０００６】本発明のもう１つの目的は、変換後の同期
化されたデータの状態を決定し、このデータを検証する
ことである。
【０００７】
【課題を解決するための手段】上記その他の目的と特徴
は、３段のマイクロ・チャネル・インターフェース状態
機械および論理機構によって達成される。第１段では、
非同期バスから制御信号とデータ信号を捕捉し、これら
の信号を、インターフェース・チップの内部クロックに
同期した信号に変換する。このインターフェースの第２
段は、同期式の状態機械であり、第１段で生成された同
期信号を利用して、非同期バスの現状態を決定する。こ
のインターフェースの第３段では、同期式状態機械と制
御信号／データ信号捕捉論理機構によって生成されたデ
ータを使用して、同期式にデータを検証する。これによ
って、非同期式の論理またはタイミングをこれ以上使用
せずに、非同期バスからのデータをさらに処理できるよ
うになる。
【０００８】本発明の好ましい実施例では、これは、マ
イクロ・チャネル・インターフェース制御チップ（ＭＩ
Ｃ）内で実施される。ＭＩＣは、マイクロ・チャネル・
バスと、ローカル・データ・バスと称する専用データ・
バスと、ローカル・プロセッサ・バスと称する汎用マイ
クロプロセッサ・バスの、３本のバス間の高性能インタ
ーフェースである。ＭＩＣの目的は、これら３本のバス
上でプロトコルを変換することであり、これらの間の迅
速で効率的なデータ機能および制御機能が可能となる。
本発明は、マイクロ・チャネル上の装置にデータを移動
できるようになる前に、またはマイクロ・チャネル上の
装置によって非同期データが送られた後に、前処理、追
加処理またはデータ管理機能が必要な、高速の入出力ア
ダプタまたは処理アダプタ上で使用することを意図した
ものである。
【０００９】
【実施例】下記の定義は、以下の説明を理解するのに役
立つものである。 用語 定義 バイト １本のバスに含まれる８本の信号線のグループ。 バス関与装置 あるバスのデータ転送またはデータ要求に関与する装置。 中央ステアリング マイクロ・チャネルのデータ・バス幅の互換性を維持し制御 論理ブロック するに当たって装置を援助する責任を負うシステム論理回路 のグループ。 装置 バス上に情報を駆動し、バスから情報を受け取り、情報を解 釈し、指定された機能を実行する、またはこれらのうち任意 の動作を行う論理回路のブロック。 入出力スレーブ バスの入出力アドレス空間内でアドレス可能なスレーブ装置 。マスタ スレーブとの間でデータ転送を行う目的で、バスの制御を 獲 得する装置。 メモリ・スレーブ バスのアドレス可能空間内にメモリを含むスレーブ装置。 ノード 装置。 待ち行列 記憶されたデータのシーケンス、または処理を待っている待 ち行列エントリ。 待ち行列エントリ 後で処理する予定のタスク、制御、または情報データを定義 する、４バイト、８バイト、または１６バイトの記憶された データ。 待ち行列読取りポ 次に処理する待ち行列エントリの現在の順次位置を指すポイ インタ（ＱＲＰ） ンタ。 待ち行列書込みポ 待ち行列エントリを付加することのできる待ち行列中の現在 インタ（ＱＷＰ） の順次位置を指すポインタ。 資源 情報交換のためにそれ自体が装置にアクセス可能になる、論 理回路のブロックまたは装置。 セマフォ 現在の状況を示すフラグまたは標識。 スレーブ マスタの制御下で動作中にデータを提供する、または受け取 る装置。 ステアリング あるバスに含まれるバイトを、そのバス内の別のバイトに向 けること。 システム・コント マイクロ・チャネル調停、装置選択、システム・メモリ・リ ローラ フレッシュ、独自機能、およびシステム・プロセッサとのイ ンターフェースの責任を負うシステム論理回路のグループ。 転送 ２装置間での情報交換。 ワード バスに含まれる１６個の信号のグループ。２バイト。
【００１０】図１は、３７０アーキテクチャに準拠する
ＩＢＭメインフレームなどのメインフレーム１００を示
す。メインフレーム１００は、直列バス１０６によって
ワークステーション１０１、１０２およびパーソナル・
コンピュータ１０３、１０４に接続されている。好まし
い実施例では、このメインフレームは、３０９０やＥＳ
／９０００(TM)など３７０アーキテクチャに準拠するＩ
ＢＭメインフレームであり、ワークステーション１０
１、１０２は、ＩＢＭ ＲＩＳＣ System／６０００(T
M)であり、パーソナル・コンピュータは、ＩＢＭ ＰＳ
／２(TM)ファミリーのコンピュータである。ワークステ
ーション１０１、１０２およびパーソナル・コンピュー
タは、システム・プロセッサ・ユニット、ＲＯＭ、ＲＡ
Ｍ、１本または複数のシステム・バス、キーボード、マ
ウス、ディスプレイなど、周知の構成要素からなる。Ｒ
ＩＳＣ System／６０００に関する詳しい情報は、IBM R
ISCSystem/6000 POWERstation and POWERserver Hardwa
re Technical Reference -General Information Manual
(SA23-2643)、IBM RISC System/6000 POWERstation an
d POWERserver Hardware Technical Reference - Optio
ns and Devices (SA23-2646)、IBM RISC System/6000 H
ardware Technical Reference - 7012 POWERstation an
d POWERserver (SA23-2660)、IBM RISC System/6000 Ha
rdware Technical Reference - 7013 and 7016 POWERst
ation and POWERserver (SA23-2644)およびIBM RISC Sy
stem/6000 Hardware Technical Reference - 7015 POWE
Rserver (SA23-2645)にある。ＰＳ／２ファミリーに関
する情報は、Technical Reference Manual Personal Sy
stem Model 50, 60 Systems, Part No. 68X2224, Order
No. S68X-2224とTechnical Reference Manual Persona
l Systems (Model 80), Part No. 68X2256, Order No.
S68X-2256にある。直列バス・アーキテクチャの説明
は、Serial I/O Architecture: PKD081102、１９８９年
２月２９日にある。ＲＩＳＣ System／６０００とＰＳ
／２は、いずれもシステム・バスとしてマイクロ・チャ
ネル・バスが組み込んである。マイクロ・チャネルは、
３２ビットのアドレス・バス、３２ビットのデータ・バ
ス、調停バス、および様々な制御信号を含んでいる。マ
イクロ・チャネルに関するより詳しい情報は、Micro Ch
annel on Low-End Parallel BusArchitecture, Family
2: LEPB-ADS-0002-00-4-U7とPersonal System/2 - Hard
ware Interface Technical Reference Architectures,
Part No. 84F9808, OrderNo. X84F-9808-00にある。上
記の参考文献は、いずれもＩＢＭコーポレイションから
入手できる。
【００１１】ワークステーション１０１、１０２および
パーソナル・コンピュータ１０３、１０４はすべて、マ
イクロ・チャネル−直列バス・アダプタ（ＭＣＳＢ）カ
ード１０８を介して直列バス１０６とインターフェース
する。図２は、ＭＣＳＢカード１０８の様々な構成要素
の機能ブロック図である。直列バス１０６は、直列イン
ターフェース１１３に接続され、マイクロ・チャネル・
バス１１０（以下、単にＭＣ１１０とする）は、マイク
ロ・チャネル・インターフェース・コントローラ（ＭＩ
Ｃ）１１２に接続されている。ＭＩＣ１１２は、マイク
ロ・チャネルと、ローカル・プロセッサ・バス（ＬＰ
Ｂ）１１５と称する汎用マイクロプロセッサ・バスと、
ローカル・データ・バス（ＬＤＢ）１１７と称する専用
バスの、３本のバスの間の高性能インターフェースであ
る。ＭＩＣ１１２の目的は、これら３本のバス上でプロ
トコルを変換することであり、これらの間の迅速で効率
的なデータ転送および制御転送が可能になる。ＭＩＣ１
１２は、マイクロ・チャネル上の装置にデータを移動で
きるようになる前に、またはマイクロ・チャネル上の装
置によってデータが送られた後に、前処理、追加処理ま
たはデータ管理機能が必要な、高速の入出力アダプタま
たは処理アダプタ上で使用することを意図したものであ
る。
【００１２】直列インターフェース１１３は、直列入出
力回路を表し、光デジタル信号変換、クロック回復同期
化、直列並列変換、光復号と光符号化、およびクロック
変換の各機能を含んでいる。ＭＩＣ１１２と直列インタ
ーフェース１１３は、ＬＰＢ１１５およびＬＤＢ１１７
によって結合される。ローカル・プロセッサ１１９は、
ＩＮＴＥＬ ８０９６０(TM)プロセッサであることが好
ましく、ＭＣＳＢカード１０８に処理能力を与える。ロ
ーカル・プロセッサ１１９は、プログラマブル読取り専
用メモリ（ＰＲＯＭ）１２０（同一チップまたは別チッ
プ）も含んでいる。ローカル・プロセッサ記憶機構（Ｌ
ＰＳ）１２１も、ＬＰＢ１１５に結合され、ＩＮＴＥＬ
８０９６０プログラム用の記憶域ならびにＭＩＣ１１
２の論理用の記憶域を提供する。ＰＲＯＭ１２０は、Ｌ
ＰＢ１１５に結合された装置用の自己診断・初期設定コ
ードを含む。プリンタ、モデム、ビデオ・モニタなどの
他の装置１２２を、ＬＰＢ１１５に結合することができ
る。ＬＤＢ１１７は、ＭＩＣ１１２と直列インターフェ
ース１１３間で、処理機能用ではなく、データ用に使用
される。ＭＩＣ１１２と直列インターフェース１１３
は、ローカル・データ記憶機構（ＬＤＳ）１２３を共用
する。ＬＤＳ１２３は、最初に直列バス１０６またはＭ
Ｃ１１０のいずれかから来るデータ用のバッファを提供
する。たとえば、幾つかのデータが、最初にＭＣ１１０
から来ることがあり、ＭＩＣ１１２は、そのデータをＬ
ＤＳ１２３に記憶する。その後、ＭＩＣ１１２は、デー
タが存在する旨をローカル・プロセッサ１１９に通知
し、ローカル・プロセッサ１１９は、直列インターフェ
ース１１３を起動して、このマイクロ・チャネル・デー
タをＬＤＳ１２３から直列バス１０６に移す。
【００１３】マイクロ・チャネル−直列バス・アダプタ
・カードの好ましい実施例の１つが、関連米国特許出願
第６９３８３４号に記載されている。本発明に関連する
特許出願として、ＭＩＣ１１２の機能を記載したフィー
ルズ（J.S. Fields, Jr.）他による米国特許出願第７５
７４７６号の"Micro Channel Interface Controller"、
待ち行列マネージャの機能を記載したローズ（G.L. Rou
se）他による米国特許出願第７５５４６８号の"QueuePo
inter Manager"、およびガスリー（G.L. Guthrie）他に
よる米国特許出願第７５５４７４号の"1-Bit Token Rin
g ArbitrationArchitecture"がある。
【００１４】下記に、ＭＩＣ１１２がサポートする、強
調される特徴または機能の要約を示す。
【００１５】 ・ マイクロ・チャネル・インターフェースの特徴 − マスタおよびスレーブ能力 − １０ＭＨｚのストリーミング・データ転送速度 − １６／３２／６４ビットのストリーミング・データ
転送幅 − バス・ステアリング − バースト能力 − プログラマブルなメモリ空間と入出力空間の利用 − ４ＧＢのメモリ・アドレス能力 − ６４ＫＢの入出力アドレス能力 − 対等能力 − 公正さ（fairness機能） − アドレス・パリティとデータ・パリティ − 最高８つの割込み − 主要製品データへのアクセス ・ローカル・プロセッサ・バス・インターフェースの特
徴 − Ｉｎｔｅｌ ８０Ｃ１８６／８０９６０ＫＢ互換バ
ス。具体的な実施態様に応じて、マイクロプロセッサと
の適当なインターフェースを確保するために、何らかの
外部ＭＳＩ論理機構が必要になることがある。 − マスタおよびスレーブ能力 − ハードウェア待ち行列管理能力 − １ＭＢのメモリ・アドレス能力 − アドレス・パリティとデータ・パリティ ・ローカル・データ・バス・インターフェースの特徴 − １００ＭＢ毎秒のバースト転送速度 − マスタ能力 − １ＭＢのアドレス能力 − プログラマブル読取り待機状態 − 時分割式バス調停 − アドレス・パリティとデータ・パリティ ・広範囲のエラー検出・記録 ・自己試験能力 ・内部循環（wrap）能力 ・６４バイトのデータ緩衝
【００１６】マイクロ・チャネル・インターフェース・
コントローラ（ＭＩＣ）の概要 ＭＩＣ１１２を用いると、ＭＣ１１０とＬＤＢ１１７と
ＬＰＢ１１５の間でデータ転送を行うことが可能にな
る。ＭＣ１１０の高速度に対応するために、ＭＩＣ１１
２は、全体的なスループット性能を向上させる内部バッ
ファ１４５を備える。
【００１７】図３では、ＭＩＣ１１２が、複数の機能ユ
ニットに分割されている。これらの機能ユニットはそれ
ぞれ、１つまたは複数の他の機能ユニットと何らかの形
で相互作用する特殊動作またはタスクの実行専用であ
る。これらのユニットはそれぞれ、その動作を実行する
ために特に設計された、低水準の制御論理回路またはデ
ータ論理回路を含む。これらのユニットがあいまって、
ＭＩＣ１１２に、ＭＣ１１０とＬＤＢ１１７とＬＰＢ１
１５の間の相互接続をもたらす。
【００１８】マイクロ・チャネル（ＭＣ）インターフェ
ース１３０は、ＭＩＣ１１２をＭＣバス１１０に接続す
るのに必要な、適切なタイミング、制御およびデータ・
インターフェースを実施する責任を負う。ＭＣインター
フェース１３０は、アドレス信号、データ信号、調停信
号、パリティ信号、割込み信号およびＭＩＣ１１２内の
他のユニットとの制御ハンドシェーク用信号の、同期、
解釈および制御を行う論理回路を含んでいる。ＭＣイン
ターフェース１３０を用いると、基本転送モードとスト
リーム・データ・モードという２つのＭＣモードの動作
が可能になる。
【００１９】基本転送モードは、ＭＣ１１０の省略時プ
ロトコルを定義するモードである。ほとんどのＭＣ互換
装置は、このモードで動作を実行する能力を有する。こ
のモードで動作している間は、ＭＩＣ１１２を、下記の
ＭＣバス装置タイプによって定義することができる。 ・インテリジェント・バス・コントローラ ・入出力スレーブ ・メモリ・スレーブ ・セットアップ・スレーブ
【００２０】インテリジェント・バス・コントローラと
して動作している時、ＭＩＣ１１２は、ＭＣマスタであ
ると見なされる。ＭＩＣ１１２がＭＣマスタになるの
は、コマンド転送が開始された時だけである。入出力ス
レーブ、メモリ・スレーブまたはセットアップ・スレー
ブとして動作している時は、ＭＩＣ１１２は、ＭＣスレ
ーブであると見なされる。ＭＩＣ１１２がＭＣスレーブ
になるのは、ＭＣマスタとして活動している別の装置に
よって開始された時だけである。
【００２１】ストリーム・データ・モードでは、ＭＩＣ
１１２は、他のストリーム・データ・モードのＭＣ装置
との高速データ転送に参加できるようになる。ストリー
ム・データ・モードでは、大きなブロックのデータを転
送するためのさらなる性能の向上と、クロック同期式デ
ータ転送のための自動速度マッチングが提供される。ス
トリーム・データ・モードにある間、ＭＩＣ１１２は、
下記のＭＣタイプのうちの１つとして動作する。 ・ストリーミング・データ・マスタ ・ストリーミング・データ・スレーブ
【００２２】ＭＩＣ１１２がストリーミング・データ・
マスタとして動作するのは、コマンド式転送（commande
d transfer）によって開始された時だけであり、ストリ
ーミング・データ・スレーブとして動作するのは、スト
リーミング・データ・マスタとして活動している別の装
置によって開始された時である。ＭＣデータ・インター
フェース１３１とＭＣアドレス・インターフェース１３
２は、ＭＣインターフェースの一部であり、それぞれデ
ータとアドレス情報を制御する。ＭＣインターフェース
１３０には、マイクロ・チャネル（ＭＣ）インターフェ
ース制御論理機構１３４（図５）も含まれる。マイクロ
・チャネル・インターフェース制御論理機構１３４に
は、マイクロ・チャネルのコマンド信号とストローブ信
号の捕捉に使用されるコード、同期式状態機械およびデ
ータ検証コードが含まれる。
【００２３】ＬＰＢインターフェース１３３は、ＭＩＣ
１１２をＬＰＢ１１５に接続するのに必要な、適当なタ
イミング、制御およびデータ・インターフェースを実施
する責任を負う。ＬＰＢインターフェース１３３は、ア
ドレス信号、データ信号、調停信号、割込み信号、パリ
ティ信号、エラー信号および制御ハンドシェーク用信号
を制御する論理回路を含んでいる。ＭＩＣ１１２は、Ｌ
ＰＢ１１５上でマスタまたはスレーブとして動作でき
る。ＬＰＢマスタ動作は、コマンド式転送の実行と完了
に必要なタスク、ＭＣ装置、報告可能エラー、または事
前取出し自由ブロック・バッファの維持によって開始す
ることができる。ＬＰＢスレーブ動作は、ＬＤＢ１１７
へのアクセスを要求するＬＰＢ１１５上の装置、ＭＩＣ
の待ち行列管理機能、またはエラー・レジスタおよびＭ
ＩＣ１１２内部の制御レジスタと初期設定レジスタによ
って制御される。
【００２４】ＬＤＢインターフェース１３５は、ＭＩＣ
１１２をＬＤＢ１１７に接続するのに必要な、適当なタ
イミング、制御およびデータ・インターフェースを実施
する責任を負う。ＬＤＢインターフェース１３５は、ア
ドレス信号、データ信号、調停信号、パリティ信号、エ
ラー信号および制御信号を制御する論理回路を含んでい
る。好ましい実施例では、ＬＰＢ１１５およびＭＣ１１
０とは異なり、ＬＤＢ１１７上で、ＭＩＣ１１２はＬＤ
Ｂマスタとしてのみ動作する。ＬＤＢマスタ動作は、コ
マンド式転送、ＭＣ装置、またはＬＰＢ装置によって開
始することができる。ただし、マスタでない時には、Ｍ
ＩＣ１１２は、ＬＤＢ１１７を監視し、可能なプロトコ
ル・エラーまたはパリティ・エラーを検査することがで
きる。ＬＤＢインターフェース１３５は、データ信号を
処理できるＬＤＢデータ・インターフェース１３６と、
アドレス信号を処理できるＬＤＢアドレス・インターフ
ェース１３７に分割できる。
【００２５】マスタ実行ユニット１３９は、ＭＩＣ１１
２内の他のユニット間のすべてのコマンド式転送活動を
制御し調整する責任を負う。マスタ実行ユニットが実行
できる動作とタスクの詳細のリストを以下に示す。 ・保留中のコマンド式転送があるかどうか、待ち行列マ
ネージャ（ＱＭ）１４３を監視する。 ・ＬＰＢインターフェース１３３を用いて、ＭＩＣコマ
ンド・ワード（ＭＣＷ）とＭＩＣ制御ブロック（ＭＣ
Ｂ）の取出しを調整する。 ・マイクロ・チャネル・アドレス・ジェネレータ（ＭＡ
Ｇ）１５５、ローカル・アドレス・ジェネレータ、およ
び出力データ・バッファ（ＯＤＢ）１４９の初期設定と
ロードを制御する。 ・ＭＣインターフェース１３０が他のＭＣ装置から自由
ブロックをいつ取り出すかを制御する。 ・ＭＣインターフェース１３０とＬＤＢインターフェー
ス１３５の間のデータ転送を調整する。 ・ＭＣインターフェース１３０を用いて待ち行列書込み
動作を調整して、他のＭＣ装置に完了状況を通知する。 ・コマンド式転送の完了状況と発生した可能性のあるエ
ラーとを示す、ＭＩＣ状況ワード（ＭＳＷ）の通知を制
御する。
【００２６】エラー・コントローラ（ＥＣ）１４１は、
可能なエラー状況またはエラー状態があるかどうか、Ｍ
ＩＣの内部活動を監視する。エラーが発生した場合、Ｅ
Ｃ１４１は、ＬＰＢインターフェース１３３を用いて送
信非請求状況ワード（ＵＳＷ）の通知を調整する責任を
負う。
【００２７】待ち行列マネージャ（ＱＭ）１４３は、保
留中のコマンド・ワード、状況ワードまたは自由ブロッ
クの現位置を示すハードウェア・ポインタと、新しいコ
マンド・ワード、状況ワードまたは自由ブロックを入れ
ることのできる現位置とを制御する責任を負う。これら
のポインタを維持するに当たっては、コマンド・ワー
ド、状況ワードまたは自由ブロックの待ち行列を、ＦＩ
ＦＯ方式で記憶して、後で検索することができる。ＱＭ
１４３はまた、ＭＩＣ１１２、またはローカル・プロセ
ッサ１１９、他の装置１２２のいずれかに、待ち行列が
保留中のデータを含んでいるか否かを示す責任を負う。
ＱＭ１４３は、ＬＰＳ１２１内にある１６個の待ち行列
用のポインタを管理する能力と、各待ち行列に割当て可
能な割込みを制御する能力を有する。ＱＭ１４３はま
た、エラーがあるかどうかポインタ活動を監視し、後で
検索できるようにこれらのエラーをＬＰＢインターフェ
ース１３３に報告する。
【００２８】ＭＩＣ１１２は、６つの内部バッファ１４
５のグループを含んでいる。これらのバッファは、速度
のマッチングと、ＭＣインターフェース１３０、ＬＰＢ
インターフェース１３３およびＬＤＢインターフェース
１３５の間のデータ転送の調整に使用される。
【００２９】出力データ・バッファ（ＯＤＢ）１４９
は、１６×３６ビットの１ポートＦＩＦＯであり、６４
バイトのデータとバイト・パリティを保持できる。ＯＤ
Ｂ１４９の目的は、ＬＤＢインターフェース１３５から
ＭＣインターフェース１３０へのＭＣマスタ・データを
緩衝するか、またはＬＤＢ循環動作を行うために、ＬＤ
Ｂインターフェース１３５から入力データ・バッファ
（ＩＤＢ）１５０へのＭＣマスタ・データを緩衝するこ
とである。ＯＤＢ１４９のロードとアンロードは、マス
タ実行ユニット１３９の案内の下で、ＬＤＢインターフ
ェース１３５とＭＣインターフェース１３０によって制
御される。
【００３０】入力データ・バッファ（ＩＤＢ）１５０
は、１６×３６ビットの２ポートＦＩＦＯであり、６４
バイトのデータとバイト・データ・パリティを保持でき
る。ＩＤＢ１５０の目的は、ＭＩＣのＬＤＢインターフ
ェース１３５との間でのすべてのＭＣスレーブ動作およ
びＭＣマスタ読取り動作中ならびにＬＤＢ循環動作中に
データ転送を緩衝することである。
【００３１】入力アドレス・バッファ（ＩＡＢ）１５１
は、１６×２３ビットの２ポートＦＩＦＯである。ＩＡ
Ｂ１５１の目的は、ＩＤＢ１５０に記憶されたデータに
関連するアドレスと制御信号を緩衝することである。Ｉ
ＡＢ１５１に緩衝されるアドレスは、スレーブ・アドレ
ス・ジェネレータ（ＳＡＧ）１５４またはローカル・ア
ドレス・ジェネレータ（ＬＡＧ）１５６のいずれかから
ロードすることができる。
【００３２】待ち行列読取りバッファ（ＱＲＢ）１４６
は、８×１６ビットの２ポートＦＩＦＯである。ＱＲＢ
１４６の目的は、ＭＣ装置が要求する最大１６バイトの
待ち行列データおよびパリティを緩衝することである。
ＬＰＢインターフェース１３３は、ＭＣ１１０から要求
が行われた時、ＱＭ１４３の管理下でＱＲＢ１４６の書
込みを制御する。ＱＲＢ１４６を読み取れるのは、ＭＩ
Ｃ１１２がＭＣスレーブの時だけである。ＱＲＢ１４６
に対する読取りアクセスは、ＭＩＣのＭＣインターフェ
ース１３０によってセマフォと制御レジスタを使って制
御される。
【００３３】事前取出し自由ブロック・バッファ（ＦＢ
Ｂ）１４７は、８×１８ビットの２ポートＦＩＦＯであ
る。ＦＢＢ１４７の目的は、ＭＣ装置による高速アクセ
スのために４つの４バイト自由ブロック・エントリを維
持することである。これらの自由ブロック・エントリ
は、ＬＤＢ１１７上の使用可能メモリ・ブロックにアク
セスするのに必要な、開始物理ＭＣメモリ・アドレスを
含んでいる。ＭＣ装置がＦＢＢ１４７から自由ブロック
・エントリを除去した時、ＭＩＣ１１２は、ＭＩＣのＬ
ＰＢインターフェース１３３から別のＦＢエントリを取
り出すことができる。好ましい実施例では、ＦＢＢ１４
７を読み取れるのは、ＭＩＣ１１２がＭＣスレーブの時
だけである。
【００３４】待ち行列書込みバッファ（ＱＷＢ）１４８
は、１６×２５ビットの２ポートＦＩＦＯである。ＱＷ
Ｂ１４８の目的は、データ、パリティおよび制御を緩衝
することであり、これは、ＱＭ１４３によって管理され
るＬＰＢ１１５上の待ち行列用に設計されている。最高
３２バイトの待ち行列データが緩衝できる。好ましい実
施例では、ＱＷＢ１４８に書き込めるのは、ＭＩＣ１１
２がＭＣスレーブの時だけである。ＱＷＢ１４８への書
込みアクセスは、ＭＣインターフェース１３０によって
セマフォと制御レジスタを使って制御される。ＱＷＢ１
４８への読取りアクセスは、ＭＩＣのＬＰＢインターフ
ェース１３３とＱＭ１４３によって制御される。
【００３５】ＭＩＣ１１２は、３つのアドレス・ジェネ
レータ１５３を含んでいる。これらのアドレス・ジェネ
レータは、ＭＣインターフェース１３０とＬＤＢインタ
ーフェース１３５の間でのデータ転送に関するアドレッ
シング要件のほとんどを提供する。
【００３６】スレーブ・アドレス・ジェネレータ（ＳＡ
Ｇ）１５４は、ＭＣストリーミング・データ・スレーブ
動作中およびＬＤＢ循環動作中に使用される。その目的
は、ＭＣインターフェース１３０が受け取りつつあるデ
ータに相関するＩＡＢ１５１にアドレスを供給すること
である。これらのアドレスは、その後、ＭＩＣのＬＤＢ
インターフェース１３５によって使用される。ＳＡＧ１
５４は、最高１ＭＢのデータをアドレスできる。
【００３７】マイクロチャネル・アドレス・ジェネレー
タ（ＭＡＧ）１５５は、コマンド式転送動作中に使用さ
れる。ＭＡＧ１５５は、ＭＣインターフェース１３０
に、ＭＣマスタ動作に必要なアドレスを供給する。ＭＡ
Ｇ１５５は、４ＧＢのデータにアクセスする能力を有す
るが、単一のコマンド式転送の間には、６４ＫＢのアド
レス範囲内のアドレスしか増分できない。また、ＭＡＧ
１５５は、ＬＤＢ循環動作中にＳＡＧ１５４に初期アド
レスを供給する。
【００３８】ローカル・アドレス・ジェネレータ（ＬＡ
Ｇ）１５６は、コマンド式転送中にＬＤＢインターフェ
ース１３５を宛先または供給源とするデータをアドレス
するために使用される。ＬＡＧ１５６は、１ＭＢのデー
タにアクセスできるが、単一のコマンド式転送の間に
は、６４ＫＢのアドレス範囲内のアドレスしか増分でき
ない。
【００３９】自己試験インターフェース（ＳＴＩ）１５
７は、診断動作とデバッグ動作のための直列インターフ
ェースを提供する。ＳＴＩ１５７は、ＭＩＣ１１２内の
走査文字列、レジスタおよびクロック制御に対する制御
とアクセスを提供する。ＳＴＩ１５７は、直接にまたは
外部入出力信号を介してアクセスできる。
【００４０】外部信号入出力ピン、電源ピンおよび接地
ピンの定義、プロトコル、電気的特性および物理的要件
を以下に記載する。本明細書で使用する論理レベルの記
述には、正論理を使用する。論理信号線は、すべてＴＴ
Ｌ互換である。ＭＩＣ１１２の外部入出力ピンの機能を
以下で定義する。図４に、ＭＩＣ１１２とインターフェ
ースする外部信号の要約を示す。
【００４１】ＭＣインターフェース 本節では、ＭＩＣ１１２をＭＣ１１０とインターフェー
スするのに使用される信号入出力を定義する。マスタと
スレーブに対する言及は、すべてマイクロ・チャネル動
作に関するものである。
【００４２】＋Ａ（０：３１）ｉ ＋Ａｄｄｒｅｓｓ Ｂｕｓ（アドレス・バス）ビット０
〜３１。これらの信号線は、ＭＣ１１０に接続されたメ
モリ・スレーブおよび入出力スレーブをアドレスし、ま
たスレーブ動作用のＭＩＣ１１２を選択するのに使用さ
れる。この３２本のアドレス線を用いると、最大４ＧＢ
のメモリにアクセスすることができる。入出力動作に
は、下位１６本のアドレス・ビットだけが使用され、こ
れら１６本の線は、すべて入出力スレーブによって復号
しなければならない。
【００４３】＋ＡＰＡＲ（０：３）ｉ ＋Ａｄｄｒｅｓｓ Ｐａｒｉｔｙ（アドレス・パリテ
ィ）ビット０〜３。これらの線は、読取り動作および書
込み動作中のＭＣ１１０のすべてのアドレス・ビットの
奇バイト・パリティを表す。マスタが、各アドレス・バ
イトのパリティ・ビットを生成し、受取り側のスレーブ
が、アドレスの保全性を確保するためパリティ検査を実
行する。＋ＡＰＡＲ（０）ｉは＋Ａ（０：７）ｉのパリ
ティを表し、＋ＡＰＡＲ（１）ｉは＋Ａ（８：１５）ｉ
のパリティを表し、＋ＡＰＡＲ（２）ｉは＋Ａ（１６：
２３）ｉのパリティを表し、＋ＡＰＡＲ（３）ｉは＋Ａ
（２４：３１）ｉのパリティを表す。これらの信号は、
６４ビット・ストリーミング・データ転送中にも使用さ
れ、アドレス・バス上のデータの奇バイト・パリティを
表す。
【００４４】−ＡＰＡＲＥＮ −Ａｄｄｒｅｓｓ Ｐａｒｉｔｙ Ｅｎａｂｌｅ（アド
レス・パリティ・イネーブル）。この信号は、マスタに
よって生成され、アドレス・パリティ信号線が有効であ
ることをスレーブに示す。この信号がマスタによって駆
動されるのは、マスタがＭＣ１１０上にアドレスを置く
時である。６４ビット・ストリーミング・データ・モー
ド中に、この信号は、データを供給しつつある装置によ
って供給される。
【００４５】＋Ｄ（０：３１）ｉ ＋Ｄａｔａ Ｂｕｓ（データ・バス）ビット０〜３１。
これらの線は、マスタまたはスレーブとの間でのデータ
の送受に使用される。読取りサイクル中、データは、−
ＣＭＤの立上りの後、−ＣＭＤの立下りの前に有効にな
り、−ＣＭＤの立上りの後まで有効になっていなければ
ならない。しかし、書込みサイクル中には、データは、
−ＣＭＤが活動状態になる前と、−ＣＭＤが活動状態で
ある期間全体を通じて有効である。
【００４６】＋ＤＰＡＲ（０：３）ｉ ＋Ｄａｔａ Ｐａｒｉｔｙ（データ・パリティ）ビット
０〜３。これらの信号は、データ・バス＋Ｄ（０：３
１）ｉ上の奇バイト・パリティを表す。パリティ・ビッ
トは、データ・バスの１バイト毎に１ビット生成され
る。＋ＤＰＡＲ（０）ｉは＋Ｄ（０：７）ｉのパリティ
を表し、＋ＤＰＡＲ（１）ｉは＋Ｄ（８：１５）ｉのパ
リティを表し、＋ＤＰＡＲ（２）ｉは＋Ｄ（１６：２
３）ｉのパリティを表し、＋ＤＰＡＲ（３）ｉは＋Ｄ
（２４：３１）ｉのパリティを表す。
【００４７】−ＤＰＡＲＥＮ −Ｄａｔａ Ｐａｒｉｔｙ Ｅｎａｂｌｅ（データ・パ
リティ・イネーブル）。この信号は、データを供給する
装置によって生成され、データ・パリティ信号線が有効
であることを示す。
【００４８】−ＡＤＬ −Ａｄｄｒｅｓｓ Ｄｅｃｏｄｅ Ｌａｔｃｈ（アドレ
ス復号ラッチ）。この信号は、スレーブが有効アドレス
と状況ビットをラッチするのに便利な機構として、マス
タによって駆動される。スレーブは、−ＡＤＬの立下り
を用いて、情報をラッチできる。
【００４９】−ＣＤ ＳＦＤＢＫ −Ｃａｒｄ Ｓｅｌｅｃｔｅｄ Ｆｅｅｄｂａｃｋ（カ
ード選択フィードバック）。この信号は、マスタによる
ＭＩＣ１１２選択の肯定応答として、ＭＩＣ１１２によ
って駆動される。この信号は、ＭＩＣ１１２がセットア
ップ・スレーブとして選択された時には駆動されない。
この信号は、−ＣＤ ＤＳ１６信号と−ＣＤ ＤＳ３２
信号を生成するのにも使用できる。
【００５０】−ＳＦＤＢＫＲＴＮ −Ｓｅｌｅｃｔｅｄ Ｆｅｅｄｂａｃｋ Ｒｅｔｕｒｎ
（選択フィードバック返送）。この信号は、システム論
理機構によって駆動され、マスタによって指定されたア
ドレスにスレーブが存在することを示す肯定応答をスレ
ーブからマスタに返す。
【００５１】−ＤＳ １６ ＲＴＮ −Ｄａｔａ Ｓｉｚｅ １６ Ｒｅｔｕｒｎ（データ・
サイズ１６返送）。この信号は、システム論理機構によ
って駆動され、アドレスされた位置に１６ビット・デー
タ・ポートが存在することをマスタに示す。
【００５２】−ＤＳ ３２ ＲＴＮ −Ｄａｔａ Ｓｉｚｅ ３２ Ｒｅｔｕｒｎ（データ・
サイズ３２返送）。この信号は、システム論理機構によ
って駆動され、アドレスされた位置に３２ビット・デー
タ・ポートが存在することをマスタに示す。
【００５３】−ＢＥ（０：３）ｉ −Ｂｙｔｅ Ｅｎａｂｌｅ（バイト・イネーブル）ビッ
ト０〜３。これらの線は、データ転送中に使用され、Ｍ
Ｃ１１０上でどのデータ・バイトが有効となるかを示
す。−ＢＥ（０）ｉは＋Ｄ（０：７）ｉをイネーブル
し、−ＢＥ（１）ｉは＋Ｄ（８：１５）ｉをイネーブル
し、−ＢＥ（２）ｉは＋Ｄ（１６：２３）ｉをイネーブ
ルし、−ＢＥ（０）ｉは＋Ｄ（２４：３１）ｉをイネー
ブルする。これらの信号は、８ビットまたは１６ビット
のマイクロ・チャネル基本転送動作には無効である。
【００５４】＋ＭＡＤＥ ２４ ＋Ｍｅｍｏｒｙ Ａｄｄｒｅｓｓ Ｄｅｃｏｄｅ Ｅｎ
ａｂｌｅ ２４（メモリ・アドレス復号イネーブル２
４）。この信号は、ＭＣ１１０上の未拡張（２４ビッ
ト）アドレスの使用を指示する。活動状態（ハイ）の
時、アドレスとあいまって、１６ＭＢ以下の未拡張アド
レス空間がＭＣ１１０上にあることを示す。非活動状態
（ロー）の時は、アドレスとあいまって、１６ＭＢを超
える拡張アドレス空間がＭＣ１１０上にあることを示
す。この信号は、アドレス空間のサイズとは無関係に、
すべてのマスタによって駆動され、すべてのメモリ・ス
レーブによって復号される。
【００５５】ＭＩＣ１１２がＭＣマスタである時、この
信号は、ＭＡＧ１５５の上位バイトによって決定され
る。上位バイトが"００００００００"に等しい場合、＋
ＭＡＤＥ２４は、活動状態でハイになる。
【００５６】−ＳＢＨＥ −Ｓｙｓｔｅｍ Ｂｙｔｅ Ｈｉｇｈ Ｅｎａｂｌｅ
（システム・バイト上位イネーブル）。この信号は、１
６ビットのＭＣスレーブと通信する時に、データの上位
バイトがイネーブルされるか否かを示す。
【００５７】＋Ｍ／−ＩＯ ＋Ｍｅｍｏｒｙ（メモリ）／−Ｉ／Ｏ Ｃｙｃｌｅ（入
出力サイクル）。この信号は、ＭＣメモリ・サイクルを
ＭＣ入出力サイクルから区別する。
【００５８】−Ｓ０、−Ｓ１ −Ｓｔａｔｕｓ（状況）ビット０〜１。これらの信号
は、ＭＣサイクルの始まりを示し、ＭＣサイクルのタイ
プを定義する。
【００５９】−ＣＭＤ −Ｃｏｍｍａｎｄ（コマンド）。この信号は、ＭＣ１１
０上でデータがいつ有効になるかを定義するのに使用さ
れる。この信号の立下りが、あるＭＣサイクルの終わり
を示す。
【００６０】＋ＣＤ ＣＨＲＤＹ ＋Ｃａｒｄ Ｃｈａｎｎｅｌ Ｒｅａｄｙ（カード・チ
ャネル動作可能）。この信号は、バス動作を完了するた
めのスレーブ追加時間を許可する。読取り動作中にこの
信号を活動化する時、スレーブは、指定された時間内に
データがバス上で有効になることを保証する。また、バ
スからデータを記憶するのにより多くの時間が必要な場
合、スレーブは書込み動作中にこの信号を使用すること
ができる。
【００６１】＋ＣＨＲＤＹＲＴＮ ＋Ｃｈａｎｎｅｌ Ｒｅａｄｙ Ｒｅｔｕｒｎ（チャネ
ル動作可能返送）。この信号は、システム論理機構によ
って駆動され、スレーブからマスタに受け取った＋ＣＤ
ＣＨＲＤＹ信号を返す。
【００６２】−ＳＤＥＮ −Ｓｔｒｅａｍｉｎｇ Ｄａｔａ Ｅｎａｂｌｅ（スト
リーミング・データ・イネーブル）。この信号は、ＭＩ
Ｃ１１２が、ストリーミング・データ能力を有するＭＣ
スレーブとして選択された時、外部ＭＳＩドライバをイ
ネーブルするのに使用される。
【００６３】−ＭＳＤＲ −Ｍｕｌｔｉｐｌｅｘｅｄ Ｓｔｒｅａｍｉｎｇ Ｄａ
ｔａ Ｒｅｑｕｅｓｔ（多重化ストリーミング・データ
要求）。この信号は、ＭＣスレーブまたは、ＭＣスレー
ブとして選択された時のＭＩＣ１１２が、８バイト・ス
トリーミング・データ転送を実行する能力を有するか否
かを示す。
【００６４】−ＳＤＲ（０：１） −Ｓｔｒｅａｍｉｎｇ Ｄａｔａ Ｒｅｑｕｅｓｔ（ス
トリーミング・データ要求）ビット０〜１。これらの信
号は、ストリーミング・データ・モード中の性能特性に
関する情報を提供する。この情報は、マスタとしてのＭ
ＩＣ１１２によって、ストリーミング・データ転送中の
スレーブ装置の最大クロッキング速度を決定するために
使用される。
【００６５】−ＳＤ ＳＴＢ −Ｓｔｒｅａｍｉｎｇ Ｄａｔａ Ｓｔｒｏｂｅ（スト
リーミング・データ・ストローブ）。この信号は、スト
リーミング・データ転送中にデータがいつ有効になるか
を決定する。この信号の最大クロック速度は、−ＳＤＲ
（０：１）線と＋ＳＤ ＣＬＫ入力信号によって決定さ
れる。
【００６６】＋ＡＲＢＩ（０：３）ｉ ＋Ａｒｂｉｔｒａｔｉｏｎ Ｉｎｐｕｔ（調停入力）ビ
ット０〜３。これらの信号線は、ＭＣ調停バス上に提示
される調停レベルを受け取るのに使用される。最低の優
先順位のＡＲＢバス・レベルは、１６進値"Ｆ"を有し、
最高の優先順位のＡＲＢバス・レベルは、１６進値"０"
を有する。"Ｆ"のＡＲＢレベルは、省略時ＭＣマスタ用
に使用すべきである。
【００６７】＋ＡＲＢＯ（０：３）ｉ ＋Ａｒｂｉｔｒａｔｉｏｎ Ｏｕｔｐｕｔ（調停出力）
ビット０〜３。これらの信号線は、ＭＩＣ１１２がＭＣ
１１０の使用について調停を行う時に使用される。
【００６８】＋ＡＲＢ／−ＧＮＴ ＋Ａｒｂｉｔｒａｔｉｏｎ（調停）／−Ｇｒａｎｔ（承
認）。この信号は、ＭＣ１１０上で調停サイクルがいつ
開始し終了するかを定義する。
【００６９】−ＢＵＲＳＴ −Ｂｕｒｓｔ（バースト）。この信号は、１ブロックの
データを転送する時に、調停中のバス関与装置によって
駆動され、ＭＣ１１０の延長使用をシステム・コントロ
ーラに示す。このタイプのデータ転送を、バースト・サ
イクルと称する。この信号は、すべてのバス関与装置に
よって共用され、ＭＣ１１０を承認された関与装置だけ
が、この信号を活動化することができる。
【００７０】−ＰＲＥＥＭＰＴ −Ｐｒｅｅｍｐｔ（優先使用）。この信号は、調停を介
してＭＣ１１０の使用を要求するため、調停中のバス関
与装置によって駆動される。バス要求を有する任意のバ
ス関与装置が、−ＰＲＥＥＭＰＴを活動状態にし、調停
サイクルを発生させる。要求を行っているバス関与装置
は、ＭＣ１１０を承認されると、−ＰＲＥＥＭＰＴを消
去する。
【００７１】−ＩＲＱ（０：３） −Ｉｎｔｅｒｒｕｐｔ Ｒｅｑｕｅｓｔ（割込み要求）
ビット０〜３。これらの信号は、入出力スレーブがアテ
ンションを必要としていることを、システム・プロセッ
サに通知するのに使用される。
【００７２】＋ＩＲＱ＿ＳＥＬ／ＳＳ１＿ＯＵＴ ＋Ｉｎｔｅｒｒｕｐｔ Ｒｅｑｕｅｓｔ Ｓｅｌｅｃｔ
（割込み要求選択）／Ｓｃａｎ Ｓｔｒｉｎｇ １ Ｏ
ｕｔｐｕｔ（走査文字列１出力）。この信号は、４つの
ＭＣ ＩＲＱ信号のどの組が活動状態にできるかを制御
するために、外部論理機構が使用できる。その場合、こ
の信号は、ＭＩＣ１１２に、８つのＭＣＩＲＱへのアク
セスを有効に与えることができる。この信号は、ＰＯＳ
レジスタ・フィールド内でセットされる。さらに、この
信号は、ＬＳＳＤ試験モード中に、走査文字列１の出力
として定義される。
【００７３】−ＣＤ ＳＥＴＵＰ −Ｃａｒｄ Ｓｅｔｕｐ（カード・セットアップ）。こ
の信号は、システム構成中に装置を１つづつ選択するの
に使用される。この信号が活動状態の時、構成データと
装置ＩＤにアクセスできる。
【００７４】−ＣＨＣＫ −Ｃｈａｎｎｅｌ Ｃｈｅｃｋ（チャネル・チェッ
ク）。この信号は、例外状態、すなわち、パリティ・エ
ラーなどがＭＣ１１０上で発生した旨の高優先順位の割
込みをシステム・コントローラに示すのに使用される。
ＰＯＳレジスタ内の１フィールドが、この信号が同期式
であるか非同期式であるかを定義する。
【００７５】＋Ｍ／−Ｓ ＋Ｍａｓｔｅｒ ｏｐｅｒａｔｉｏｎ（マスタ動作）／
−Ｓｌａｖｅ ｏｐｅｒａｔｉｏｎ（スレーブ動作）。
この信号は、ＭＩＣ１１２が関与している現マイクロ・
チャネル動作を示す。この信号は、外部マイクロ・チャ
ネル・ドライバおよび外部マイクロ・チャネル・レシー
バの方向付けとイネーブルを制御するのに使用すること
ができる。
【００７６】＋ＤＯ／−Ｉ ＋Ｄａｔａ Ｏｕｔｐｕｔ Ｏｐｅｒａｔｉｏｎ（デー
タ出力動作）／−Ｉｎｐｕｔ ｏｐｅｒａｔｉｏｎ（入
力動作）。この信号は、＋Ｄ（０：３１）ｉと＋ＤＰＡ
Ｒ（０：３）ｉの方向を示すのに使用される。
【００７７】＋ＡＯ／−Ｉ ＋Ａｄｄｒｅｓｓ Ｏｕｔｐｕｔ Ｏｐｅｒａｔｉｏｎ
（アドレス出力動作）／−Ｉｎｐｕｔ ｏｐｅｒａｔｉ
ｏｎ（入力動作）。この信号は、＋Ａ（０：３１）ｉと
＋ＡＰＡＲ（０：３）ｉの方向を示すのに使用される。
【００７８】−ＤＬＯＥ −Ｄａｔａ Ｌｏｗ Ｏｕｔｐｕｔ Ｅｎａｂｌｅ（デ
ータ下位出力イネーブル）。この信号は、ＭＣデータ・
バスの下位２バイトが活動状態であるか否かを示すのに
使用される。
【００７９】ローカル・プロセッサ・バス・インターフ
ェース 本節では、ＭＩＣ１１２をＬＰＢ１１５とインターフェ
ースするのに使用する信号入出力を定義する。マスタと
スレーブに対する言及は、すべてローカル・プロセッサ
・バス動作に関するものである。
【００８０】＋ＡＤＤＲ／ＤＡＴＡ（０：１９）ｉ ＋Ａｄｄｒｅｓｓ（アドレス）／Ｄａｔａ ｂｕｓ（デ
ータ・バス）ビット０〜１９。このバスは、ＬＰＳ１２
１をアドレスし、読み取り、書き込むのに使用される。
このバスは、最高１ＭＢのアドレッシングを提供する。
【００８１】＋Ａ／Ｄ ＰＡＲ（０：２）ｉ ＋Ａｄｄｒｅｓｓ（アドレス）／Ｄａｔａ Ｐａｒｉｔ
ｙ（データ・パリティ）ビット０〜２。これらの線は、
＋ＡＤＤＲ／ＤＡＴＡ（０：１９）ｉの奇パリティを供
給する。＋Ａ／Ｄ ＰＡＲ（０）ｉは、アドレスが存在
する時、最上位４ビットの奇パリティを供給する。＋Ａ
／Ｄ ＰＡＲ（１）ｉは、＋ＡＤＤＲ／ＤＡＴＡ（４：
１１）ｉの奇パリティを供給する。＋Ａ／Ｄ ＰＡＲ
（２）ｉは、＋ＡＤＤＲ／ＤＡＴＡ（１２：１９）ｉの
奇パリティを供給する。
【００８２】−ＡＬＥ −Ａｄｄｒｅｓｓ Ｌａｔｃｈ Ｅｎａｂｌｅ（アドレ
ス・ラッチ・イネーブル）。この信号は、＋ＡＤＤＲ／
ＤＡＴＡ（０：１９）上のアドレスを外部からラッチす
るのに使用される。
【００８３】＋Ｒ／Ｗ ＋Ｒｅａｄ（読取り）／Ｗｒｉｔｅ（書込み）。この信
号は、ＬＰＢ１１５上の動作とデータの方向を示すのに
使用される。
【００８４】−ＤＡＶと＋ＲＤＹ −Ｄａｔａ Ｖａｌｉｄ（データ有効）と＋Ｒｅａｄｙ
（動作可能）。この２つの信号は、＋ＡＤＤＲ／ＤＡＴ
Ａ（０：１９）ｉバス上のデータが、有効であるか否
か、または受諾されたか否かを決定するのに必要なハン
ドシェークを、ＭＩＣ１１２に供給する。
【００８５】＋Ｍ／−ＩＯ ＋Ｍｅｍｏｒｙ（メモリ）／−Ｉｎｐｕｔ／Ｏｕｔｐｕ
ｔ（入出力）。この信号は、ＬＰＢ１１５上のメモリま
たは入出力空間へのアクセスを決定するのに使用され
る。
【００８６】−ＢＨＥ −Ｂｙｔｅ Ｈｉｇｈ Ｅｎａｂｌｅ（バイト上位イネ
ーブル）。この信号は、２バイト・ワードの上位バイト
がいつ活動状態になるのかを決定する。
【００８７】−ＬＰＢ ＥＲＲ −Ｌｏｃａｌ Ｐｒｏｃｅｓｓｏｒ Ｂｕｓ Ｅｒｒｏ
ｒ（ローカル・プロセッサ・バス・エラー）。この信号
は、ＬＰＢ１１５上でエラー状態が発生していることを
ＭＩＣ１１２に示す。この信号は、受取り専用の信号で
あり、その目的は、デッドロック状態すなわち動作不能
状態になっている可能性のあるＭＩＣのＬＰＢマスタ・
アクセスを終了させることである。
【００８８】−ＬＰＭ／ＳＳ４＿ＩＮ −Ｌｏｃａｌ Ｐｒｏｃｅｓｓｏｒ Ｍａｓｔｅｒ（ロ
ーカル・プロセッサ・マスタ）／Ｓｃａｎ Ｓｔｒｉｎ
ｇ ４ Ｉｎｐｕｔ（走査文字列４入力）。この信号
は、現ユーザがマイクロプロセッサか、それとも別のＬ
ＰＢ装置１２２であるかを示す。この信号の目的は、Ｌ
ＰＢスレーブ動作中に必要な正しいタイミングとハンド
シェークを決定する際にＭＩＣ１１２を助けることであ
る。さらに、この信号は、ＬＳＳＤ試験モード中に、走
査文字列４の入力として定義される。
【００８９】−ＢＵＳ ＲＥＱ／ＳＳ３＿ＯＵＴ −Ｂｕｓ Ｒｅｑｕｅｓｔ（バス要求）／Ｓｃａｎ Ｓ
ｔｒｉｎｇ ３ Ｏｕｔｐｕｔ（走査文字列３出力）。
この信号は、ＭＩＣ１１２が、ＬＰＢマスタ動作のため
にＬＰＢ１１５をいつ必要とするかを示す。さらに、こ
の信号は、ＬＳＳＤ試験モード中に、走査文字列３の出
力として定義される。
【００９０】−ＢＵＳ ＧＮＴ／ＳＳ３＿ＩＮ −Ｂｕｓ Ｇｒａｎｔ（バス承認）／Ｓｃａｎ Ｓｔｒ
ｉｎｇ ３ Ｉｎｐｕｔ（走査文字列３入力）。この信
号は、ＭＩＣ１１２が、いつＬＰＢ１１５の所有権を獲
得しており、ＬＰＢマスタ動作を実行できるかを示す。
さらに、この信号は、ＬＳＳＤ試験モード中に、走査文
字列３の入力として定義される。
【００９１】−ＣＳＥＬ −Ｃｈｉｐ Ｓｅｌｅｃｔ（チップ選択）。この信号
は、初期設定レジスタとＬＤＢ１１７へのアクセスとを
必要とする制御されたＬＰＢメモリ・スレーブ動作のた
めにＭＩＣ１１２をイネーブルするのに使用される。
【００９２】−ＩＮＴ（０：３） −Ｉｎｔｅｒｒｕｐｔ（割込み）ビット０〜３。これら
の信号は、ＥＣ１４１またはＱＭ１４３によって、ＬＰ
Ｂ装置によるサービスまたはアテンションを要求するの
に使用される。
【００９３】ローカル・データ・バス・インターフェー
ス 本節では、ＭＩＣ１１２をＬＤＢ１１７とインターフェ
ースするのに使用される信号入出力を定義する。前述の
ように、好ましい実施例では、ＭＩＣ１１２は、ＬＤＢ
１１７上でマスタ動作だけを行う。
【００９４】＋ＡＤＤＲ（０：９）ｉ ＋Ａｄｄｒｅｓｓ（アドレス）ビット０〜９。このバス
は、ＬＤＢをアドレスするのに使用され、１ＭＢのデー
タにアクセスできる。このバスは、多重化されたアドレ
ス・バスであって、８ビットの上位アドレスと１０ビッ
トの下位アドレスを提供する能力を備える。上位アドレ
スと下位アドレスがあいまって、２５６個の４ＫＢペー
ジング・アドレス方式をもたらす。アドレスがいつ上位
アドレスとして定義されるかを示すため、−ＨＡＬＥ信
号を使用する。
【００９５】＋ＡＰＡＲ（０：１）ｉ ＋Ａｄｄｒｅｓｓ Ｐａｒｉｔｙ（アドレス・パリテ
ィ）ビット０〜１。これらの信号は、＋ＡＤＤＲ（０：
９）ｉの奇パリティを示す。＋ＡＰＡＲ（０）ｉは＋Ａ
ＤＤＲ（０：１）ｉの奇パリティを示し、＋ＡＰＡＲ
（１）ｉは＋ＡＤＤＲ（２：９）ｉの奇パリティを示
す。
【００９６】＋ＤＡＴＡ（０：３１）ｉ ＋Ｄａｔａ（データ）ビット０〜３１。このバスは、Ｌ
ＤＢ１１７上でのデータを読み書きするのに使用され
る。
【００９７】＋ＤＰＡＲ（０：３）ｉ ＋Ｄａｔａ Ｐａｒｉｔｙ（データ・パリティ）ビット
０〜３。これらの信号は、＋ＤＡＴＡ（０：３１）ｉバ
スの各バイトの奇パリティを示す。
【００９８】＋Ｒ／−Ｗ ＋Ｒｅａｄ（読取り）／−Ｗｒｉｔｅ（書込み）。この
信号は、データがＬＤＢ１１７に書き込まれるのか、そ
れともそこから読み取られるのかを示す。この信号が有
効になるのは、上位アドレスまたは下位アドレスのいず
れかが有効な時である。
【００９９】−ＢＥ（０：３）ｉ −Ｂｙｔｅ Ｅｎａｂｌｅ（バイト・イネーブル）ビッ
ト０〜３。これらの信号は、＋ＤＡＴＡ（０：３１）ｉ
のどのバイトが有効なデータを含むかを示す。−ＢＥ
（０）ｉは＋Ｄ（０：７）ｉをイネーブルし、−ＢＥ
（１）ｉは＋Ｄ（８：１５）ｉをイネーブルし、−ＢＥ
（２）ｉは＋Ｄ（１６：２３）ｉをイネーブルし、−Ｂ
Ｅ（３）ｉは＋Ｄ（２４：３１）ｉをイネーブルする。
また、これらの信号は、＋ＡＤＤＲ（０：９）ｉが、Ｌ
ＤＢアドレスの最下位１０ビットを含むことを示す。
【０１００】−ＲＡＲＢＯ／ＳＳ２＿ＯＵＴ −Ｒｉｎｇ Ａｒｂｉｔｒａｔｉｏｎ Ｏｕｔ（リング
調停アウト）／Ｓｃａｎ Ｓｔｒｉｎｇ ２ Ｏｕｔｐ
ｕｔ（走査文字列２出力）。この信号は、ＬＤＢ調停ト
ークンをＬＤＢ１１７上の次の装置に渡すのに使用され
る。さらに、この信号は、ＬＳＳＤ試験モード中に、走
査文字列２の出力として定義される。
【０１０１】−ＲＡＲＢＩ／ＳＳ２＿ＩＮ −Ｒｉｎｇ Ａｒｂｉｔｒａｔｉｏｎ Ｉｎ（リング調
停イン）／ＳｃａｎＳｔｒｉｎｇ ２ Ｉｎｐｕｔ（走
査文字列２入力）。この信号は、ＬＤＢ調停トークンを
受け取るのに使用される。さらに、この信号は、ＬＳＳ
Ｄ試験モード中に、走査文字列２の入力として定義され
る。
【０１０２】−ＬＤＢ ＥＲＲ −Ｌｏｃａｌ Ｄａｔａ Ｂｕｓ Ｅｒｒｏｒ（ローカ
ル・データ・バス・エラー）。この信号は、ＬＤＢ１１
７上でエラーが発生したか否かを示す。−ＬＤＢ ＥＲ
Ｒが１サイクルを超える間活動状態の時、リング調停ト
ークンの現所有者は、ＬＤＢ１１７上での転送を終了
し、そのトークンを取り消さなければならない。この信
号が１サイクルの間だけ活動状態の時は、パリティ・エ
ラーが検出されており、リングは動作状態に保たれる。
【０１０３】−ＨＡＬＥ −Ｈｉｇｈ Ａｄｄｒｅｓｓ Ｌａｔｃｈ Ｅｎａｂｌ
ｅ（上位アドレス・ラッチ・イネーブル）。この信号
は、１ＭＢのＬＤＢアクセスの最上位８ビットとして＋
ＡＤＤＲ（２：９）ｉを検証するのに使用される。
【０１０４】−ＲＯＢ −Ｒｅｑｕｅｓｔ Ｏｎ Ｂｕｓ（バス要求）。この信
号は、ＬＤＢトークンの所有者に、別のＬＤＢ装置１２
２がＬＤＢ１１７の使用を希望していることを知らせる
のに使用される。この信号は、下記のＴＨＴタイマおよ
びＴＲＴタイマをイネーブルする。
【０１０５】自己試験インターフェース ＳＴＩ１５７は、外部診断装置によって制御されるＭＩ
Ｃの自己試験能力へのアクセスを提供する。
【０１０６】＋Ａ／Ｂ ＣＬＫ ＋Ａ Ｃｌｏｃｋ（クロック）とＢ Ｃｌｏｃｋ（クロ
ック）。この２つのクロックは、ＭＩＣのＳＴＩ１５７
によって使用される。この２つのクロックの動作周波数
は、最大６．２５ＭＨｚになる。これらの信号はまた、
ＬＳＳＤ試験モード用のＳｃａｎ Ａ（走査Ａ）クロッ
クおよびＳｙｓｔｅｍ Ｂ（システムＢ）クロックを定
義する。
【０１０７】＋ＤＩＮ／ＳＳ１＿ＩＮ ＋Ｄａｔａ Ｉｎ（データ・イン）／Ｓｃａｎ Ｓｔｒ
ｉｎｇ １ Ｉｎｐｕｔ（走査文字列１入力）。この信
号は、ＭＩＣのＳＴＩに直列入力情報を提供する。さら
に、この信号は、ＬＳＳＤ試験モード中に、走査文字列
１の入力を定義する。
【０１０８】＋ＭＯＤＥ ＋Ｍｏｄｅ（モード）。この信号は、ＳＴＩが命令／状
況モードと走査モードのどちらで動作しているのかを決
定する。
【０１０９】−ＳＥＬ −Ｓｅｌｅｃｔ（選択）。この信号は、ＳＴＩ動作をイ
ネーブルするのに使用される。
【０１１０】＋ＤＯＵＴ／ＳＳ４＿ＯＵＴ ＋Ｄａｔａ Ｏｕｔ（データ・アウト）／Ｓｃａｎ Ｓ
ｔｒｉｎｇ ４ Ｏｕｔｐｕｔ（走査文字列４入力）。
この信号は、ＳＴＩからの直列出力情報を供給する。さ
らに、この信号は、ＬＳＳＤ試験モード中に、走査文字
列４の出力を定義する。
【０１１１】その他 ＋ＳＹＳ ＣＬＫ ＋Ｓｙｓｔｅｍ Ｃｌｏｃｋｓ（システム・クロッ
ク）。この２本の線は、ＭＩＣ１１２に必要なシステム
・クロックを供給する。これらのクロックの動作周波数
は、２５ＭＨｚである。両方の信号が、同等のクロック
を受け取る。これらの信号はまた、ＬＳＳＤ試験モード
中に、ＬＳＳＤ ＢクロックおよびＬＳＳＤＣクロック
を定義する。
【０１１２】＋ＳＤ ＣＬＫ ＋Ｓｔｒｅａｍｉｎｇ Ｄａｔａ Ｃｌｏｃｋｓ（スト
リーミング・データ・クロック）。この２本の線は、Ｍ
ＩＣのストリーミング・データ・マスタ転送に必要なク
ロックを供給する。両方の信号が、同等のクロックを受
け取る。これらの信号はまた、ＬＳＳＤ試験モード中
に、ＬＳＳＤ ＢクロックおよびＬＳＳＤＣクロックを
定義する。
【０１１３】−ＤＩ −Ｄｒｉｖｅ Ｉｎｈｉｂｉｔ（駆動禁止）。この信号
は、すべてのＭＩＣ信号ドライバを強制的にトライステ
ート状態にする。この信号は、ＬＳＳＤ試験モード以外
に使用してはならない。動作モード中に、この信号を"
１"レベルにプルアップしなければならない。
【０１１４】＋ＴＩ ＋Ｔｅｓｔ Ｉｎｈｉｂｉｔ（試験禁止）。この信号
は、ＭＩＣ１１２をＬＳＳＤ試験モードにセットする。
すべてのＭＩＣ内部レジスタは、ＬＳＳＤ試験モード中
にシステム・クロックを受け取る。動作モード中に、こ
の信号は"０"レベルになっていなければならない。
【０１１５】＋ＣＩ ＋Ｃｌｏｃｋ Ｉｓｏｌａｔｅ（クロック分離）。この
信号は、ＳＴＩ Ａクロック信号を走査クロックとして
使用するか、それとも動作クロックとして使用するかを
定義する。動作モード中に、この信号は"０"レベルにな
っていなければならない。
【０１１６】＋ＳＧ ＋Ｓｃａｎ Ｇａｔｅ（走査ゲート）。この信号は、Ｌ
ＳＳＤ試験モード中のコンポーネント状態（シフトまた
はコンポーネントのいずれか）を定義する。動作モード
中に、この信号は"０"レベルになっていなければならな
い。
【０１１７】＋ＳＹＳ ＲＥＳＥＴ ＋Ｓｙｓｔｅｍ Ｒｅｓｅｔ（システム・リセット）。
この信号は、ＭＣ装置をリセットまたは初期設定するた
めに、システム・コントローラによって駆動することが
できる。この信号は、ＭＣ ＋ＣＨＲＥＳＥＴとも称す
る。電源投入シーケンス中に、この信号は、指定最小時
間の１マイクロ秒の間活動状態になっていなければなら
ない。この信号は、アダプタ・レベル・リセットと論理
和をとることができる。
【０１１８】マイクロ・チャネル・インターフェース ＭＣの調停、基本転送、ストリーミング・データ、シス
テム構成およびステアリング用のプロトコルを以下で説
明する。
【０１１９】調停（アービトレーション） 調停（アービトレーション）とは、複数のバス要求を解
決して、要求元のうちで最も高い優先順位を有するもの
にバスの使用を許可することである。マイクロ・チャネ
ルの調停方式は、マルチ・ドロップ（ドットＯＲ）機構
として動作する。このタイプの調停方式は、１調停サイ
クル内で、４本の信号線だけを使用しながら最大１６の
関与装置に対処することができる。何らかの外部ドライ
バからの援助を伴う＋ＡＲＢＩ（０：３）ｉと＋ＡＲＢ
Ｏ（０：３）ｉは、ＭＣ１１０上での調停に必要な４つ
の信号を含んでいる。
【０１２０】ＭＩＣ１１２は、−ＰＲＥＥＭＰＴ信号を
活動化することによってサービスを要求する。システ
ム、現バス所有者がそのバス活動を完了した時に、＋Ａ
ＲＢ／ＧＮＴを立ち上がらせることによって応答する。
現バス所有者は、−ＰＲＥＥＭＰＴ信号が活動化されて
から７．５マイクロ秒以内に、ＭＣ１１０の制御を解放
しなければならない。システムが＋ＡＲＢ／ＧＮＴを活
動化した時、最も高い優先順位を有する装置が、ＭＣ１
１０の制御を得る。バス所有者は、−ＢＵＲＳＴ信号を
使って、ＭＣ１１０の制御を長時間維持することができ
る。公正性（fairness機能）がイネーブルされている場
合、ＭＩＣ１１２がＭＣ１１０を再要求できるのは、他
のすべてのＭＣ装置が、最初の要求のサービスを受けた
後に限られる。
【０１２１】基本転送 基本転送モードは、ＭＣ装置間の情報交換の省略時モー
ドである。基本転送が始まるのは、ＭＣマスタ（通常は
バス所有者）が、状況線（−Ｓ０と−Ｓ１）と＋Ｍ／Ｉ
Ｏ信号をアサートして、ＭＣ上で実行すべき動作のタイ
プを示した時である。ＭＣマスタはまた、その転送タイ
プに必要な場合、＋Ａ（０：３１）ｉ、＋ＡＰＡＲ
（０：３）ｉ、ＡＰＡＲＥＮ、ＭＡＤＥ２４、ＴＲ３
２、ＳＢＨＥおよび−ＢＥ（０：３）ｉをアサートす
る。アドレス・バスが安定になると、−ＡＤＬがアサー
トされる。
【０１２２】ＭＣ上のすべての装置は、ＭＣマスタによ
ってアサートされた信号を監視する。ある装置が所定の
範囲内のアドレスを検出した時、その装置は、ＭＣスレ
ーブになる。次に、ＭＣスレーブは、その選択の肯定応
答として、−ＤＳ１６、ＤＳ３２および−ＣＤ ＳＦＤ
ＢＫ信号をアサートする。これらの肯定応答信号は、Ｍ
Ｃマスタが−ＤＳ１６ ＲＴＮ、ＤＳ３２ ＲＴＮおよ
び−ＳＦＤＢＫＲＴＮとして受け取り、ＭＣスレーブの
タイプと、そのＭＣスレーブが転送の準備ができている
か否かとを示す。
【０１２３】書込み動作中には、＋Ｄ（０：３１）ｉと
＋ＤＰＡＲ（０：３）ｉが、−ＣＭＤ信号でアサートさ
れる。読取り動作中には、＋ＣＨＲＤＹが活動状態にな
って、ＭＣスレーブがＭＣマスタにデータを送る準備が
できるまで、＋Ｄ（０：３１）ｉ上のデータは有効にな
らない。
【０１２４】ＭＣスレーブは、＋ＣＤ ＣＨＲＤＹ信号
をアサートすることによって、２００ナノ秒を超えて基
本転送サイクルを延長することができる。ＭＣマスタは
また、−ＢＵＲＳＴ信号をアサートすることによって、
ＭＣの所有権を維持できる。基本転送モードとＭＣマス
タによるＭＣ１１０の所有権が終了するのは、−ＢＵＲ
ＳＴと−ＣＭＤが非活動状態になった時である。
【０１２５】ストリーミング・データ ストリーミング・データ・モードの開始は、基本転送モ
ードと同様である。ＭＣマスタは、ＭＣスレーブが応答
する範囲の、単一のアドレス（通常は開始アドレス）を
供給する。１６ビットまたは３２ビット用のアドレス
は、４バイトのアドレス境界に整列される。６４ビット
転送用のアドレスは、８バイトのアドレス境界に整列さ
れる。
【０１２６】選択されたＭＣスレーブがＭＣマスタに肯
定応答を送る時、３つの追加信号をＭＣマスタに送っ
て、ＭＣスレーブのストリーミング・データ・モードの
能力を示す。これらの信号のうちの２つ、−ＳＤＲ
（０：１）は、ＭＣスレーブがストリーミング・データ
・モードで動作できる最高速度を決定する。第３の信
号、−ＭＳＤＲは、ＭＣスレーブが６４ビット・ストリ
ーミング・データ・モードでデータを転送する能力を有
することを示す。その後、−ＣＭＤ信号がアサートさ
れ、ストリーミング・データ・モードが終了するまで活
動状態に保たれる。−ＳＤＳＴＢと＋ＣＤ ＣＨＲＤＹ
は、ストリーミング・データ転送中にデータがいつ有効
かを示すのに使用される。
【０１２７】ストリーミング・データ・モード転送は、
ストリーミング・データ・マスタまたはストリーミング
・データ・スレーブのいずれかによって終了させること
ができる。ストリーミング・データ・マスタは、−Ｓ
０、−Ｓ１信号を非活動化することによって、転送の終
了を開始でき、ストリーミング・データ・スレーブは、
−ＳＤＲ（０：１）／−ＭＳＤＲ信号を非活動化して応
答する。この終了が完了するのは、ストリーミング・デ
ータ・マスタが−ＣＭＤを非活動化した時である。スト
リーミング・データ・スレーブは、−ＳＤＲ（０：１）
／−ＭＳＤＲ信号を非活動化することによって、転送の
終了を開始できる。この終了が完了するのは、ストリー
ミング・データ・マスタが−Ｓ０、−Ｓ１および−ＣＭ
Ｄを非活動化した時である。−ＳＤＲ（０：１）は、−
ＣＭＤが非活動化された後、トライステートになる。
【０１２８】システム構成 システム構成プロトコルは、ＭＩＣ１１２または他の任
意のＭＣ装置を用いて、ＰＯＳレジスタの初期設定と読
取りを行うのに使用される。システム構成の間、選択さ
れたＭＣ装置は、セットアップ・スレーブになる。シス
テム構成プロトコルは、下記の変更を除いて基本転送モ
ードに類似している。 ・ＭＣ装置は、アドレス・バスの復号または調停によら
ず、−ＣＤ ＳＥＴＵＰ信号を使って選択される。 ・最下位３アドレス・ビットだけが使用または復号され
る。 ・入出力読取り／書込み動作だけが実行される。 ・選択された装置は、肯定応答として−ＣＤ ＳＦＤＢ
Ｋをアサートしない。 ・すべての転送は、単一バイト（８ビット）転送であ
り、データ・バスの最下位バイトでのみ行われる。 ・１つの構成サイクルは、３００ナノ秒である。 ・パリティは、サポートされない。
【０１２９】ＭＣステアリング バス幅の互換性と柔軟性を維持するために、ＭＩＣ１１
２は、複数のバス幅構成で動作できる。ＬＤＢ１１７と
ＭＣ１１０の間でのデータ移動を伴う転送は、その転送
に関与する他のＭＣ装置に応じて、６４ビット、３２ビ
ット、１６ビットまたは８ビットの能力を有する。ＬＰ
Ｓ１２１内に置かれた待ち行列への書込みまたはそこか
らの読取りを伴う転送は、３２ビット、１６ビットまた
は８ビットの能力を有する。ＰＯＳレジスタ転送は、バ
イト境界上のみである。ＭＣ装置間の転送では、可能な
時には必ず、それらの装置の最大のバス幅能力を利用す
る。ＭＩＣ１１２は、マスタとして動作している時、ス
テアリングを制御する。ＭＩＣ１１２は、ストリーミン
グ・データ・マスタの方がバス幅が狭い状態でストリー
ミング・データ・スレーブとして動作している時、ステ
アリングを制御する。ストリーミング・データ転送が開
始された後は、現ストリーミング・データ転送が終了す
るまで、新規のストリーミング構成は不可能である。表
１に、有効なＭＣマスタ転送中のＭＩＣのステアリング
の責任を示す。
【０１３０】 表１ ＭＩＣマスタ信号 スレーブ信号 +A( -BE( DS16 DS32 SBHE 29:31)i 0:3)i RTN RTN MSDR 転送タイプ／解説 --------------------------------------------------------------- 0 000 1111 0 0 0 64ヒ゛ット・スレ-フ゛への8ハ゛イト転送 # 0 X00 1110 X X X 全スレ-フ゛への１ハ゛イト転送 0 X00 0000 1 1 1 8ヒ゛ット・スレ-フ゛への1ハ゛イト転送 0 X00 0000 0 1 1 16ヒ゛ット・スレ-フ゛への2ハ゛イト転送 * 0 X00 0000 0 0 X 32/64ヒ゛ット・スレ-フ゛への4ハ゛イト転送* 0 X01 1101 X X X 全スレ-フ゛への1ハ゛イト転送 1 X10 1011 X X X 全スレ-フ゛への1ハ゛イト転送 0 X10 0011 0 X X 16/32/64スレ-フ゛への2ハ゛イト転送 0 X11 0111 X X X 全スレ-フ゛への1ハ゛イト転送 --------------------------------------------------------------- 注意：上記の転送は、特記のない場合、すべて基本転送
モードで実行される。 # − ストリーミング・データ動作のみ可能。 * − 基本転送動作とストリーミング・データ動作の
両方が可能。
【０１３１】割込み ＭＩＣ１１２は、４つのプログラマブルＭＣ割込みを発
する能力を有し、最高８つまでの拡張可能性を有する。
これらの割込みは、待ち行列がＭＣ１１０上の装置用ま
たはシステム・プロセッサによる使用のためのジョブま
たはコマンド／状況ワードを含むこと、あるいはエラー
が発生したことを、システム・プロセッサに知らせるの
に使用される。各割込みを、最高４つの待ち行列が共用
することができる。複数の待ち行列がある割込みを共用
する時、他のＭＣ装置またはシステム・プロセッサがそ
の割込みを引き起こした待ち行列を決定するのを援助す
るために、１つの読取り可能レジスタが使用可能であ
る。１つの割込みを、１つの待ち行列だけに割り当てる
こともできる。
【０１３２】エラー ＭＩＣ１１２は、マイクロ・チャネル・チェック能力を
提供する。チャネル・チェックが活動状態になるのは、
ＭＩＣ１１２がＭＣスレーブ書込みの際にパリティ・エ
ラーを検出した時である。チャネル・チェックは、エラ
ーの検出に対して同期式としても非同期式としてもよ
い。ＭＩＣの省略時設定は、同期式である。
【０１３３】同期式チャネル・チェックを用いると、現
ＭＣマスタがＭＩＣ１１２によって検出されたパリティ
・エラーの通知を即座に受け取れるようになる。ＭＣマ
スタが進行中の転送を完了すると、チャネル・チェック
信号は非活動状態になる。
【０１３４】非同期式チャネル・チェックは、ＭＣマス
タが現サイクルを完了した後も、チャネル・チェック信
号が活動状態に留まる点を除いて、同期式チャネル・チ
ェックに類似している。
【０１３５】いずれの場合でも、ＰＯＳレジスタ内のチ
ャネル・チェック・ビットは、システムがそれをリセッ
トしない限り、活動状態のままである。チャネル・チェ
ック状態のリセットは、システム構成プロトコルを使用
して行われる。
【０１３６】マイクロ・チャネル・インターフェース状
態機械 チップ設計を簡単にするために、ＭＣ１１０上でデータ
を捕捉し検証する同期式の方法を、最小限の非同期式ク
ロッキングと共に使用することができる。非同期式論理
の使用を最小限にすることによって、非同期式設計に伴
う危険が減少する。ＭＣの制御信号とバスが同期化され
ると、状態機械インターフェースは、データの状態と、
ＭＣ１１０上でデータがいつ有効になるかを決定できる
ようになる。この作業は、以下に述べる３つの領域の論
理設計、すなわち制御信号とデータ信号の捕捉と同期
化、インターフェース状態機械、およびデータ検証復号
論理を使用して達成できる。
【０１３７】図５は、ＭＣインターフェース１３０の多
少詳細なブロック図である。前述したように、ＭＣイン
ターフェース１３０には、ＭＣデータ・インターフェー
ス１３１、ＭＣアドレス・インターフェース１３２、お
よびＭＣインターフェース制御論理機構１３４が含まれ
る。制御信号およびデータ信号の捕捉／同期化論理機構
１７０は、主にＭＣインターフェース制御論理機構１３
４内に置かれるが、ＭＣ１１０からのデータ信号の捕捉
専用の論理機構は、ＭＣデータ・インターフェース１３
１内に置かれ、ＭＣ１１０からのアドレス信号の捕捉専
用の論理機構は、ＭＣアドレス・インターフェース１３
２内に置かれる。インターフェース状態機械１７２も、
ＭＣインターフェース制御論理機構１３４の一部であ
り、これは、制御信号およびデータ信号の捕捉／同期化
論理機構１７０からの同期信号を使用して、ＭＣ１１０
の状態を評価する同期式の手段を導出する。最後に、デ
ータ検証復号論理機構１７４は、捕捉／同期化論理機構
１７０とインターフェース状態機械１７２から信号を得
て、ＭＣ１１０から捕捉された、非同期にラッチされた
データ信号とアドレス信号が、同期式に有効なデータを
表すか否かを判定する。
【０１３８】非同期のＭＣデータ信号と制御信号を捕捉
するために、ＬＳＳＤガイドラインに整合する技法を使
用する。これらの技法には、狭バス・ストローブの捕
捉、サンプリング、および同期化が含まれる。ＬＳＳＤ
回路は、米国特許第３７６１６９５号明細書、米国特許
第３７８３２５４号明細書および米国特許第４５８０１
３７号明細書に一般的に記載されている規則に従う。さ
らに、同期式および非同期式のクロッキング用のラッチ
回路を開示した米国特許第４５８０１３７号明細書に
も、ＬＳＳＤラッチ設計の様々な態様の極めて完全な総
括が含まれている。他のＬＳＳＤ互換回路を使用して、
ＭＣの制御信号とデータ信号を捕捉することも可能であ
るが、以下の説明に出てくる図面では、ＭＣの制御信号
とデータ信号を捕捉するための、本発明者の知る限り最
適の論理回路を図示する。
【０１３９】図６ないし図１０を迅速に参照できるよう
に、これらの図面に示された信号の定義を、以下の表２
に示す。
【０１４０】 表２ 信号名 信号の定義 -------------------------------- −ＣＭＤ データがＭＣ上でいつ有効になるかを示すのに使用されるＭＣ信 号。 ＋ＣＭＤＡ 活動状態のハイ・レベルが−ＣＭＤ信号上でいつ捕捉されたかを 示すチップ内部信号。 ＋ＣＭＤＢ 活動状態のロー・レベルが−ＣＭＤ信号上でいつ捕捉されたかを 示すチップ内部信号。 ＋Ｃ ／＋Ｂ 内部システム・クロックと内部ＬＳＳＤクロック。＋Ｃは、レジ スタのＬ１部分を制御し、＋Ｂは、レジスタのＬ２部分を制御す る。 ＋Ｔ１ ／ ＋Ｔ２ 内部ＬＳＳＤクロック。これらのクロックは、非ＬＳＳＤ動作中 は活動状態に保たれる。＋Ｔ１はレジスタのＬ１（ラッチ１）部 分を制御し、＋Ｔ２はレジスタのＬ２（ラッチ２）部分を制御す る。 ＳＤ＿ＳＴＢ ストリーミング・データ（ＳＤ）転送中のデータをクロックする のに使用されるＭＣ信号。この信号は、ＭＣマスタによって送ら れ、選択されたＭＣスレーブ装置によって受け取られる。 ＋ＳＴＲＡ 活動状態のハイ・レベルが−ＳＤ＿ＳＴＢ信号上でいつ捕捉され たかを示すチップ内部信号。 ＋ＳＴＲＢ 活動状態のロー・レベルが−ＳＤ＿ＳＴＢ信号上でいつ捕捉され たかを示すチップ内部信号。 Ｓ０／−Ｓ１ バス状況を示すのに使用されるＭＣ信号。 −Ｓ０／−Ｓ１＿Ｉ 非同期式にラッチされた内部入力状況。 −ＡＤＬ ＭＣアドレスをラッチし検証するのに使用されるＭＣ信号。 ＋ＬＳＳＤ＿ＴＥＳＴ＿ＥＮ この信号は、ＬＳＳＤ動作がいつ活動状態であるかを示し、デー タ・レジスタ用の適当なクロックを選択する。 ＋Ｄ（０：３１）／Ｐ バイト・パリティ付きのＭＣ３２ビット・データ・バス。 ＋Ｄ（０：３１）／Ｐ＿Ｉ 非同期式にラッチされた内部入力データ・バス（バイト・パリテ ィ付き）。 ＋Ｄ（０：３１）／Ｐ＿Ｏ 同期内部出力データ・バス（バイト・パリティ付き）。 ＋Ａ（０：３１）／Ｐ バイト・パリティ付きのＭＣ３２ビット・アドレス・バス。 ＋Ａ（０：３１）／Ｐ＿Ｉ 非同期式にラッチされた内部アドレス・バス（バイト・パリティ 付き）。このバスは、ストリーミング・データ動作にのみ有効。 ＋ＭＡＳＴＥＲ＿ＲＤＹ ＭＣマスタとして活動しているチップが、ＭＣ上にデータ・ワー ドを書き込み始める準備がいつできたかを示す信号。 ＋ＳＬＡＶＥ＿ＲＤＹ ＭＣスレーブとして活動しているチップが、ＭＣ上に読取りデー タ・ワードを置き始める準備がいつできたかを示す信号。 ＋ＭＣ＿ＭＡＳＴＥＲ チップがいつＭＣマスタであるかを示す信号。 ＋ＭＣ＿ＳＬＡＶＥ チップがＭＣスレーブとしていつ選択されたかを示す信号。 ＋ＲＤＹ＿ＲＴＮ 選択されたＭＣスレーブの動作可能状態を示す信号。この信号は 、 ＭＣマスタが受け取る。 ＋ＲＤＹ＿ＲＴＮ＿Ａ 非同期式にラッチされた＋ＲＤＹ＿ＲＴＮ信号。データ・バスの 検証のため、内部で使用される。 ＋ＲＤＹ＿ＲＴＮ＿Ｓ 同期式にサンプリングされ、ラッチされた＋ＲＤＹ＿ＲＴＮ信号 。 動作可能状態を判定するため、内部で使用される。 ＋６４＿ＳＤ＿ＥＮ ６４ビット・ストリーミング・データ転送がいつ進行中であるか を示す信号。
【０１４１】図６を参照すると、マイクロ・チャネル上
でデータがいつ有効になるのかを示すマイクロ・チャネ
ル信号である非同期データ有効信号−ＣＭＤを捕捉する
ための論理回路が示されている。２つの同期内部信号
が、この論理回路によって生成される。アクティブ・ハ
イ・レベル信号が−ＣＭＤ信号上に存在したことを示す
＋ＣＭＤＡと、アクティブ・ロー・レベル信号が−ＣＭ
Ｄ信号上に存在したことを示す＋ＣＭＤＢである。＋Ｃ
ＭＤＡ信号と＋ＣＭＤＢ信号は、どちらもＭＣ１１０か
らの状態機械信号中で使用される。
【０１４２】図６の上半分のブロック１８０の、＋ＣＭ
ＤＡ信号を生成する回路要素は、＋ＣＭＤＢ信号を生成
する下半分のブロック１８２の回路要素と基本的に同等
である。ただし、ＭＣ１１０からの−ＣＭＤ信号は、ブ
ロック１８２によって受け取られる前に反転される。図
の回路は、ＭＩＣ１１２の内部クロックの１システム・
クロック・サイクルより狭い信号を捕捉するのに有用で
ある。
【０１４３】図６で、レジスタ１８３とレジスタ１８
４、ならびにレジスタ１８５とレジスタ１８６は、一連
の２つのラッチであり、第１のラッチが、非同期信号と
第１クロック信号を受け取り、第２のラッチが、第１ラ
ッチの出力と第２クロック信号を受け取る。このように
して、非同期信号が第１ラッチ内でサンプリングされ、
準安定状態が安定化するのを待って、第１ラッチからの
値を第２ラッチ内にセットする。第２ラッチは、ＬＳＳ
Ｄチップ内で使用可能な同期信号を保持する。−ＣＭＤ
信号の幅が、ＭＩＣ１１２の内部クロック信号＋Ｃおよ
び＋Ｂよりも広い場合、同期信号＋ＣＭＤＡおよび＋Ｃ
ＭＤＢを供給するには、レジスタ１８４とレジスタ１８
６だけが必要である。しかしながら、−ＣＭＤ信号の方
が狭くなる可能性が高いので、−ＣＭＤ信号とその反転
信号を捕捉し、レジスタ１８４およびレジスタ１８６に
よって同期化できるようになるまでそれらの信号を保持
するには、内部試験クロック＋Ｔ１および＋Ｔ２によっ
てクロックされるレジスタ１８３およびレジスタ１８５
と、それらに付随するＡＮＤ、ＯＲおよびフィードバッ
ク・ループが必要である。
【０１４４】図７は、ＭＣ１１０から非同期のストリー
ミング・データ信号−ＳＤ＿ＳＴＢを捕捉するための論
理回路を示す図である。−ＳＤ＿ＳＴＢは、ＭＩＣ１１
２へのストリーミング・データ転送中にデータをクロッ
クするのに使用される。ここでは、２つの同期信号が生
成される。すなわち、活動状態のハイ・レベルが−ＳＤ
＿ＳＴＢ信号内でいつ捕捉されたかを示すチップ内部信
号である＋ＳＴＲＡと、活動状態のロー・レベルが−Ｓ
Ｄ＿ＳＴＢ信号内でいつ捕捉されたかを示す信号である
＋ＳＴＲＢである。＋ＳＴＲＡは、ブロック１９０のレ
ジスタ１９３およびレジスタ１９４によって生成され、
＋ＳＴＲＢは、ブロック１９２のレジスタ１９５および
レジスタ１９６によって生成される。この論理回路は、
図６に示した−ＣＭＤ信号用の論理回路と基本的に同等
である。
【０１４５】図８は、マイクロ・チャネル・バス状況用
の内部信号−ＳＯ／−Ｓ１＿Ｉと、ＭＩＣ１１２がマイ
クロ・チャネル・スレーブとして選択されていることを
示す内部信号＋ＭＣ＿ＳＬＡＶＥを生成するための論理
回路を示す図である。これらの信号用の論理回路はどち
らも、ＭＣ１１０からの−ＡＤＬ信号を、マルチプレク
サ２００を介してレジスタ２０２内で第２「クロック」
信号として使用し、その結果、信号が非同期式にラッチ
される。この技法を使用するのは、−ＡＤＬ信号と−Ｓ
Ｏ／−Ｓ１信号を同期させる時間がないからである。レ
ジスタ２０２は、実際の論理回路を単純化して表したも
ので、−ＳＯ／−Ｓ１とスレーブ復号信号を捕捉するた
めに、別々のレジスタが２つ使用され、これらのレジス
タは、どちらもが２つのラッチからなり、第１のラッチ
は、試験クロッキングを使用してデータをサンプリング
して準安定状態が安定するのを待ち、第２のラッチは非
同期の−ＡＤＬ信号を「クロック」信号として使用す
る。スレーブ復号論理回路２０４は、ＭＣアドレス・バ
ス、＋Ｍ／ＩＯと状況信号を使用して、その装置が現Ｍ
Ｃマスタによって選択されているか否かを判定する。＋
ＬＳＳＤ＿ＴＥＳＴ＿ＥＮ信号と＋Ｂクロック信号は、
この論理回路上でのＬＳＳＤ試験操作に使用される。
【０１４６】図９は、ＭＣ１１０から非同期のデータ信
号、アドレス信号および＋ＲＤＹ＿ＲＴＮ信号を捕捉す
るための論理回路を示す。−ＳＤ＿ＳＴＢ信号と−ＣＭ
Ｄ信号が、マルチプレクサ２１０を介してレジスタ２１
２に渡され、レジスタ２１２は、ＭＩＣ１１２内で使用
可能な、非同期式にラッチされたデータ信号、アドレス
信号および＋ＲＤＹ＿ＲＴＮ信号を生成する。図８のレ
ジスタ２０２と同様に、レジスタ２１２は、ＭＣ１１０
からの３つの非同期信号に使用される３つの別々のレジ
スタを単純化して表したものである。また、この論理回
路は、レジスタ２１４を用い、内部クロック＋Ｃおよび
＋Ｂを使用して、＋ＲＤＹ＿ＲＴＮに対応する同期信号
を生成する。内部クロック＋Ｃおよび＋Ｂと＋ＬＳＳＤ
＿ＴＥＳＴ＿ＥＮ信号は、ＬＳＳＤ動作に従ってこの論
理回路を試験できるように、マルチプレクサ２１０の入
力に接続される。
【０１４７】図１０は、ＭＩＣ１１２からＭＣ１１０へ
のデータ信号とアドレス信号を捕捉するための論理回路
を示す。データとアドレスは、レジスタ２３０に捕捉さ
れる。レジスタ２３０は、図１０に示した残りのクロッ
ク復号論理によってクロックされる。マルチプレクサ２
２０、２２４および２２６は、レジスタ２２２、２２８
および２３０に、動作クロッキングとＬＳＳＤ試験クロ
ッキングのどちらかを選択する能力を提供する。ＳＤ＿
ＳＴＢによって動作可能にクロックされるレジスタ２２
２および２２８は、３つの付随するＸＯＲゲートとあい
まって、最終的にデータとレジスタをレジスタ２３０内
およびＭＣ１１０上にクロックするのに必要な適当なク
ロッキング制御とタイミングを供給する。ＭＣ１１０上
でのアイドル時間中、−ＣＭＤは、レジスタ２２２およ
び２２８にリセットを供給し、その結果、この制御論理
回路は、既知の状態にセットされ、次のデータ転送を待
つ。＋６４＿ＳＤ＿ＥＮと＋ＲＤＹ＿ＲＴＮを受ける付
随ＯＲゲートは、６４ビット・ストリーミング・データ
転送中の追加的制御と、１６ビットまたは３２ビットの
ストリーミング・データ転送中のデータの歩調合せを提
供する。これらの転送タイプは、マイクロ・チャネル・
アーキテクチャの文書に詳細に説明されている。最後
に、ＡＮＤゲートとＯＲゲートは、マルチプレクサ２２
０に入力を供給し、＋ＭＣ＿ＭＡＳＴＥＲが、ＭＣマス
タ動作中とＭＣスレーブ動作中に別々の動作可能制御
（＋ＭＡＳＴＥＲ＿ＲＤＹと＋ＳＬＡＶＥ＿ＲＤＹ）を
選択できるようにし、これによって、データとアドレス
をレジスタ２３０内に捕捉するのに必要なクロック復号
を完了させる。
【０１４８】適当なＭＣ１１０の信号と内部信号が生成
されると、ＭＣ１１０の現状態を、同期式の状態機械設
計を使用して決定することができる。図１１は、ＭＣの
インターフェース状態機械１７２を示す。このインター
フェース状態機械１７２を迅速に参照するために、表３
に状態遷移方程式を示す。状態の定義を、表４に示す。
【０１４９】
【外１】
【０１５０】 表４ 状態の定義 状態０ ＝¶ このチップは、現在ＭＣ上で活動状態で
ない。 状態１ ＝¶ ＭＣの−ＣＭＤが、活動状態のローにな
っており、チップは、基本転送またはストリーミング・
データ転送のいずれかを使用してＭＣからデータを受け
取ろうとしている。 状態３ ＝¶ ＭＣの−ＣＭＤと−ＳＤ＿ＳＴＢが、活
動状態のローになっており、チップは、ストリーミング
・データ転送を使用してＭＣからデータを受け取ろうと
している。 状態４ ＝¶ ＭＣの−ＳＤ＿ＳＴＢが、非活動状態の
ハイになっており、チップは、ラッチすべき有効なデー
タを待っている。 状態５ ＝¶ ＭＣの−ＣＭＤが、活動状態のローにな
っており、チップは、ＭＣ上に有効なデータを提示しよ
うとしているか、あるいは既に提示済みである。ＭＣの
＋ＲＤＹ＿ＲＴＮ信号は、非活動状態のローであって、
動作不能状態を示している。 状態６ ＝¶ ＭＣの−ＣＭＤが、活動状態のローにな
っており、チップは、ＭＣ上に有効なデータを提示しよ
うとしているか、あるいは既に提示済みである。ＭＣの
＋ＲＤＹ＿ＲＴＮ信号は、活動状態のハイであって、動
作可能状態を示している。 状態７ ＝¶ ＭＣの−ＣＭＤと−ＳＤ＿ＳＴＢが、活
動状態のローになっており、有効なデータが、ストリー
ミング・データ転送のためＭＣ上に提示されている。 状態８ ＝¶ −ＳＤ＿ＳＴＢが、非活動状態のハイに
なっており、チップは、クロックすべき次の有効なデー
タを待っている。
【０１５１】インターフェース状態機械１７２は、状態
０で開始する。状態０は、ＭＩＣ１１２がＭＣ１１０上
で活動状態ではないことを意味する。
【０１５２】表３の式ｂが成立する場合、この状態機械
は、状態０から状態１に移行する。これは、ＭＣ１１０
上の−ＣＭＤ信号が活動状態のローになっており、チッ
プが基本転送またはストリーミング・データ転送のいず
れかを使用してＭＣ１１０からデータを受け取ろうとし
ていることを意味する。−ＣＭＤ信号は、ＭＣ１１０上
でデータがいつ有効になるかを示すのに使用される。一
方、表３の式ｃが成立する場合は、この状態機械は、状
態３に移行する。これは、−ＣＭＤ信号と−ＳＤ＿ＳＴ
Ｂ信号の両方が、活動状態のローになっており、ＭＩＣ
１１２が、ストリーミング・データ転送を使用してＭＣ
１１０からデータを受け取ろうとしていることを意味す
る。−ＳＴ＿ＳＴＢ信号は、ストリーミング・データ転
送中にデータをクロックするのに使用されるＭＣ１１０
の信号である。この信号は、マスタによってＭＣ１１０
上に送られ、スレーブ装置によってＭＣ１１０上で受け
取られる。一方、式ｄが成立する場合は、この状態機械
は、状態０から状態５に移行する。これは、−ＣＭＤ
が、活動状態のローになっており、チップが、ＭＣ１１
０上に有効なデータを提示しようとしているか、あるい
は既に提示済みであることを意味する。また、＋ＲＤＹ
＿ＲＴＮ信号は、活動状態でローの状態であり、ＭＣ１
１０が動作不能状態であることを示している。
【０１５３】表３の式ｅが成立する場合、この状態機械
は、状態０から状態６に移行する。これは、−ＣＭＤ信
号が活動状態のローになっており、チップがＭＣ１１０
上に有効なデータを提示しようとしているか、あるいは
既に提示済みであり、＋ＲＤＹ＿ＲＴＮ信号が活動状態
のハイであって、ＭＣ１１０がデータ転送の準備ができ
ていることを示すことを意味する。式ｆが成立する場合
は、この状態機械は、状態０から状態７に移行する。状
態７では、−ＣＭＤ信号と−ＳＴ＿ＳＴＢ信号が活動状
態のローになっており、ストリーミング・データ転送の
ためにＭＩＣ１１２によってデータがＭＣ１１０上に提
示される。
【０１５４】状態３から状態４に移行するのは、表３の
式ｋが成立する場合である。状態４では、−ＳＴ＿ＳＴ
Ｂ信号が、活動状態のハイになっており、チップは、ラ
ッチすべき有効なデータを待っている。状態７から状態
８に移行するのは、表３の式ｗが成立する時である。状
態８では、−ＳＴ＿ＳＴＢ信号が、活動状態のハイにな
っており、チップは、ＭＣ１１０上にクロックすべき次
の有効なデータを待っている。他の遷移と安定点は、表
３の式と図１１によって記述される。たとえば、式ａが
成立する限り、この状態機械は、状態０に留まる。これ
は、ＭＩＣ１１２がＭＣ１１０上で活動状態でないこと
を意味する。この状態機械は、この状態機械の８つの状
態のそれぞれに対応するレジスタや関連する論理回路な
どの標準構成要素とともに使用される。この状態機械で
は、状態１、状態３および状態４は、ＭＩＣ１１２がＭ
Ｃ１１０からデータを受け取っているデータ状態を定義
し、状態５、状態６、状態７および状態８は、ＭＩＣ１
１２がＭＣ１１０上にデータを送っているデータ状態を
定義する。
【０１５５】最後に、この状態機械を復号すると、デー
タ検証を同期に実施できる。これによって、これ以上非
同期式のタイミング論理回路を使用せずに、データの処
理を行えるようになる。復号の方程式と定義を以下にリ
ストする。 BTDAV = g & +RDY_RTN_A SDDAV = [ m / l ] & [ +RDY_RTN_A / +64_SD_EN ] SDGND = f / r / u / [y & (+RDY_RTN_A / +64_SD_EN)
]
【０１５６】ＢＴＤＡＶ信号は、このチップが、ＭＣ基
本転送サイクル中に有効なデータを受け取りラッチした
ことを示す信号である。この信号が活動状態の時、＋Ｄ
（０：３１）／Ｐ＿Ｉバスが有効である。ＳＤＤＡＶ信
号は、このチップが、ストリーミング・データ・サイク
ル中に有効なデータを受け取り、ラッチしたことを示す
信号である。この信号が活動状態の時、＋Ｄ（０：３
１）／Ｐ＿Ｉと＋Ａ（０：３１）／Ｐ＿Ｉが有効であ
る。ＳＤＧＮＤ信号は、ストリーミング・データ転送中
に、有効なデータが転送されＭＣ上で受け取られたこと
を示す信号である。次のクロック・サイクルに、新しい
データを＋Ｄ（０：３１）／Ｐ＿Ｏバスと＋Ａ（０：３
１）／Ｐ＿Ｏバスに提示し、取り出すことができる。
【０１５７】上述したように、捕捉論理機構、状態機械
および復号論理回路があいまって、マイクロ・チャネル
とインターフェースし、マイクロ・チャネルの状態を決
定し、ＬＳＳＤの規則と要件を満足する、信頼性のある
方法を提供することができる。さらに、チップの内部設
計は、チップ内での非同期式の論理回路と制御の使用が
最小限であるため、簡単になる。
【０１５８】マイクロ・チャネルのタイミング マイクロ・チャネルの基本転送、ストリーミング・デー
タ、調停およびパリティ・タイミング機能のタイミング
図は、IBM CorporationによるPersonal System/2 - Har
dware Interface Technical Reference - Architectur
e, Order No. 84F9808, Form No., S84F-9808-00に示さ
れている。
【０１５９】ローカル・プロセッサ・バス・インターフ
ェース ＭＩＣ１１２は、−ＢＵＳ ＲＥＱ信号を活動化するこ
とによって、ＬＰＢ１１５の調停を行う。−ＢＵＳ Ｇ
ＮＴ信号が活動状態（ロー）になったことをＭＩＣ１１
２が検出すると、ＭＩＣ１１２がマスタになり、−ＢＵ
Ｓ ＲＥＱを活動状態に保ち続ける。
【０１６０】ＭＩＣ１１２は、いったんマスタになる
と、−ＢＵＳ ＧＮＴが非活動状態になったこと、また
はＭＩＣ１１２がもはやバスを必要としないことを検出
するまで、所有権を解放しない。ＭＩＣ１１２が、バス
の所有権を放棄すべきことを検出すると、−ＢＵＳ Ｒ
ＥＱが非活動状態（ハイ）になる。これは、現在、ＭＩ
Ｃ１１２が最後のアクセスを実行中であることを示す。
【０１６１】ＭＩＣ１１２は、その−ＢＵＳ ＲＥＱを
非活動状態にすると、−ＢＵＳ ＧＮＴが非活動状態に
なったのを検出するまで、ＬＰＢ１１５を要求しない。
これによって、ＭＩＣが−ＢＵＳ ＲＥＱを非活動状態
にした時刻に対する、外部ＬＰＢ調停論理機構が−ＢＵ
Ｓ ＧＮＴを非活動状態にする時刻の制約がなくなる。
【０１６２】マスタ動作 ＭＩＣ１１２は、ＬＰＢ１１５の所有権を取得すると、
ＬＰＢマスタになる。ＭＩＣ１１２は、マスタとしてＬ
ＰＢに対するデータの読み書きを行うことができる。Ｌ
ＰＢマスタとしてのＭＩＣ１１２は、必ずワード（２バ
イト）・アクセスを行う。
【０１６３】ＭＩＣ１１２は、＋ＡＤＤＲ／ＤＡＴＡ
（０：１９）ｉ上にアドレスを供給することによってマ
スタ動作を開始する。このアドレスは、その後−ＡＬＥ
信号によってラッチされる。アドレスがラッチされる
と、＋ＡＤＤＲ／ＤＡＴＡ（０：１９）ｉバスがデータ
の転送に使用できるようになる。＋Ｍ／−ＩＯ信号は、
そのアドレスがＬＰＢ１１５のメモリ空間内にあるか、
それとも入出力空間内にあるかを決定する。＋Ｒ／Ｗ信
号は、＋ＡＤＤＲ／ＤＡＴＡ（０：１９）ｉ上でデータ
が流れる方向を決定する。データ転送には、＋ＡＤＤＲ
／ＤＡＴＡ（０：１９）ｉの下位１６ビットだけを利用
する。＋ＡＤＤＲ／ＤＡＴＡ（０：１９）ｉの奇パリテ
ィが、＋Ａ／Ｄ ＰＡＲ（０：２）ｉ上で生成され受け
取られる。
【０１６４】−ＤＡＶ信号と＋ＲＤＹ信号は、データ転
送中のハンドシェークと検証に使用される。−ＤＡＶ
は、ＬＰＢマスタから供給され、＋ＡＤＤＲ／ＤＡＴＡ
（０：１９）ｉ上に有効なデータが存在する時に活動状
態になる。＋ＲＤＹは、ＬＰＢスレーブから供給され、
ＬＰＢ装置が、書込み中にデータを受け取る、または読
取り中にデータを送る準備ができているか否かをＭＩＣ
に知らせるのに使用される。
【０１６５】ＬＰＢスレーブ動作 ＭＩＣ１１２がＬＰＢスレーブになるのは、−ＣＳＥＬ
が活動状態である時、または所定のアドレスが復号され
た時である。ＭＩＣ１１２がスレーブの時、ローカル・
プロセッサ１１９と他の装置１２２は、初期設定レジス
タなどの追加資源にアクセスし、ＬＤＢ１１７に直接ア
クセスし、待ち行列プリンタにアクセスする能力を有す
る。−ＡＬＥと＋Ｒ／Ｗは、ＬＰＢ装置によって制御さ
れる入力になる。−ＤＡＶは、有効なデータをいつ書き
込むか、またはマスタが読取りデータを受け入れる準備
がいつできたかを示す入力になる。＋ＲＤＹは、ＬＰＢ
装置に対する書込みデータまたは読取りデータを検証す
る、ＭＩＣ１１２からの出力になる。初期設定および制
御レジスタに対するＭＩＣスレーブのアクセスは、ワー
ド（２バイト）境界上になければならない。ＬＤＢウィ
ンドウ・アクセスは、１バイト境界上または２バイト境
界上にあってよい。
【０１６６】割込み ＭＩＣ１１２は、４つのプログラム式割込み−ＩＮＴ
（０：３）を供給する。これらの割込みは、ＭＩＣ１１
２が管理している待ち行列がジョブを含むこと、または
エラーが発生したことを、ローカル・プロセッサ１１９
と他の装置１２２に知らせる。ＭＩＣ１１２は、待ち行
列内のジョブの状況を示す読取り可能レジスタを提供す
る。割込みは、待ち行列からすべてのジョブを除去する
か、あるいはエラー状態をクリアすることによってクリ
アされる。
【０１６７】エラー ＭＩＣ１１２によってＬＰＢ１１５上で検出されたエラ
ーはすべて、割込みによって示される。エラー割込み
は、ＵＳＷが待ち行列に通知されることによって生成で
き、待ち行列エラーが発生した場合には、待ち行列エラ
ー・レジスタを介して生成することができる。
【０１６８】ＬＰＢ Ｅｒｒ信号は、ＭＩＣ１１２をハ
ング状態からクリアするのに使用される。ＭＩＣ１１２
がＬＰＢマスタであり、スレーブ装置が動作可能状態で
応答しない場合には、ＭＩＣ１１２が現在の転送を終了
できるようにするために、ＬＰＢ Ｅｒｒを使用しなけ
ればならない。ＬＰＢ Ｅｒｒ信号が活動状態になった
場合は、ＵＳＷが通知される。ＭＩＣ１１２は、ＬＰＢ
Ｅｒｒ信号を受け取るだけであって、この信号を駆動
することは絶対にない。
【０１６９】ローカル・プロセッサ・バス・タイミング 図１２ないし図１５は、スレーブ動作とマスタ動作のＬ
ＰＢタイミングを示す。ＬＰＢタイミング図を示す図１
２ないし図１５では、下記の規約を使用した。
【０１７０】第１に、データを、システム・クロックの
立上りに関してスキューし、ＭＩＣ１１２がデータの送
受にどのエッジを使用するかを示した。ＭＩＣ１１２が
信号を駆動する時には、クロックの立上りのわずか後に
データが変化するように示してある。ＭＩＣ１１２が信
号を受け取る時には、データは、ＭＩＣ１１２がクロッ
キングに使用する立上りの付近で安定しているように示
してある。第２に、各タイミング図の右端に、何がその
信号を駆動しているのかを示した（Ｍ＝マスタ、Ｓ＝ス
レーブ、Ａ＝調停論理機構、ｍ＝ＭＩＣ１１２がマスタ
の時には、ＭＩＣ１１２によって駆動されず、外部から
制御される）。第３に、破線は、その信号が、駆動され
ていない時にプルアップによってハイに保持されている
ことを表す。第４に、常に有効な−ＡＬＥを除いて、ア
クセス中にＭＩＣ１１２に送られるどの信号も、破線が
表れるサイクル中は、何でもよい状態にある。そのアク
セス中にＭＩＣ１１２が制御する信号は、活動状態に保
つためにプルアップする必要があるかもしれない（すな
わち、＋ＲＤＹ）。第４に、図の最上部の"："は、ＭＩ
Ｃ１１２のクロッキング・エッジを表す。
【０１７１】ローカル・データ・バス・インターフェー
ス 図２と図３を参照すると、ＬＤＢインターフェース１３
５は、ＬＤＳ１２３と、ＬＤＢ１１７に接続されたすべ
ての装置の間の高速データ転送を処理するように設計さ
れた１００ＭＢインターフェースである。データ・バス
は、４ビットの奇バイト・パリティを伴う３２ビットの
データを保持する。アドレス・バスは、１０ビットのア
ドレスと２ビットの奇パリティを保持する。アドレス・
バス１３７は、８ビットの上位アドレス（ＨＡ）と、そ
れに続く１０ビットの下位アドレスと４バイトのイネー
ブルからなるページ・アドレス方式を使用することによ
って、１ＭＢのアドレス範囲へのアクセスを可能にす
る。
【０１７２】ＬＤＢ１１７上での調停は、１ビット・ト
ークン・リング・プロトコルを使用することによって行
われる。このプロトコルは、複数のＬＤＢ装置、ＬＤＢ
装置間のプログラム式時分割、バス所有権の受け渡し中
の最小限の待ち時間、パリティ・エラーとプロトコル・
エラーの検出、およびエラー回復が可能である。また、
ＬＤＢ＿Ｅｒｒ（Ｌ）と称するエラー信号と、ＬＤＢ＿
ＲＯＢと称する要求信号も含まれる。
【０１７３】図１６と図１７を参照すると、ＬＤＢ１１
７上で使用される１ビット・トークン・リング・プロト
コルには、いくつかの信号が使用される。図１６は、２
チップ・リングを示す図である。図１６で概略的に示し
たチップ１ ２４０はＭＩＣ１１２であり、チップ２
２４２は直列インターフェース１１３である。図１７に
示すように、このプロトコル接続は、同数の入出力信号
接続を有するマルチチップ・リング用に拡張して、ＬＤ
Ｂ１１７に結合された他の装置１２４および１２５が、
ＬＤＢマスタとして活動できるようにすることができ
る。
【０１７４】ＬＤＢ１１７上で複数ユーザに対処するた
めに、ＲＡＲＢＩとＲＡＲＢＯがその上でトークンが回
転されるリング２４４を形成し、一方、ＲＯＢ（Ｌ）２
４８とＬＤＢ＿Ｅｒｒ（Ｌ）２４６は、ハードワイヤ接
続されたドットＯＲ機能を形成して接続されるように、
プロトコル信号が結合される。典型的なトークン・リン
グとは異なり、本発明のリング２４４は、調停だけに使
用される。ＬＤＢ１１７専用の線は、リング２４４用に
使用される線や、ＲＯＢ（Ｌ）２４８およびＬＤＢ＿Ｅ
ｒｒ（Ｌ）２４６信号から分離される。
【０１７５】正論理を使用して、入出力信号の活動レベ
ルを定義する。ＲＡＲＢＩ（Ｌ）（リング調停イン）信
号は、そのリング上の別のユーザからトークンを渡され
る時にそのトークンを受け取るのに使用される、チップ
への入力である。ＲＡＲＢＯ（Ｌ）（リング調停アウ
ト）信号は、リング上の次の装置にトークンを送るのに
使用される、チップからの出力である。ＲＡＲＢＩ信号
とＲＡＲＢＯ信号は、どちらもリング２４４上で渡され
る。好ましい実施例では、トークンは、１サイクルのア
クティブ・ロー・パルスとして表れる。ＬＤＢ＿Ｅｒｒ
（Ｌ）２４６は、ＬＤＢ１１７上にエラーが存在するこ
とを示す双方向信号である。好ましい実施例では、その
ドライバ形式は、チップの外部にプルアップ抵抗を有す
るオープン・コレクタである。この信号は、そのリング
上でエラーが検出されたことを、すべてのリング関与装
置に示すためのものである。エラーの重大度は、ＬＤＢ
＿Ｅｒｒ（Ｌ）２４６が活動状態に保持されるサイクル
の数によって示すことが好ましい。ＬＤＢ＿Ｅｒｒ
（Ｌ）は、アクティブ・ロー（ローで活動状態）であ
る。
【０１７６】ＲＯＢ（Ｌ）２４８（バス所有要求）信号
も、双方向である。好ましい実施例では、そのドライバ
形式は、チップの外部にプルアップ抵抗を有するオープ
ン・コレクタである。この信号の目的は、別の装置がそ
のバスを使用するために待っていることを、トークンを
保持している現装置に通知することである。現在トーク
ンを保持している装置は、ＲＯＢ（Ｌ）信号を使用し
て、トークンをどれだけ保持できるかを示す内部カウン
タをイネーブルする。他のすべての装置は、ＬＤＢ１１
７上のＲＯＢ（Ｌ）線を使用して、トークンがそのリン
グに沿って１回転するまでに要する時間を示す内部カウ
ンタをイネーブルする。
【０１７７】リングの要素であるチップ１ ２４０とチ
ップ２ ２４２は、それぞれ２つのタイマを含むことが
できる。これら２つのタイマは、プログラム式バス調停
の待ち時間を考慮に入れたものである。これらのタイマ
の速度と実施態様は、設計者、システム環境またはチッ
プのクロック速度によって決定できる。トークン保持タ
イマ（ＴＨＴ）は、ある装置が調停トークンを保持でき
る最大の時間を定義する。トークン回転タイマ（ＴＲ
Ｔ）は、トークンを解放してから取り戻すまでの間の最
大時間を定義する。
【０１７８】ＴＲＴは、次式に示すように定義できる。 TRT(X) ¶= Q + 2N -THT(X) + (THT(1) + ... THT(N)) ただし、 N ≧ 1 Q = 環境によって決定される遅延時間定数。 2N = Nはこの１ビット・トークン・リング内のチップの
数。乗数の２は、トークン経路内の１装置毎に２つのレ
ジスタ、すなわちＴｏｋＩｎとＴｏｋＯｕｔがあること
を表す。 X = 設計されているチップ。
【０１７９】ＲＯＢ（Ｌ）線を使用して、各チップは、
そのＴＨＴタイマとＴＲＴタイマを増分するためにイネ
ーブルすることができる。ＲＯＢ（Ｌ）信号が活動状態
にならない場合、ＴＨＴタイマがイネーブルされないの
で、そのバスにアクセスしているチップが、必要な長さ
の時間だけそのトークンを保持することができる。ＲＯ
Ｂ（Ｌ）線が活動状態になると、トークンを保持してい
るチップは、そのＴＨＴタイマが満了するまでに、その
トークンを解放しなければならない。
【０１８０】共用バス資源に対して潜在的に高い要求を
有するバス関与装置だけが、トークン保持タイマを必要
とする。このタイマは、ＬＤＢ１１７を短時間しか保持
しないチップには不要である。また、リング２４４上で
のトークン喪失状態を検出するためにトークン回転タイ
マを必要とするリング・メンバは、１つだけである。
【０１８１】すべてのバス・メンバがＬＤＢ１１７への
アクセスの調停に参加するので、公正性（fairness機
能）は、本来的に実現される。さらに、別のプロセッサ
が資源を要求しない限り、プロセッサが制御を放棄する
必要がないので、ＲＯＢ（Ｌ）２４８は、ＬＤＢ１１７
の効率改善を助ける一方で、またバス独占を防止する。
【０１８２】リング状態機械は、４つの基本状態、すな
わち、リング・ダウン（ＲＤ）状態、アイドル（Ｉｄ）
状態、トークン・マスタ（ＴＭ）状態およびエラー検出
（ＥＤ）状態からなる。各ＬＤＢリング装置は、図１８
に示した状態遷移に従う。ＬＤＢリング状態機械は、初
期スタートアップ、調停およびエラー回復を制御する。
図１９は、ＭＩＣ１１２がリング状態機械をＬＤＢ制御
信号にインターフェースするのに使用する境界論理を示
す。すべてのリング装置は、リングがダウンした時の適
切なトークン除去を保証するため、ＲＡＲＢＩからＲＡ
ＲＢＯまでに２サイクルの遅延を有する。以下の図面中
の信号の活動レベルは、信号名末尾の"（Ｈ）"または"
（Ｌ）"で示される。信号の活動状態と非活動状態は、
上線の有無（なしは活動状態、ありは非活動状態）で表
される。
【０１８３】図２０は、２つのタイマ、トークン保持タ
イマ（ＴＨＴ）とトークン回転タイマ（ＴＲＴ）用の論
理回路の実施態様を示す。各バス・メンバはＲＯＢ
（Ｌ）信号を受け取った後にバスの制御をどれだけ維持
できるかを決定するためＴＨＴを有さなければならな
い。このリング上でのトークン喪失状態を検出するた
め、少なくとも１つのバス・メンバがＴＲＴを有さなけ
ればならない。ＣｕｒｒｅｎｔＣｎｔ信号には、ＴＨＴ
の反転信号またはＴＲＴの反転信号がロードされる。こ
の信号は、イネーブルされると、すべてのビットが１に
なるまでカウントアップした後に、キャリー・アウトを
生成する。図から判るように、マルチプレクサへの信号
は、上記の各状態と、状態機械および図１８および図１
９の関連する論理回路によって生成される他の信号とに
よって制御される。
【０１８４】システム・リセットは、すべての装置をリ
ング・ダウン状態に初期設定するのに必要である。リン
グのスタートアップの前に、各装置は、そのＴＲＴ値と
ＴＨＴ値を初期設定されなければならない。ＬＤＢ１１
７のすべてのメンバが初期設定された後、リング上の１
チップをリング・マスタにしなければならない。リング
・マスタは、リングがダウンしており、ＬＤＢ１１７の
エラー状態がすべてクリアされている時に、新しいトー
クンを開始する責任を負う。トークンがリング上に開始
されると、それが完全に１回転するまで、各装置がその
トークンの受け渡しを行う。この初期の回転によって、
すべてのチップがアイドル状態になる。ＬＤＢリング上
を回転するトークンは、複数存在してはならない。好ま
しい実施例では、ＭＩＣ１１２がリング・マスタとな
る。
【０１８５】アイドル状態になった後、装置は、トーク
ンの捕捉によってＬＤＢ１１７の所有権を得るため、Ｒ
ＯＢ（Ｌ）線を自由に活動化することができる。ある装
置がトークンを検出した後、その装置は、トークン・マ
スタ状態に移行しなければならない。アイドル状態で待
機中にＴＲＴが満了した場合、その装置は、エラー信号
を活動化し、エラー検出状態に移行しなければならな
い。
【０１８６】各装置は、トークン・マスタ状態に入る
と、そのトークンを次の装置に渡すか、または保持する
ことができる。トークンを保持する場合、その装置は、
ＬＤＳ１２３に自由にアクセスできる。トークン・マス
タ状態の間、装置は、ＲＯＢ（Ｌ）信号が活動状態にな
るのを検出した時には必ず、そのＴＨＴを増分しなけれ
ばならない。このタイマが満了すると、トークン・マス
タは、そのアクセスを完了し、トークンを解放し、アイ
ドル状態に戻らなければならない。
【０１８７】ＬＤＢリング装置は、ＬＤＢプロトコル内
にエラーが存在していることを検出した時、エラー検出
状態に入る。この遷移を引き起こす２つの基本的な条件
は、トークン喪失すなわちＴＲＴの満了、あるいはリン
グ上での第２トークンの検出である。これらの条件のい
ずれかが存在する場合、その装置は、少なくとも２つの
連続するサイクルの間、ＬＤＢ＿Ｅｒｒ（Ｌ）を活動化
しなければならない。これによって、すべてのＬＤＢ装
置が、リング・ダウン状態に移る。
【０１８８】すべてのリング装置は、少なくとも２つの
連続するサイクルの間、ＬＤＢ＿Ｅｒｒ（Ｌ）信号が活
動状態になったのを検出すると、リング・ダウン状態に
入る。この状態では、各装置は、このバス・エラー線が
まだ活動状態である間に受け取ったトークンを捨てる。
このバス・エラー線が非活動状態になると、リング・マ
スタとしてイネーブルされた装置は、トークンを再開始
して、リング・バックアップを開始しなければならな
い。
【０１８９】エラー回復を処理中のローカル・プロセッ
サは、ダウンした後のリングの再開を制御する能力を有
する。このプロセッサが、エラーがクリアされた後にリ
ングを自動的に再開させたい場合、そのリング内の１装
置をリング・マスタとして初期設定された状態に残さな
ければならない。このプロセッサが、自動的再開を行い
たくない場合には、まず、初期スタートアップのリング
・マスタとして１装置を活動化し、その後、リング・マ
スタとしてその装置を非活動化しなければならない。
【０１９０】エラーを検出すると、装置は、バス・エラ
ー線を活動化することによって、エラーが発生したこと
を他のリング装置に通知することができる。ＬＤＢ＿Ｅ
ｒｒ（Ｌ）信号を活動化した装置以外の装置は、このバ
ス・エラー信号が活動状態になっている連続するサイク
ルの数を検出することによって、そのエラーの重大度を
判定できる。ＬＤＢ上で定義されるエラーには、１）回
復不能、２）回復可能の２つの範疇がある。
【０１９１】回復不能エラーとは、トークン喪失やリン
グ上での２つのトークンの検出などのプロトコル・エラ
ーに起因する、リングをダウンさせた後に再開する必要
のあるエラーである。回復不能エラー状態が検出される
のは、バス・エラー線が、少なくとも２つの連続サイク
ルの間、活動状態になる時である。回復不能エラーの例
には、トークン喪失が含まれる。トークンがリング上の
次の装置に渡されると、ＴＲＴ値がカウンタにロードさ
れる。ＲＯＢ（Ｌ）信号が活動状態の時に、このカウン
タがイネーブルされる。ＴＲＴカウンタが満了する時刻
までにこのトークンが返されない場合には、この装置
は、少なくとも２サイクルの間ＬＤＢ＿Ｅｒｒ（Ｌ）信
号を活動化して、回復不能エラーを知らせる。もう１つ
の回復不能エラーは、ある装置が２つのトークンを発見
した時である。ある装置がトークンを保持している間に
第２のトークンが検出された場合、その装置は、少なく
とも２サイクルの間ＬＤＢ＿Ｅｒｒ（Ｌ）信号を活動化
して、回復不能エラーを知らせる。
【０１９２】回復可能エラーとは、リング上のプロトコ
ルに損傷を与えておらず、したがって、バスをダウンさ
せた後に再開する必要のないエラーである。回復可能エ
ラーは、アイドル状態にあって、現トークン・マスタの
ＬＤＢデータ転送を監視している装置によって検出され
る。
【０１９３】ＭＩＣ１１２は、２つのタイプの回復可能
エラーが発生したかどうか他の装置を監視する。これら
のエラーは、読取り動作の際のアドレス・パリティ・エ
ラーと、ＨＡＬＥが活動状態になっている間にバイト・
イネーブル（ＢＥ（０：３））が活動状態になることで
ある。ＭＩＣ１１２は、アイドル状態にある間にトーク
ン・マスタから回復可能エラーを検出するたびに、ＬＤ
Ｂ＿Ｅｒｒ（Ｌ）信号を活動化する。その結果、トーク
ン・マスタが、これらのエラーのいずれかを有するアク
セスの実行を継続する場合、ＭＩＣ１１２が、少なくと
も２つの連続サイクルの間、ＬＤＢ＿Ｅｒｒ（Ｌ）信号
を活動化することになる。
【０１９４】１サイクルの間活動状態のＬＤＢ＿Ｅｒｒ
（Ｌ）を検出すると、トークン・マスタは、そのトーク
ンを継続するか、それとも次の装置にそのトークンを解
放するか選択することができる。トークン・マスタが、
２つの連続するサイクルの間活動状態のＬＤＢ＿Ｅｒｒ
（Ｌ）を検出した場合、トークン・マスタは、そのＬＤ
Ｂアクセスを終了し、リング・ダウン状態に入らなけれ
ばならない。
【０１９５】ＲＯＢ（Ｌ）信号の目的は、第２のリング
装置がＬＤＢ１１７またはＬＤＳ１２３にアクセスする
ために待機中であるか否かを、現トークン・マスタに示
すことである。この信号は、トークン・マスタのＴＨＴ
をイネーブルするためにトークン・マスタが使用し、装
置のＴＲＴ信号をイネーブルするためにアイドル状態の
装置が使用する。
【０１９６】ある装置が、どのサイクルでＲＯＢ（Ｌ）
線を活動化または非活動化するかについては、何の制約
もない。というのは、この信号はリング状態機械中を移
動するからであり、実際にこの信号は、永久的にアース
に結合することができる。もちろん、こうすると、バス
の最も効率的な使用が実現されなくなる。というのは、
他の装置がバスを必要としていない時にも、装置がトー
クンの放棄を強制されることがあるからである。
【０１９７】以下のガイドラインを使って、ＲＯＢ
（Ｌ）を活動化し、ＬＤＳを最も効率的に利用すること
ができる。また、好ましい実施例でＭＩＣ１１２が使用
する規則もある。ある装置が、ＬＤＢ１１７が必要であ
るが、トークンが現在レジスタ内のその境界内（Ｔｏｋ
Ｉｎ（Ｌ））にないと判定すると、その装置は、次のサ
イクルにＲＯＢ（Ｌ）を活動状態に駆動する。トークン
が、現在レジスタの境界内にあった場合は、その装置
は、そのトークンを捕捉するが、ＲＯＢ（Ｌ）を活動状
態に駆動することはしない。現在ＲＯＢ（Ｌ）を活動化
している装置が、レジスタの境界内（ＴｏｋＩｎ
（Ｌ））でトークンを受け取ると、その装置は、次のサ
イクルでＲＯＢ（Ｌ）の駆動を停止する。ＲＯＢ（Ｌ）
信号は、第２の装置のために活動状態に留まることがで
きる。トークン・マスタ状態にある装置が、ＴＨＴ満了
のためにトークンの解放を強制されると、その装置は、
トークンを再度取得したい場合、トークンがその境界ア
ウト・レジスタに入った（ＲＡＲＢＯが活動状態になっ
た）後のサイクルで、ＲＯＢ（Ｌ）信号を活動化させる
ことができる。
【０１９８】図２１のＬＤＢスタート・アップは、ＭＩ
Ｃ１１２が別の装置を有するＬＤＢ１１７上のリングを
リング・ダウン状態からスタートアップするタイミング
を示す。この例では、ＭＩＣ１１２は、リング・マスタ
であり、バスが立ち上がるや否や、ＬＤＢアクセスを実
行する。任意の装置がＬＤＢ１１７へのアクセス権を取
得するためにトークンを取得する前に、トークンが１回
転しなければならないことに留意されたい。
【０１９９】ＬＤＢ＿Ｅｒｒ線が少なくとも２つの連続
サイクルの間活動状態になる時、旧トークンを検出し、
リング・ダウン状態でそのトークンをいったん捨てるこ
とは、各装置の責任である。各装置が、はぎ取られた旧
トークンと、リングを立ち上げる新トークンを区別でき
るように、各装置は、各装置が旧トークンを捨てるこの
時間ウィンドウに従わなければならない。リング・ダウ
ン状態の間にトークンをはぎ取るためのウィンドウは、
図１９のＴａｋｅ＿Ｔｏｋｅｎの式で定義される。
【０２００】リング・マスタがリング上に新トークンを
注入できる最も早い時点は、図１９のＩｎｊ＿Ｔｏｋｅ
ｎ（Ｌ）の式に含まれている。１つの装置が、リング・
マスタになる能力を有することが好ましい。複数の装置
がトークン発行能力を有する場合、ソフトウェアがリン
グ２４４を誤って２つのリング・マスタを有するように
初期設定すると、２つのトークンがバス上に置かれる可
能性がある。この状態は、検出されるはずであるが、そ
の検出は、おそらくは、２つの装置が共にＬＤＢ１１７
の駆動を試みた後になる。
【０２０１】ＬＤＢデータ転送 あるＬＤＢ装置が、トークン・マスタになることによっ
てＬＤＢ１１７の所有権を取得すると、そのＬＤＢ装置
は、その所有権を放棄するまで、ＬＤＳ１２３との間で
自由にデータを転送できる。ＬＤＢ１１７上の各装置
は、信号ＡＤＤＲ（０：９）、ＡＰＡＲ（０：１）、Ｄ
ＡＴＡ（０：３１）、ＤＰＡＲ（０：３）、−ＨＡＬ
Ｅ、＋Ｒ／Ｗおよび−ＢＥ（０：３）を使用して、ＬＤ
Ｓにアクセスできる。
【０２０２】ＬＤＢ１１７上でのアドレッシングには、
ＡＤＤＲ（０：９）を介して送られる８ビットの上位ア
ドレス（ＨＡ）と１０ビットの下位アドレス（ＬＡ）を
使用する、１ＭＢまでのアドレッシングが可能なページ
ング方式を使用する。ＨＡを送る必要があるのは、新し
い４ＭＢセグメントにアクセスしようとする時だけであ
る。
【０２０３】装置がＡＤＤＲ（０：９）バス上にＨＡを
置く時には、ＨＡＬＥ（Ｌ）は活動状態でなければなら
ず、Ｒ／−Ｗは有効でなければならず、バイト・イネー
ブルＢＥ（０：３）（Ｌ）は非活動状態でなければなら
ず、データ・バスはトライステートでなければならず、
ＨＡの最下位８ビットだけを使用する場合でも、アドレ
スの１０ビットがすべて、良好なパリティで駆動されな
ければならない。
【０２０４】装置がこのインターフェース上にＬＡを置
く時には、ＨＡＬＥ（Ｌ）は非活動状態でなければなら
ず、Ｒ／−Ｗは有効でなければならず、ＢＥ（０：３）
（Ｌ）のうちの少なくとも１ビットが活動状態でなけれ
ばならず、書込みの場合にはＤＡＴＡ（０：３１）が良
好なパリティを有する書込みデータを保持しなければな
らず、アドレスの１０ビットがすべて、良好なパリティ
で駆動されなければならない。
【０２０５】ＬＤＢ装置が、互いのアクセスに干渉せず
にＬＤＳの所有権を交換できるようにするには、図２２
に示すように、トークンが捕捉され解放されるサイクル
と、ＬＤＢのアドレス信号、データ信号および制御信号
が駆動され解放されるサイクルとの間に下記の関係が存
在しなければならない。この関係は、所有権の交換中
に、ＬＤＢ１１７上で１デッド・サイクルをもたらす。
【０２０６】ＬＤＢマスタとしてＬＤＢ１１７を効率的
に利用し、別の装置との所有権の交換中のバス待ち時間
を最小にすることによって、ＭＩＣ１１２は、最大のＬ
ＤＢ帯域幅を維持するようになる。ＬＤＢ１１７上のす
べての装置は、ＬＤＢ１１７の最大帯域幅を維持するた
めに、ＭＩＣ１１２のタイミング関係に従うことが推奨
される。指定された、トークン検出に対する相対的なタ
イミングと、ＨＡ（上位アドレス）を置くための規則と
に従うと、ＬＤＢ１１７の所有権を渡す際の待ち時間が
最小になるが、その一方で、ＬＤＢ１１７の共用される
すべての信号に対して、交換中に１デッド・サイクルが
必ず発生する。ＭＩＣ１１２は、次のサイクルでインタ
ーフェース上にＬＡ（下位アドレス）を置く準備をする
時に、ＴＨＴとＲＯＢ（Ｌ）の状態を検査することによ
って、その最後のアクセスを決定する。 ・ ＭＩＣ１１２は、ＬＤＳ１２３を即座に必要とする
のでない限り、トークンが次の装置に伝播するのを妨げ
ない。 ・ ＭＩＣ１１２が、ＬＤＳ１２３にアクセスするため
にトークンを取得する必要がある場合、ＭＩＣ１１２
は、トークンを検出した次のサイクルで、インターフェ
ース上でそのＨＡを駆動する。 ・ ＭＩＣ１１２がＬＤＢマスタの時、ＭＩＣ１１２
は、次の装置に所有権を渡す際のバス待ち時間が最小に
なるように、最後のバス動作に対してトークンを解放す
る。 ・ ＭＩＣ１１２がマスタであり、最後の動作が書込み
の時は、ＭＩＣ１１２は、図２４に示すように、最後の
書込みＬＡがインターフェース上に置かれるのと同じサ
イクルに、トークンをインターフェース上に置く。 ・ ＭＩＣ１１２がマスタであり、最後の動作が読取り
であり、ＭＩＣ１１２が０待機状態用にプログラミング
されている時は、ＭＩＣ１１２は、図２３に示すよう
に、最後の読取りＬＡがインターフェース上に置かれる
サイクルの１サイクル後に、トークンをインターフェー
ス上に置く。 ・ ＭＩＣ１１２がマスタであり、最後の動作が読取り
であり、ＭＩＣ１１２が１待機状態用にプログラミング
されている時は、ＭＩＣ１１２は、最後の読取りＬＡが
インターフェース上に置かれるサイクルの１サイクル後
に、トークンをインターフェース上に置く。 ＭＩＣ１１２がＬＤＢマスタである時は、ＭＩＣ１１２
は、ＨＡＬＥ（Ｌ）とＢＥ（０：３）（Ｌ）をトライス
テートにする前に、これらを非活動状態（ハイ）に駆動
することが好ましい。これは、モジュール上のプルアッ
プ抵抗が、１サイクルの間これらの信号を非活動状態に
プルバックする必要がなくなり、ＭＩＣがこれらを解放
した後にこれらを非活動状態に保つだけでよくなること
を意味する。
【０２０７】Ｒ／−Ｗ信号がハイの状態でＨＡが駆動さ
れた後、ＢＥ（０：３）のうちの少なくとも１つが活動
状態で、Ｒ／−Ｗ線がハイの状態でＬＡが送られる時、
ＬＤＢマスタの読取りアクセスがトリガされる。マスタ
は、一連の読取りＬＡを送ることによって、読取りをパ
イプライン化することができる。
【０２０８】ＭＩＣ１１２は、０待機状態または１待機
状態でＬＤＢ１１７の読取りを実行するように設計され
ている。このため、ＭＩＣ１１２は、異なるアクセス・
タイムのＲＡＭを使用する様々な応用例に使用できる。
ＭＩＣ１１２が実行する待機状態の数は、ＭＩＣのＬＰ
Ｂメモリ・レジスタｘ１００６（ＤＢＷ、ビット１３）
に書き込むことによって、初期設定中にセットしなけれ
ばならない。ＭＩＣ１１２が０待機状態用にプログラミ
ングされている場合、ＭＩＣ１１２は、１つの２５ＭＨ
ｚサイクルの間そのＬＡをインターフェース上に置き、
その２サイクル後に、読取りデータがＬＰＢインターフ
ェース１３３上に現れると期待する。ＭＩＣ１１２が１
待機状態用にプログラミングされている場合は、ＭＩＣ
１１２は、２つの２５ＭＨｚサイクルの間そのＬＡをイ
ンターフェース上に置き、その読取りアクセスの最初の
ＬＡがインターフェースに現れてから３サイクル後に、
読取りデータがＬＰＢインターフェース１３３上に現れ
ると期待する。０待機状態の読取りでも１待機状態の読
取りでも、ＭＩＣ１１２は、読取り動作をパイプライン
化する。図２３に、０待機状態の場合のＭＩＣ１１２の
ＬＤＢ読取り動作のタイミングを示す。ＭＩＣ１１２が
０待機状態でＬＤＢ読取りを実行する時、 ・ 最初のＨＡは、ＭＩＣ１１２がアクセス開始時にト
ークン（ＲＡＲＢＩ（Ｌ）＝Ｌ）をクロック・インした
後のサイクルに置かれる。 ・ＨＡの次のサイクルから、必ず、１つまたは複数のＬ
Ａの列が続く。 ・ＭＩＣ１１２が異なる４ＫＢセグメントにアクセスす
ることが必要になるたびに、ＬＡの列の間に１つのＨＡ
を挿入することができる。 ・ＭＩＣ１１２は、ＭＩＣ１１２のトークン保持タイマ
が満了するか、またはＬＤＳ１２３にアクセスする必要
がなくなった時、トークンを解放する。 ・読取りの場合、ＭＩＣ１１２は、最後のアドレスを駆
動したサイクルの１サイクル後に、トークンを次の装置
に解放する（ＲＡＲＢＯ（Ｌ）＝Ｌ）。 ・ＭＩＣ１１２は、ＨＡＬＥ（Ｌ）とＢＥ（０：３）
（Ｌ）をトライステートとする前に、必ずこれらの信号
を非活動状態に駆動する。こうすると、これらの信号を
非活動状態に保持するために、モジュール上で低速のプ
ルアップが使用できるようになる。
【０２０９】Ｒ／−Ｗ信号がローの状態でＨＡが駆動さ
れた後は、ＢＥ（０：３）のうちの少なくとも１つが活
動状態、Ｒ／−Ｗがローの状態でＬＡが送られる時、Ｌ
ＤＢマスタの書込みアクセスがトリガされる。書込みデ
ータとＬＡは、両方が同時にインターフェース上になけ
ればならない。読取りについて上述した０待機状態およ
び１待機状態の機能は、書込みのタイミングには影響を
与えない。読取りの場合と同様に、マスタは、書込みＬ
Ａの列を書込みデータと共にパイプライン化することが
できる。
【０２１０】図２４は、ＬＤＢ書込み動作のＭＩＣのタ
イミング図である。図から判るように、ＭＩＣ１１２が
ＬＤＢ書込みを実行する時、 ・ 最初のＨＡは、ＭＩＣがアクセス開始時にトークン
（ＲＡＲＢＩ（Ｌ）＝Ｌ）をクロック・インした後のサ
イクルに置かれる。 ・ＨＡの次のサイクルから、必ず、１つまたは複数のＬ
Ａの列が続く。 ・ＭＩＣ１１２が異なる４ＫＢセグメントにアクセスす
ることが必要になるたびに、ＬＡの列の間に１つのＨＡ
を挿入することができる。 ・ＭＩＣ１１２は、ＭＩＣ１１２のトークン保持タイマ
が満了するか、またはＬＤＳ１２３にアクセスする必要
がなくなった時、トークンを解放する。 ・書込みの場合、ＭＩＣ１１２は、最後のアドレスを駆
動したサイクルに、トークンを次の装置に解放する（Ｒ
ＡＲＢＯ（Ｌ）＝Ｌ）。 ・ＭＩＣ１１２は、ＨＡＬＥ（Ｌ）とＢＥ（０：３）
（Ｌ）をトライステート化する前に、これらの信号を非
活動状態に駆動する。こうすると、これらの信号を非活
動状態に保持するために、モジュール上で低速のプルア
ップが使用できるようになる。
【０２１１】ＬＤＢマスタは、所有権を有している間
に、読取りアクセスから書込みアクセスに切り替えるこ
とができる。切り替えるには、図２５に示すように、最
後の読取りＬＡが現れてから少なくとも４サイクル後
に、このマスタの書込みＬＡをインターフェース上に置
かなければならない。こうすることによって、マスタが
その書込みデータを駆動する前に、読取りデータを受け
取るのに十分な時間が得られる。やはり、図２５に示す
ように、新しいＨＡが、最初の書込みＬＡの前に送られ
ている。この新しいＨＡの送出は任意選択であるが、こ
のマスタは読取りデータの受取りを待つ必要があるの
で、これによって追加の待ち時間が発生することはな
い。
【０２１２】マスタは、単一のトークン保持期間中に、
書込みアクセスに続いて読取りアクセスを行うことがで
きる。書込みＬＡとそれに対応する書込みデータは同時
にバス上に置かれるので、マスタは、その次のサイクル
で読取りＬＡを置くことができる。一部の代替ＬＤＳメ
モリ設計では、書込みＬＡの後に読取りＬＡを続ける
と、方向切替えの間に瞬間的にメモリとＭＳＩ書込みレ
ジスタ・パイプラインの両方が駆動される結果になるこ
とがある。このため、ＭＩＣ１１２は、新ＨＡが旧ＨＡ
と同じ場合でも、書込みから読取りに切り替える時に
は、書込みＬＡの後に新しい読取りＨＡとＬＡを続ける
ことが好ましい。新ＨＡのこの送出は、旧ＨＡが新ＨＡ
と一致する時は、１サイクルを要するだけである。
【０２１３】図２５に、ＭＩＣ１１２が、ＬＤＢバス上
で、読取りから書込みに切り替え、また書込みから読取
りに切り替える時のＬＤＢタイミングを示す。ＭＩＣ１
１２が、ＬＤＢ１１７上で、読取りから書込みに切り替
え、または書込みから読取りに切り替える時、 ・新ＨＡが旧ＨＡと同じ場合でも、ＭＩＣ１１２がアク
セスの方向を切り替える時は、必ず１つのＨＡを挿入す
る。 ・書込みから読取りに切り替える前に、ＭＩＣ１１２
は、トークン保持タイマを検査して、バスを反転する時
間があることを確認する。読取りから書込みに切り替え
る時には、追加の待ち時間が発生しないので、この方向
に切り替える時は、トークン保持タイマは通常通り検査
される。 ・ＭＩＣ１１２は、それが最後に実行したアクセスが読
取りであるか書込みであるかに基づいて、トークンを解
放する（ＲＡＲＢＯ（Ｌ）＝Ｌ）。 ・ＭＩＣ１１２は、ＨＡＬＥ（Ｌ）とＢＥ（０：３）
（Ｌ）をトライステート化する前に、必ずこれらの信号
を非活動状態に駆動する。こうすると、これらの信号を
非活動状態に保持するために、モジュール上で低速のプ
ルアップが使用できるようになる。
【０２１４】ＬＤＢ１１７のアーキテクチャは、エラー
が検出されたことをリング上のすべての装置に通知する
のに使用できるエラー線をサポートする。この線は、次
の２タイプのいずれかのエラーが発生した時に活動化さ
れなければならない。１）ＬＤＢ＿Ｅｒｒ線が少なくと
も２サイクルの間活動状態になっている時に検出され
る、回復不能エラー。２）ＬＤＢ＿Ｅｒｒ線が１サイク
ルの間だけ活動状態になっている時に検出される、回復
可能エラー。
【０２１５】ＭＩＣ１１２は、ＬＤＢ１１７のマスタで
ある時、元のトークンを捕捉した後に第２のトークンが
検出されたか否かを判定することによって、２つのトー
クンが存在する状態があるかどうか検査する。この状態
を検出すると、ＭＩＣ１１２は、エラー待ち行列上にＵ
ＳＷを置くまで、ＬＤＢ＿Ｅｒｒ線を（少なくとも２サ
イクルの間）活動化する。
【０２１６】ＬＤＢ１１７のマスタとしてのＭＩＣ１１
２はまた、ＬＰＢ１１５からアクセス可能なプログラマ
ブル・ビットを有する。このビットは、ＭＩＣ１１２に
よる回復可能エラーの検査をイネーブルしあるいはディ
スエーブルする。このプログラマブル・ビットは、その
書込みデータがそのＭＩＣの境界レジスタ内にある時、
ＭＩＣ１１２にマスタとして、そのデータに対するパリ
ティ検査を行わせる。読取りの場合、ＭＩＣ１１２は、
それが受け取った読取りデータのパリティを、エラー線
の状態と共に検査する。読取りデータがインターフェー
ス上にあるのと同じサイクルに、ＬＤＢ＿Ｅｒｒ線が活
動状態であったことをＭＩＣ１１２が検出した場合、こ
の読取りデータに関連する読取りアドレスにエラーが検
出された。
【０２１７】ＭＩＣ１１２が、１待機状態のＬＤＢ読取
りにセットアップされている場合、ＭＩＣ１１２は、読
取りデータが有効であったサイクルまたはその前のサイ
クルにＬＤＢ＿Ｅｒｒ線が活動状態であった時、アドレ
ス・エラーが発生したことを検出する。これが可能なの
は、読取りの下位アドレスが、２サイクルの間バス上に
存在するからである。
【０２１８】ＭＩＣ１１２は、バス・マスタでない時、
アイドル状態の時にバス・モニタ・モードに入る。この
モードでは、ＭＩＣ１１２は、トークン喪失状態がある
かどうか検査する。この状態は、ＴＲＴタイマの満了時
に検出され、その結果、ＭＩＣ１１２がエラー待ち行列
上にＵＳＷを置くまで少なくとも２サイクルの間ＬＤＢ
＿Ｅｒｒ線を活動化することによって、ＭＩＣ１１２が
ＬＤＢ１１７をダウンさせる。ＭＩＣ１１２はマスタと
して、回復可能エラーの検査に使用されるのと同じプロ
グラマブル・ビットを使用する。表５に、バス・モニタ
・モード時ＭＩＣ１１２によって検出される回復可能エ
ラーと、その結果実行される処置をリストする。
【０２１９】 表５ ------------------------------------------------------------------------ バス・モニタ （アイドル状態）として ＭＩＣが検出する回復 可能エラー ＭＩＣの処置 ------------------------------------------------------------------------ 読取りでＬＡのＡＰＥ アドレスがインターフェース上に現れてから２サイク ル後に活動状態になるように、エラー線を１サイクル の間活動化する。 ＵＳＷをエラー待ち行列上に置く。 読取りでＨＡのＡＰＥ 新ＨＡが検出されるか、または全ＢＥが非活動状態に なる（マスタ終了）まで、ＨＡに続く各ＬＡについて 、 前の場合の説明と同様にエラー線を活動化する。 ＵＳＷをエラー待ち行列上に置く。 読取りでＤＰＥ エラー線は活動化されない。 書込みでＬＡまたはＨＡ エラー線は活動化されない。 のＡＰＥ ＵＳＷをエラー待ち行列上に置く。 書込みでＤＰＥ エラー線は活動化されない。 ＵＳＷをエラー待ち行列上に置く。 読取りで−ＨＡＬＥが活 最初のＬＡ読取りデータと整列するように、１サイク 動状態の間に少なくとも ルの間エラー線を活動化する。 １つのＢＥ（０：３）が 活動状態 書込みで−ＨＡＬＥが活 エラー線は活動化されない。 動状態の間に少なくとも ＵＳＷをエラー待ち行列上に置く。 １つのＢＥ（０：３）が 活動状態 ------------------------------------------------------------------------ ＨＡ − 上位アドレス、ＨＡＬＥが活動状態の時モニタによって検出され る ＬＡ − 下位アドレス、−ＢＥ（０：３）のどれかが活動状態の時モニタ によって検出される ＡＰＥ − アドレス・パリティ・エラー ＤＰＥ − データ・パリティ・エラー ------------------------------------------------------------------------
【０２２０】ＭＩＣ１１２に対するソフトウェア・イン
ターフェースとプログラミング・インターフェースを、
表６と表７にリストする。表６は、ＭＩＣ１１２による
プログラミング、制御および実行が可能なバス・マスタ
動作のリストである。表７は、ＭＩＣ１１２のプログラ
ミング・インターフェースへのアクセスが許可される、
ＭＣ１１０上またはＬＤＢ１１７上のスレーブ動作のリ
ストである。
【０２２１】 表６ ------------------------------------------------------------------------ ＭＩＣ動作 バス動作 転送経路 ------------------------------------------------------------------------ ＬＤＢデータ書込み ＭＣメモリ書込み ＭＣ ＩＤＢ ＬＤＢ ＬＤＢデータ読取り ＭＣメモリ読取り ＬＤＢ ＩＤＢ ＭＣ ＱＲＣレジスタ書込み ＭＣ入出力書込み ＭＣ ＱＲＣレジスタ ＱＲＣレジスタ読取り ＭＣ入出力読取り ＱＲＣレジスタ ＭＣ ＱＷＣレジスタ書込み ＭＣ入出力書込み ＭＣ ＱＷＣレジスタ ＱＷＣレジスタ読取り ＭＣ入出力読取り ＱＷＣレジスタ ＭＣ ＱＤレジスタ書込み ＭＣ入出力書込み ＭＣ ＱＷＢ ＬＰＢ ＱＤレジスタ読取り ＭＣ入出力読取り ＬＰＢ ＱＷＢ ＭＣ ＦＢＬ読取り ＭＣ入出力読取り ＦＥＢ ＭＣ ＪＰレジスタ読取り ＭＣ入出力読取り ＪＰレジスタ ＭＣ ＰＯＳレジスタ書込み ＭＣ入出力書込み ＭＣ ＰＯＳレジスタ ＰＯＳレジスタ読取り ＭＣ入出力読取り ＰＯＳレジスタ ＭＣ ------------------------------------------------------------------------ 制御レジスタ読取り ＬＰＢメモリ読取り 制御レジスタ ＬＰＢ 制御レジスタ書込み ＬＰＢメモリ書込み ＬＰＢ 制御レジスタ 待ち行列初期設定読取り ＬＰＢメモリ読取り ＱＭ ＬＰＢ 待ち行列初期設定書込み ＬＰＢメモリ書込み ＬＰＢ ＱＭ 待ち行列制御読取り ＬＰＢ入出力読取り ＱＭ ＬＰＢ 待ち行列制御書込み ＬＰＢ入出力書込み ＬＰＢ ＱＭ ＬＤＢデータ読取り ＬＰＢメモリ読取り ＬＤＢ ＬＰＢ ＬＤＢデータ書込み ＬＰＢメモリ書込み ＬＰＢ ＬＤＢ ------------------------------------------------------------------------ ＳＴＩ／走査読取り ＳＴＩ読取り ＳＴＩ 外部装置 ＳＴＩ／走査書込み ＳＴＩ書込み 外部装置 ＳＴＩ ------------------------------------------------------------------------
【０２２２】 表７ ------------------------------------------------------------------------ ＭＩＣ動作 バス動作 転送経路 ------------------------------------------------------------------------ メモリ・データ書込み ＭＣメモリ書込み ＯＤＢ ＭＣ メモリ・データ読取り ＭＣメモリ読取り ＭＣ ＩＤＢ ＬＤＢ 入出力データ書込み ＭＣ入出力書込み ＯＤＢ ＭＣ 入出力データ読取り ＭＣ入出力読取り ＭＣ ＩＤＢ ＬＤＢ ＱＷＣレジスタ書込み ＭＣ入出力書込み マスタ実行 ＭＣ ＱＷＣレジスタ読取り ＭＣ入出力読取り ＭＣ マスタ実行 ＱＤレジスタ書込み ＭＣ入出力書込み マスタ実行 ＭＣ ＦＢＬフェッチ ＭＣ入出力読取り ＭＣ マスタ実行 ------------------------------------------------------------------------ メモリ・データ書込み ＬＰＢメモリ書込み ＭＩＣ ＬＰＢ メモリ・データ読取り ＬＰＢメモリ読取り ＬＰＢ ＭＩＣ ------------------------------------------------------------------------ メモリ・データ書込み ＬＤＢ書込み ＭＩＣ ＬＤＢ メモリ・データ読取り ＬＤＢ読取り ＬＤＢ ＭＩＣ ------------------------------------------------------------------------
【０２２３】コマンド式転送 コマンド式転送は、ＭＣ１１０、ＬＰＢ１１５またはＬ
ＤＢ１１７のいずれかで実行されるマスタ動作である。
本節では、表７に記載の動作について詳細に述べる。Ｍ
ＩＣ１１２は、ＣＰＵの介入なしにデータ転送を制御す
るのに十分な知能を含んでいる。
【０２２４】ＭＣコマンド式転送 ＭＣ１１０上のコマンド式転送は、ＭＩＣ１１２コマン
ド・ワード（ＭＣＷ）を使って開始される。ＭＣＷは、
ＭＩＣ１１２が管理している待ち行列の１つに置かれ
る。待ち行列＃Ｄは、ＭＣＷ専用のＭＩＣコマンド待ち
行列（ＭＣＱ）として定義される。図２６に示すよう
に、ＭＣＱにエントリが含まれる時には、ステップ３０
０で、ＭＩＣ内のＱＭユニットが、マスタ実行ユニット
に割り込んで、ＭＣＷを取り出す。ＭＣＷは、このコマ
ンド式転送を開始する原始ＬＰＢ装置と（ステップ３０
１）、ＭＩＣ制御ブロック（ＭＣＢ）を見つけるための
ＬＰＢメモリ・アドレスとを定義する。ＭＣＢは、コマ
ンド式転送用のフラグ（ステップ３０２）、原始アドレ
ス（ステップ３０３）および目標アドレス情報（ステッ
プ３０４）を定義する。このＭＣＢによって定義される
コマンド式転送が完了した後は、その転送の状況を、Ｌ
ＰＢ１１５上に存在する待ち行列に（ステップ３０
６）、または別のＭＣ装置上に存在する待ち行列に（ス
テップ３０５）、あるいはその両方に通知することがで
きる。ＬＰＢ１１５上に存在する待ち行列に通知される
状況を、ＭＩＣ状況ワード（ＭＳＷ）と称する。ＭＳＷ
は、ステップ３０７で、コマンド式転送中に発生したす
べてのエラーと、その転送に使用されたＭＣＢを定義す
る。別のＭＣ装置上に存在する待ち行列に通知される状
況を、マイクロ・チャネル通知コマンド（ＭＰＣ）と称
する。ＭＰＣは、その転送の原始装置、フラグおよび目
標アドレスを定義する。
【０２２５】表７は、マスタ実行動作または上述のコマ
ンド式転送動作の高水準の流れ図を示す。フラグ（下記
の「ＭＩＣ制御ブロック」で詳細に説明する）が、この
流れ図の方向を定義する。図２７（コマンド式転送）
は、ＭＣコマンド式転送中のＭＣＷ３１０、ＭＣＢ３１
２、ＭＳＷ３１８、ＭＰＣ３１６、遠隔ＭＩＣ自由ブロ
ック・レジスタ３１４の間の関係を示す。
【０２２６】ＭＩＣコマンド・ワード ＭＣＷは、４バイトの情報からなり、ＭＣＱ内に存在す
る。ＭＣＱは、待ち行列＃Ｄとして定義され、最高１Ｋ
のＭＣＷを保持できる。図２８は、ＭＣＷ内のフィール
ドを示す。以下の節で、各フィールドとその機能につい
て説明する。
【０２２７】ＭＩＣ制御ブロック ＭＩＣ１１２は、１６バイトの固定長ＭＩＣ制御ブロッ
ク（ＭＣＢ）をサポートする。ＭＣＢは、ＭＣＷによっ
て定義されるＬＰＢメモリ・アドレス空間内に存在しな
ければならない。図２９ないし図３２に、ＭＣＢを詳細
に示す。一般に、ＭＣＢの実行は、ＭＣＢの第１ワード
に含まれるフラグによって支配される。図３３に、ＭＣ
Ｂフラグの有効な組合せを示す。
【０２２８】ＭＣＢの注意点 以下に、ＭＣＢフィールドを利用する上での注意点をリ
ストする。 １．原始アドレス・フィールドと目標アドレス・フィー
ルドは、ＮＯＰ＝"１"またはＦＭＴ＝"１"の時を除い
て、４バイト境界上で定義しなければならない。４バイ
ト境界とは、原始アドレス・フィールドと目標アドレス
・フィールドの最下位２ビットが、"００"に等しくなら
なければならないことを意味する。 ２．バイト・カウント・フィールドは、１、２、３また
は４×ｎに等しくなければならない。ただし、０≦ｎ≦
１６Ｋである。 ３．０のバイト・カウント値は、６４ＫＢの転送を表
す。 ４．バイト・カウント値は、原始アドレスとバイト・カ
ウント・フィールドの和または目標アドレスとバイト・
カウント・フィールドの和が、６４ＫＢアドレス境界に
またがらないように選択しなければならない。アドレス
の下位１６ビットだけが増分できるので、バイト・カウ
ントを加算した結果１６ビットのアドレスにリップル・
キャリーが生じる場合、上位ビットは変更されず、アド
レスは循環する。 ５．ＭＰＣを受け取るＭＣ装置が、別のＭＩＣ１１２で
ある場合、ＭＰＣ ＱＩＤは、"Ｄ"と等しくなってはな
らない。
【０２２９】ＭＩＣ状況ワード ＭＩＣ１１２は、コマンド式転送の完了後に、状況を作
成する能力を有する。ＭＣＢ内のＰＣＩビットがセット
されているか、あるいはコマンド式転送中にエラーが発
生した場合、ＭＩＣ１１２は、ＭＣＷのＲＱＩＤフィー
ルドによって示される待ち行列に８バイトのＭＳＷを通
知する。受取り側の待ち行列は、バイト・カウントが８
バイトとして定義されていなければならない。ＭＳＷ
は、コマンド動作中に発生した可能性のあるエラーの報
告を提供する。連鎖式動作中にエラーが発生した場合、
そのチェーンが打ち切られ、エラーを発生したＭＣＢの
アドレスを示す状況が作成される。図３４に、ＭＳＷの
フィールドを示す。
【０２３０】マイクロ・チャネル通知コマンド ＭＩＣ１１２は、コマンド式転送の完了後に、状況を作
成し、ＭＣ装置に通知する能力を有する。ＭＣＢのＰＳ
Ｔビットがセットされている場合、ＭＩＣ１１２は、別
のＭＣ装置上に存在する待ち行列に状況を通知する。こ
の別のＭＣ装置は、ＭＰＣメッセージとプロトコルを受
け取り、理解し、解釈できる別のＭＩＣ１１２またはＭ
Ｃ装置でよい。通知される待ち行列は、ＭＣＢのＭＰＣ
ＱＩＤフィールドによって決定される。通知される状
況を、マイクロ・チャネル通知コマンド（ＭＰＣ）と称
する。ＭＰＣには、原始ＩＤ、目標アドレス、およびコ
マンド式転送中に移動されたデータに関するバイト・カ
ウントを示す８バイトのデータが含まれる。図３５に、
ＭＰＣとそのフィールドの定義を示す。
【０２３１】ＬＰＢコマンド式転送 ＬＰＢ１１５上のコマンド式転送は、マスタ実行ユニッ
ト、ＱＲＢ、ＱＷＢ、ＦＢＢから、またはＭＩＣ１１２
内の報告可能エラーから開始することができる。マスタ
実行ユニットは、ＬＰＢ１１５を使用して、ＭＣＷとＭ
ＣＢを取り出し、あるいはＭＳＷを通知する。ＱＲＢ
は、ＬＰＢ１１５を使用して、待ち行列読取り動作の一
環としてＭＣ装置が要求している待ち行列エントリを取
り出す。ＱＷＢは、ＬＰＢ１１５を使用して、待ち行列
書込み動作によってＭＣ１１０からロードされたエント
リを待ち行列に書き込む。ＦＢＢは、ＬＰＢ１１５を使
用して、ＭＣ１１０上の装置によって除去されたＦＢエ
ントリを満たす。また、ＬＰＢ１１５を用いると、ＭＩ
Ｃ１１２が、ＭＩＣ１１２によって管理される待ち行列
に非請求エラーを通知できるようになる。
【０２３２】ＬＤＢコマンド式転送 ＬＤＢ１１７上でのＭＩＣ１１２の動作は、すべてコマ
ンド式転送である。これらの転送は、マスタ実行ユニッ
ト、ＩＤＢまたはＬＰＢインターフェースによって開始
することができる。ＬＤＢ１１７上での動作は、すべて
単純な読取りと書込みである。ＭＩＣ１１２は、ＬＤＢ
１１７上にプログラマブル・レジスタを有していない。
【０２３３】装置開始転送 装置によって開始される転送は、ＭＣ１１０上またはＬ
ＰＢ１１５上で実行されるスレーブ動作である。本節で
は、表６に示された動作について詳細に述べる。
【０２３４】ＭＩＣ１１２を用いると、ＭＣ１１０また
はＬＰＢ１１５から、ＬＤＢ、待ち行列および制御レジ
スタへのアクセスが可能になる。これらのアクセスは、
ＭＣ１１０上またはＬＰＢ１１５上に存在するメモリ・
アドレス空間または入出力アドレス空間内で実行され
る。ＭＩＣ１１２は、ＭＣ１１０またはＬＰＢのアドレ
スを復号し、選択されたアドレスに関するスレーブ動作
を実行する。
【０２３５】ＬＤＢアクセス ＭＩＣ１１２は、ＭＣ１１０またはＬＰＢ１１５からＬ
ＤＢ１１７への直接アクセスをサポートする。どちらの
場合でも、ＭＩＣ１１２は、所定の範囲内のアドレスを
探しＭＣ１１０またはＬＰＢ１１５を監視することによ
って、ＬＤＢ１１７へのアクセスを許可する。説明を簡
単にするために、ＬＤＢアドレスを示す図面では、アド
レスの全バイトを示す。ＭＩＣ１１２は、バイト・アド
レス可能性をこの形では実施せず、アドレスの下位２ビ
ットが駆動されず、その代わりに４つのバイト・イネー
ブル、ＢＥ（０：３）を使って、ＬＤＢ１１７アクセス
中の全バイト・アドレス可能性を実現する。ＭＩＣ１１
２は、一時に１０ビットまでのＬＤＢアドレスしか駆動
させないので、ＬＤＢアドレスは、上位アドレスと下位
アドレスの２つの部分に分割または多重化される。上位
アドレスには、全ＬＤＢアドレスの上位８ビットが含ま
れる。下位アドレスには、アドレスの下位１０ビットが
含まれる。バイト・イネーブルＢＥ（０：３）は、完全
な１ＭＢのＬＤＢアドレスに必要な残りのバイトの制御
を供給する。
【０２３６】ＭＣからのアクセス ＭＣ１１０がＬＤＢ１１７にアクセスするために、所定
のアドレス範囲がＭＣメモリ空間内で割り当てられる。
このアドレスの範囲は、基底アドレスとオフセットの和
によって定義される。ＬＤＢ ＭＣ基底アドレスは、Ｌ
ＤＢ ＭＣメモリ・基底アドレス・レジスタによって定
義される。ＬＤＢ ＭＣメモリ・基底アドレス・レジス
タは、ＰＯＳレジスタ３とＰＯＳレジスタ４のサブアド
レス"０１０１"にある。ＬＤＢ ＭＣメモリ・基底アド
レス・レジスタをオフセットと共に用いると、ＬＤＢメ
モリ空間に対する任意のＭＣ装置の直接アクセスが可能
になる。ＭＣ１１０からアクセス可能なメモリ空間の量
は、ＰＯＳレジスタ３のサブアドレス"００００"のＬＤ
Ｂサイズ・フィールドによって決定される。ＬＤＢサイ
ズ・フィールドは、ＭＩＣ１１２が復号するオフセット
の限界を定める。ＬＤＢメモリ空間は、１２８ＫＢ、２
５６ＫＢ、５１２ＫＢまたは１ＭＢとして定義できる。
ＬＤＢ ＭＣメモリ・基底アドレス・レジスタとＬＤＢ
サイズ・フィールドの詳細については、後述の「ＭＩＣ
プログラマブル・オプション選択（ＰＯＳ）レジスタ」
の欄を参照されたい。図３６に、ＬＤＢ１１７アクセス
のＭＣメモリ・マップ、およびＭＣ１１０とＬＤＢ１１
７の間のバイト・アドレスの関係を示す。注：ＬＤＢ１
１７アクセスでは、ＭＣの＋Ｍ／−ＩＯ信号は、"１"で
なければならない。
【０２３７】ＬＰＢからのＬＤＢアクセス ＬＰＢ１１５では、ＬＤＢ１１７にアクセスするには、
ページング式の方法が必要である。このページング方法
では、アクセスしようとするＬＤＢ１１７内の２５６個
の４ＫＢウィンドウのうちの１つを定義するセグメント
・レジスタを、ＬＰＢ装置がロードする必要がある。Ｌ
ＤＢアクセス・セグメント・レジスタは、ＬＰＢメモリ
・アドレス"Ｘ１０００"に定義されている。このセグメ
ントが初期設定されると、ＬＰＢメモリ・アドレス空間
内のオフセット・アドレス"Ｘ００００"〜"Ｘ０ＦＦＦ"
が、４Ｋウィンドウ内の１点を定義する。図３７に、Ｌ
ＤＢアクセスのＬＰＢメモリ・マップ、およびＬＰＢ１
１５とＬＤＢ１１７の間のバイト・アドレスの関係を示
す。
【０２３８】待ち行列 ＭＩＣ１１２は、ＬＰＳの６４ＫＢセグメント内に記憶
される１６個の４ＫＢ待ち行列を管理するためのハード
ウェア・サポートを提供する。ＭＩＣの待ち行列管理に
は、待ち行列読取りポインタ、待ち行列書込みポイン
タ、待ち行列状況、待ち行列エントリ・サイズ、および
イネーブルされた各待ち行列に割り当てられる割込みレ
ベルの維持が含まれる。待ち行列の維持情報と制御は、
すべてＭＩＣの待ち行列マネージャ（ＱＭ）内に含まれ
る。この待ち行列維持情報へのアクセスは、直接式と制
御付きの２つの異なる形で行える。待ち行列自体へのア
クセスは、ＬＰＢ１１５またはＭＣ１１０のいずれかか
らも行える。
【０２３９】直接ＱＭアクセス すべての待ち行列維持情報に対する直接アクセスは、Ｌ
ＰＢメモリ空間からだけ行われる。直接アクセスを用い
ると、ローカル・プロセッサ（ＬＰ）が、待ち行列維持
情報を初期設定し操作することができるようになる。待
ち行列維持情報を保持するために、ＭＩＣ１１２内で、
１６個の待ち行列のそれぞれに１個の４バイト・レジス
タが必要である。これらのレジスタを、待ち行列初期設
定レジスタ（ＱＩＲ）と称する。ＱＩＲのＬＰＢアドレ
ス位置は、下記によって決定される。 ＱＩＲ ＬＰＢメモリ・アドレス ＝ＸＸＸＸ：ＱＩＲ
セグメント：待ち行列番号：ＱＩＲバイト ただし、 ＸＸＸＸ ＝ 何でもよい。 ＱＩＲセグメント ＝ "０００１０００１００" 待ち行列番号 ＝ "００００"〜"１１１１" ＱＩＲバイト ＝ "００"〜"１１"
【０２４０】図３８に、直接アクセスによってアクセス
可能なＱＩＲの相対ＬＰＢメモリ位置を示す。図３９
に、直接アクセスによってアクセス可能なＱＩＲの４バ
イト総称配置を詳細に示す。
【０２４１】制御付きＱＭアクセス 待ち行列維持情報に対する制御付きアクセスは、ＬＰＢ
入出力空間からだけ行われる。制御付きアクセスは、動
作モード中に使用され、任意のＬＰＢ装置が、ＱＩＲ内
に含まれる待ち行列維持情報の一部にアクセスできるよ
うにするものである。このデータを用いて、ＬＰＢ装置
は、任意の待ち行列の位置と状況または現在活動状態の
待ち行列エントリを決定でき、任意の待ち行列に対して
待ち行列エントリを追加または削除できる。さらに、Ｍ
ＩＣ１１２は、制御付きアクセスを使用して、ポインタ
や割込み状況などの待ち行列維持情報を更新する。制御
付きアクセスを介してアクセス可能な待ち行列維持情報
は、ＱＩＲ内で使用可能な同じ情報のサブセットであ
る。この情報のサブセットは、待ち行列ポインタ・レジ
スタ（ＱＰＲ）と称する２つの２バイト・レジスタ内に
保持される。ＬＰＢ装置は、待ち行列エントリを待ち行
列に追加するのかそれとも削除するのかに応じて、これ
らの２バイト・レジスタの一方だけにアクセスすればよ
い。図４０に、制御付きアクセスを介して任意のＬＰＢ
装置にとって使用可能なＱＰＲの、相対ＬＰＢ入出力空
間位置を示す。図４１に、制御付きアクセスを介してア
クセス可能なＱＰＲの１つの総称配置を示す。
【０２４２】ＬＰＢからの待ち行列アクセス ＬＰＢ１１５からは、ＬＰＢ入出力空間内のＱＰＲを使
って、ＬＰＢメモリ空間内の待ち行列に間接的にアクセ
スできる。ＬＰＢ装置は、要求される待ち行列に対応す
る２つの待ち行列ポインタの一方をＭＩＣ１１２から得
ることによって、待ち行列に直接アクセスする。待ち行
列エントリを待ち行列から削除しようとする場合は、Ｑ
ＰＲが、ＭＩＣ１１２から読み取られる。待ち行列エン
トリを待ち行列に追加しようとする場合は、ＱＷＰが、
ＭＩＣ１１２から読み取られる。待ち行列ポインタに
は、アクセスしようとする待ち行列の物理ＬＰＢメモリ
・アドレスの一部が含まれる。物理アドレスの残りの部
分は、待ち行列番号とＬＰＢ待ち行列セグメントから獲
得できる。図４２に、待ち行列と、ＬＰＳおよびＬＰＢ
メモリ・アドレス内の待ち行列の相対アドレスを示す。
ＬＰＢメモリ・アドレスは、Ｑ Ｓｅｇ（待ち行列セグ
メント）３２０、Ｑ Ｎｕｍ（待ち行列番号）３２２、
Ｑ Ｐｏｉｎｔｅｒ（待ち行列ポインタ）３２４および
ＱＥ ｂｙｔｅ（ＱＥバイト）３２６からなり、２０ビ
ットのワードを形成する。最下位２ビットは、状況ビッ
トとして使用される。
【０２４３】ＬＰＢ待ち行列アクセス・プロトコル 図４３と図４４は、ＬＰＢの待ち行列読取りアクセスと
待ち行列書込みアクセスの制御プロトコルの流れ図であ
る。これらの流れ図には、ＭＩＣの待ち行列管理サポー
トを利用するすべてのＬＰＢ装置が必要とするステップ
が示されている。また、ＭＩＣ１１２は、ＬＰＢ装置で
もあり、待ち行列のアクセスに必要なこれらのステップ
を実施するように設計されている。
【０２４４】待ち行列読取り動作を図４３に示す。ステ
ップ３４０では、読取り動作開始の第１ステップとし
て、待ち行列読取りポインタをＭＣＩ ＬＰＢ入出力空
間から受け取る。次のステップ３４２で、ポインタ状況
を検証する。ポインタ状況は、ＬＰＢメモリ・アドレス
の最下位２ビットを見ることによって決定される。エラ
ーが示された場合、ステップ３４３で、ＭＩＣが、待ち
行列エラーをローカル・プロセッサに報告する。待ち行
列が使用可能でない場合は、その待ち行列は別のＬＰＢ
装置によって使用されているので、再試行を行う。待ち
行列が使用可能な場合は、ステップ３４４で、ＬＰＢ物
理メモリ・アドレスを構築する。ＬＰＢメモリ・アドレ
スは、待ち行列セグメントに待ち行列番号と待ち行列ポ
インタを連結し、その後に状況ビットを付加したものに
等しい。アドレスが判ると、その待ち行列が当初どうセ
ットアップされたかに応じて、４、８または１６バイト
の増分でデータを読み取る。データを読み取ると、ステ
ップ３４８で、新しい読取りポインタがＭＩＣ１１２に
書き込まれ、新しい待ち行列ポインタ値が返される。Ｍ
ＩＣ１１２は、ＣＰＵ読取りを用いて待ち行列ポインタ
を検証して、待ち行列読取りポインタが正常かどうか調
べる。正常な場合は、ステップ３５２で、ＭＩＣ１１２
が、待ち行列読取りポインタを更新し維持する。エラー
と判定された場合は、ステップ３５４で、待ち行列エラ
ーが、ＭＩＣ１１２によってローカル・プロセッサに報
告され、待ち行列ポインタは元の値に復元される。
【０２４５】同様にして、待ち行列書込みが実行され
る。これを図４４に示す。ステップ３６０で、待ち行列
書込みポインタを、ＭＩＣローカル・プロセッサ・バス
から読み取る。ステップ３６２で、状況ビットを検査し
て、そのポインタが使用可能であることを検証する。エ
ラーが検出された時は、ステップ３６３で、ＭＩＣ１１
２が、待ち行列エラーの報告をローカル・プロセッサに
送る。待ち行列が使用可能になると、ステップ３６４
で、ＬＰＢ物理メモリ・アドレスを構築する。このメモ
リ・アドレスは、待ち行列セグメントと待ち行列番号と
待ち行列ポインタに状況ビットを結合したものに等し
い。アドレスが判ると、その待ち行列が当初どうセット
アップされたかに応じて、４、８または１６バイトの増
分でデータを書き込む。データを書き込むと、ステップ
３６８で、新しい書込みポインタがＭＩＣ入出力空間に
書き込まれ、新しい待ち行列ポインタ値が返される。Ｍ
ＩＣ１１２は、待ち行列ポインタを検証して、待ち行列
書込みポインタが正常かどうか調べる。正常な場合は、
ステップ３７２で、ＭＩＣ１１２が、待ち行列書込みポ
インタを更新し維持する。エラーと判定された場合は、
ステップ３７４で、待ち行列エラーが、ＭＩＣ１１２に
よってローカル・プロセッサに報告され、待ち行列ポイ
ンタは元の値に復元される。待ち行列データ・エントリ
の転送は、分割できない割込み可能なメモリ動作を用い
て実行されるので、データの書込みは、他の共用メモリ
・バス・ユーザのアクセス待ち時間が最小になるように
行われる。これとは対照的に、純粋にハードウェアによ
る解決策では、待ち行列エントリ・データの転送が、分
割できないメモリ動作を用いて行われるので、他のバス
・ユーザのメモリ・アクセス待ち時間が増加する。
【０２４６】本発明は、完全にソフトウェアで管理され
る待ち行列構造に比べて、下記の利点を有する。まず、
本発明の待ち行列ポインタ・マネージャは、ソフトウェ
アによって待ち行列書込みポインタと待ち行列読取りポ
インタを更新し検証する必要がなくなるので、待ち行列
動作ごとの性能が向上する。また、本発明の待ち行列ポ
インタ・マネージャは、ソフトウェアによって待ち行列
のオーバーフロー、アンダーフローその他のエラー状態
を判定する必要がなくなる。本発明の待ち行列ポインタ
・マネージャは、ソフトウェアによって待ち行列割込み
をセットしクリアする必要がなくなる。これら３つの機
能は、待ち行列マネージャ内の性能低下に関して最もク
リティカルである。さらに、本発明ではハードウェアを
用いて必要なポインタ・アレイを提供するので、待ち行
列ポインタ・マネージャは、内部ＣＰＵ資源または外部
メモリ資源の使用を軽減する。必要なソフトウェア・コ
ード記憶域はごくわずかであり、これによってポインタ
処理のオーバーヘッドが減少する。この待ち行列ポイン
タ・マネージャは、複数の処理エンティティが所与の待
ち行列を読み書きできる、組込み式の共通待ち行列能力
を提供する。純粋にソフトウェアによる解決策の場合、
共通待ち行列能力には、複数のユーザが干渉し合わずに
ポインタにアクセスできるようにするために、テスト機
能とセット機能を有するポインタ・アレイが共用メモリ
内に常駐することが必要である。これには、かなりのソ
フトウェア処理が必要であり、待ち行列動作の性能が低
下する。
【０２４７】ＭＣからの待ち行列アクセス すべてのＭＣ装置ならびにＭＩＣ１１２は、ＬＰＳ内に
常駐する待ち行列へのアクセス権を有する。ＭＣ１１０
の場合、待ち行列は、ＭＣ入出力アドレス空間内に常駐
する２つの制御レジスタと１つのデータ・レジスタを介
して間接的にアクセスされる。これらのレジスタは、制
御レジスタＭＣ入出力基底アドレスに指定されたアドレ
スから始まるものとして定義される。制御レジスタＭＣ
入出力基底アドレス・レジスタの詳細については、「Ｍ
ＩＣプログラマブル・オプション選択（ＰＯＳ）レジス
タ」を参照されたい。この２つの制御レジスタは、待ち
行列読取り制御（ＱＲＣ）レジスタおよび待ち行列書込
み制御（ＱＷＣ）レジスタとして定義される。データ・
レジスタは、待ち行列データ（ＱＤ）レジスタとして定
義される。図４５に、ＭＣ入出力アドレス空間内のこれ
らのレジスタを示す。
【０２４８】待ち行列読取り制御レジスタ ＱＲＣレジスタ（ＱＲＣＲ）は、ＭＩＣ１１２に、ＭＣ
装置がどの待ち行列を読み取りたいかを知らせるのに使
用される。また、ＱＲＣレジスタは、ＭＣ装置に、待ち
行列読取り要求の現状況と、待ち行列読取りバッファ
（ＱＲＢ）の状況を知らせる。ＱＲＢは、ＬＰＳ内の要
求された待ち行列から受け取ったデータを緩衝するのに
使用される。図４６に、ＱＲＣレジスタの詳細と、ＱＲ
Ｃレジスタのフィールドの定義を示す。
【０２４９】待ち行列書込み制御レジスタ ＱＷＣレジスタ（ＱＷＣＲ）は、ＭＩＣ１１２に、ＭＣ
装置がどの待ち行列を書き込みたいか、ならびに待ち行
列バイト・カウントを知らせるのに使用される。また、
ＱＷＣレジスタは、待ち行列書込みバッファ（ＱＷＢ）
の状況を示すのに使用される。ＱＷＢは、ＬＰＳ内の要
求された待ち行列宛の、ＭＣ１１０から受け取ったデー
タを保持するのに使用される。図４７に、ＱＷＣレジス
タの詳細と、ＱＷＣレジスタのフィールドの定義を示
す。
【０２５０】待ち行列データ・レジスタ ＱＤレジスタ（ＱＤＲ）は、ＱＲＢとＱＷＢにアクセス
するのに使用される。ＱＤレジスタが読み取られる時、
ＱＲＢからのデータが削除される。ＱＤレジスタが書き
込まれる時、ＭＣ１１０からのデータがＱＷＢに追加さ
れる。待ち行列データ・レジスタは、ＭＩＣ制御レジス
タＭＣ入出力基底アドレス＋"０１０００"から始まり、
ＭＩＣ制御レジスタＭＣ入出力基底アドレス＋"０１０
１１"で終るＭＣ入出力アドレスに定義される。ＱＤレ
ジスタに対しては、４、８または１６バイトのバイト・
カウントが有効である。実際の入出力アドレス空間は、
４バイトだけなので、ＭＣ基本転送モードでの８バイト
または１６バイトの読取りまたは書込みは、２回または
４回の４バイト転送を実行することによって行える。Ｍ
Ｃストリーミング・データ・モードを使用すると、この
作業が１回の転送動作で行える。
【０２５１】ＭＣ待ち行列アクセス・プロトコル 図４８と図４９に、ＭＣの待ち行列読取りアクセスと待
ち行列書込みアクセスの制御プロトコル・フローを示
す。これらの流れ図には、ＭＩＣ待ち行列管理サポート
を利用するすべてのＭＣ装置に必要な基本ステップが示
されている。ＭＩＣ１１２は、ＭＣ装置でもあり、ＭＰ
Ｃ通知動作を実行する際に待ち行列にアクセスするのに
必要なこれらのステップを実施するように設計されてい
る。
【０２５２】ＭＣ／待ち行列アクセスの手順と制約 本節では、ＭＣ待ち行列アクセス手順を詳細に記述す
る。さらに、ＭＣ待ち行列アクセス実行の基本ステップ
に対する変形ならびに具体的な注意点を記述する。
【０２５３】ＭＣ待ち行列読取り動作プロトコル、方
法"Ａ" 以下に、すべてのシステムに推奨される待ち行列読取り
手順を記述する。 Step 1. RD QRCR. If AVL="0" then goto Step 1. If AVL="1" then ＭＩＣが自動的にAVL="0"にセットする AND (続行する場合はgoto Step2 OR 取り消す場合はgoto Step 5) Step 2. WR QRCR (Q#="有効な待ち行列番号", STAT="XX",ACK="0",AVL="X") ＭＩＣが自動的に待ち行列データのフェッチを始める AND (続行する場合はgoto Step 3 OR 取り消す場合はgoto Step 5) Step 3. RD QRCR If STAT="00" (待ち行列読取りデータ準備完了) then (続行する場合はgoto Step 4 OR 取り消す場合はgoto Step 5) If STAT="01" (待ち行列読取りデータ準備未完了) then (続行する場合はgoto Step 3 OR 取り消す場合はgoto Step 5) If STAT="10" (待ち行列読取りエラー) then 続行する場合はgoto Step 5 注意：STAT="11" はありえない。 Step 4. RD QDR (データは、ＱＲＣＲ内のＱ＃が示す待ち行列から 読み取られる) If 必要とされるすべてのバイトが読み取られた then ＭＩＣが自動的にAVL="1"にセットする AND goto Step 1. OR If 読み取られなかったバイトがある then (続行する場合はgoto Step 4 OR 取り消す場合はgoto Step 5). Step 5. WR QRCR (Q#="X",STAT="XX",ACK="1",AVL="X") then AVL="1" AND goto Step 1. 注意： STAT="00"の時、ＭＩＣは、マイクロ・チャネ
ル上にＮＯＴ ＲＥＡＤＹ状態を挿入せずに、ＭＣマス
タに、要求された待ち行列データの読取りを許可する。 注意： ＭＣマスタは、読取り中の待ち行列について示
されたバイト・カウントより多いバイト数の読取りを絶
対に行ってはならない。示されたバイト・カウントを超
えると、マイクロ・チャネル上にＵＳＷまたはＮＯＴ
ＲＥＡＤＹ状態あるいはその両方が発生する。
【０２５４】ＭＣ待ち行列読取り動作プロトコル、方
法"Ｂ" 以下に、１つのバス・マスタだけが待ち行列読取り動作
の実行を許可されるシステムで待ち行列読取りを完了す
るための推奨される手順を記述する。 Step 2. WR QRCR (Q#="有効な待ち行列番号", STAT="XX",ACK="0",AVL="X") ＭＩＣが自動的に待ち行列データの取出しを始める AND (続行する場合はgoto Step 3 OR 取り消す場合はgoto Step 5) Step 3. RD QRCR If STAT="00" (待ち行列読取りデータ準備完了) then (続行する場合はgoto Step 4 OR 取り消す場合はgoto Step 5) If STAT="01" (待ち行列読取りデータ準備未完了) then (続行する場合はgoto Step 3 OR 取り消す場合はgoto Step 5) If STAT="10" (待ち行列読取りエラー) then 取り消す場合はgoto Step 5 注意：STAT="11"はありえない。 Step 4. RD QDR (データは、ＱＲＣＲ内のＱ＃が示す待ち行列から 読み取られる) If 必要とされるすべてのバイトが読み取られた then ＭＩＣが自動的にAVL="1"にセットする AND goto Step 2. OR If 読み取られなかったバイトがある then (続行する場合はgoto Step 4 OR 取り消す場合はgoto Step 5). Step 5. WR QRCR (Q#="X",STAT="XX",ACK="1",AVL="X") then AVL="1" AND goto Step 2.
【０２５５】ＭＣ待ち行列読取り動作プロトコル、方
法"Ｃ" 以下に、待ち行列読取りセマフォまたは状況フラグを使
用せずに待ち行列読取りを完了するための手順を記述す
る。 注意： 方法"Ｃ"は、待ち行列読取りのための推奨され
る手順ではない。この方法は、下記のいずれかが成り立
つ場合には使用してはならない。 １．システムに、待ち行列読取り動作を実行できるマス
タが複数含まれる。 ２．システムのマイクロ・チャネルＮＯＴ ＲＥＡＤＹ
タイムアウト（３．５マイクロ秒）に違反してはならな
い。 ３．システムが、深刻な関連なしにマイクロ・チャネル
ＮＯＴ ＲＥＡＤＹタイムアウトから回復できない。 ４．システムまたはアダプタは、次節で説明するエラー
状態ｂ）に起因するＵＳＷをマスクできない。 注意： 方法"Ｃ"を使用する際のＮＯＴ ＲＥＡＤＹ時
間の見積りは、ＭＩＣ、アダプタ、システム・ハードウ
ェア環境およびシステム・ソフトウェア環境の詳細な分
析によってのみ決定可能である。この情報のうち１つで
も入手不能または不確定なものがある場合には、方法"
Ｃ"は推奨されない。 Step 2. WR QRCR (Q#="有効な待ち行列番号", STAT="XX",ACK="0",AVL="X") ＭＩＣが自動的に待ち行列データの取出しを開始する AND (続行する場合はgoto Step 4 OR 取り消す場合はgoto Step 5) Step 4. RD QDR (データは、ＱＲＣＲ内のＱ＃が示す待ち行列から 読み取られる) If 必要とされるすべてのバイトが読み取られた then goto Step 2 OR If 読み取られなかったバイトがある then (続行する場合はgoto Step 4 OR 取り消す場合はgoto Step 5). Step 5. WR QRCR (Q#="X",STAT="XX",ACK="1",AVL="X") then AVL="1" AND goto Step 2.
【０２５６】ＭＣ待ち行列読取り動作のエラー状態と警
告 ＭＩＣ１１２は、下記のいずれかの状態が発生する場合
にＵＳＷを生成する。 １．ステップ２の完了後、ステップ４またはステップ５
のいずれかが完了する前の任意の時点で、ステップ２が
実行される。 注意： このエラーが発生する場合、ＱＲＣＲは更新さ
れない。 ２．ステップ４で読み取られるバイト数が、その待ち行
列用に取り出されるバイト数より多い。 ３．ステップ４が、ステップ２の前に実行される。 ４．STAT="01"またはSTAT="10"の時にステップ４が実行
される。 ５．STAT="10"の時を除いて、ステップ２の後でステッ
プ５が実行される。 注意： 上記のいずれかのエラーが発生する場合、ＭＩ
Ｃは、チャネル・チェック状態を生成しない。その代わ
りに、エラー待ち行列にＵＳＷを通知することによっ
て、ＬＰＢ割込みを活動状態にする。その後、エラー回
復手順の決定は、アダプタまたはシステムに委ねられ
る。 注意： ステップ２の前にステップ４を実行すると、マ
イクロ・チャネル上でＮＯＴ ＲＥＡＤＹ状態が発生す
る。この状態は、マスタがそのサイクルを打ち切ること
によってのみクリア可能である。これは、マイクロ・チ
ャネル・タイムアウト状態またはチャネル・チェック状
態を引き起こす可能性がある。 注意： ステップ２の後に、ステップ３を完了せずにス
テップ４を実行すると、マイクロ・チャネル上にＮＯＴ
ＲＥＡＤＹ状態が発生（STAT="01"）した後に、下記
のいずれかの状態が発生する場合がある。 a) STAT="00"の場合、ステップ４が正常に完了する。
またはb) STAT="10"の場合、マスタがそのサイクルを
打ち切ることによってクリアされるまで、ＮＯＴ ＲＥ
ＡＤＹ状態が継続する。これは、マイクロ・チャネル・
タイムアウト状態またはチャネル・チェック状態を引き
起こす可能性がある。 注意： 方法"Ａ"、方法"Ｂ"および方法"Ｃ"は、１つの
システムで一緒に使用してはならない。 注意： 報告される可能性のある追加のエラーについて
は、ＬＰＢ１１５上で定義される待ち行列エラー・レジ
スタを参照されたい。ＳＴＡＴ＝"１０"を引き起こすエ
ラーは、待ち行列エラー・レジスタで定義される。
【０２５７】待ち行列書込み動作プロトコル、方法"Ａ" 以下に、すべてのシステムに推奨される待ち行列書込み
手順を記述する。 Step 1. RD QWCR If AVL="0" then goto Step 1. If AVL="1" then ＭＩＣが自動的にAVL="0"をセットする AND 続行しQWCRを更新する場合goto Step 2 OR 続行するがQWCRを更新しない場合goto Step 3 OR 取り消す場合はgoto Step 4). Step 2. WR QWCR (Q#="有効な待ち行列番号", QBC="有効な待ち行列バイト・カウント",ACK="0",AVL="X") 続行する場合はGoto Step 3 OR 取り消す場合はgoto Step 4. Step 3. WR QDR (データは、ＱＷＣＲ内のＱ＃が示す待ち行列に ＱＷＣＲ内のＱＢＣが示すバイト数だけ書き込まれる) If すべての有効バイトが書き込まれた then 別の待ち行列書込み動作用の空間が使用可能になった時にＭＩＣが 自動的にAVL="1"をセットする AND goto Step 1. OR If 書き込まれていない有効バイトがある then (続行する場合はgoto Step 3 OR 取り消す場合はgoto Step 4). Step 4. WR QWCR (Q#="X",QBC="X",ACK="1",AVL="X") then ＭＩＣが自動的にこの待ち行列動作を終了させ、別の待ち行 列 書込み動作用の空間が使用可能になった時にAVL="1"をセットす る AND goto Step 1. 注意： ＡＶＬ＝"１"は、ＭＩＣ１１２が、マイクロ・
チャネル上にＮＯＴ ＲＥＡＤＹ状態を挿入せずに、
４、８または１６バイトの待ち行列書込み動作を実行で
きることを示す。 注意： 方法"Ａ"を使用する際は、ＭＣマスタは、ＱＷ
ＣＲのＱＢＣフィールドに示されるバイト・カウントよ
り多いバイト数の書込みを絶対に行ってはならない。そ
こに示されるバイト・カウントを超えると、マイクロ・
チャネル上にＵＳＷまたはＮＯＴ ＲＥＡＤＹ状態ある
いはその両方が発生する可能性がある。
【０２５８】ＭＣ待ち行列書込み動作プロトコル、方
法"Ｂ" 以下に、待ち行列書込みセマフォを使用せずに待ち行列
書込みを完了するための手順を記述する。 注意： 方法"Ｂ"は、待ち行列書込みのための推奨され
る方法ではない。 この方法は、下記のいずれかが成り立つ場合には使用し
てはならない。 １．システムに、待ち行列書込み動作を実行できるマス
タが複数含まれる。 ２．システムのマイクロ・チャネルＮＯＴ ＲＥＡＤＹ
タイムアウト（３．５マイクロ秒）に違反してはならな
い。 ３．システムが、深刻な関連なしにマイクロ・チャネル
ＮＯＴ ＲＥＡＤＹタイムアウトから回復できない。 注意： 方法"Ｂ"を使用する際のＮＯＴ ＲＥＡＤＹ時
間の見積りは、ＭＩＣ１１２、アダプタ、システム・ハ
ードウェア環境およびシステム・ソフトウェア環境の詳
細な分析によってのみ決定可能である。この情報のうち
１つでも入手不能または不確定なものがある場合には、
方法"Ｂ"は推奨されない。 Step 0. If QWCRを変更する必要がある then goto Step 2 OR If QWCRを変更する必要がない then goto Step 3. Step 2. WR QWCR (Q#="有効な待ち行列番号", QBC="有効な待ち行列バイト・カウント",ACK="0",AVL="X") 続行する場合はgoto Step 3 OR 取り消す場合はgoto Step 4. Step 3. WR QDR (データは、ＱＷＣＲ内のＱ＃が示す待ち行列に 書き込まれる) If すべての有効バイトが書き込まれた then goto Step 0 OR If 書き込まれていない有効バイトがある then (続行する場合はgoto Step 3 OR 取り消す場合はgoto Step 4). Step 4. WR QWCR (Q#="X",QBC="X",ACK="1",AVL="X") then ＭＩＣが自動的に現待ち行列動作を終了させる AND goto Step 0.
【０２５９】ＭＣ待ち行列書込み動作のエラー状態と警
告 ＭＩＣ１１２は、下記のいずれかの状態が発生する場合
にＵＳＷを生成する。 １．（ステップ２の完了後またはステップ３の完了後）
かつ（ステップ３またはステップ４のいずれかの完了
前）の任意の時点で、ステップ２が実行される。 注意： このエラーが発生する場合、ＱＷＣＲは更新さ
れない。 ２．ステップ３で書き込まれるバイト数がＱＢＣより多
く、かつステップ１がステップ３の前に実行される。 注意： このエラーは、方法"Ａ"の場合にかぎって有効
であり、ＭＣ基本転送モードで実行される場合には発生
しない可能性がある。 ３．待ち行列書込みバッファが、待ち行列オーバーフロ
ー状態を経験した。 注意： これはあり得ないはずである。 注意： 上記のいずれかのエラーが発生する場合、ＭＩ
Ｃ１１２は、チャネル・チェック状態を生成しない。そ
の代わりに、エラー待ち行列にＵＳＷを通知することに
よって、ＬＰＢ割込みを活動状態にする。その後、エラ
ー回復手順の決定は、アダプタまたはシステムに委ねら
れる。 注意： ステップ１を実行せずにステップ３を実行する
と、マイクロ・チャネル上にＮＯＴ ＲＥＡＤＹ状態が
発生する可能性がある。この状態は、３．５マイクロ秒
以上になり得る。その場合、マイクロ・チャネル・タイ
ムアウト状態またはチャネル・チェック状態が発生する
可能性がある。 注意： ステップ３の開始後、ステップ３が完了する前
にステップ４を実行すると、ＭＩＣ１１２はその待ち行
列書込み動作を打ち切り、ＱＷＣＲ内で定義されたＱ＃
の待ち行列エラーが、ローカル・プロセッサに示され
る。 注意： 方法"Ａ"および方法"Ｂ"は、１つのシステムで
一緒に使用してはならない。 注意： 報告される可能性のある追加のエラーについて
は、ＬＰＢ１１５上に定義される待ち行列エラー・レジ
スタを参照されたい。
【０２６０】ＭＩＣからの待ち行列アクセス ＭＩＣ１１２は、待ち行列マネージャ機能への直接アク
セス権を有する。これを用いると、ＭＩＣ１１２が、Ｍ
Ｃ１１０またはＬＰＢ１１５の調停を行わずに待ち行列
にアクセスできるようになる。ＭＩＣ１１２内の優先順
位方式が、ＬＰＢ１１５またはＭＣ１１０によって要求
される待ち行列ポインタの競合を解決する。
【０２６１】特殊待ち行列と特殊レジスタ ＱＭ機能のほかに、ＭＩＣ１１２は、３つの特殊待ち行
列と特殊レジスタをサポートする。この３つの待ち行列
は、下記の通りである。 待ち行列"Ｄ" ＭＩＣコマンド待ち行列。この待ち行列
は、ＭＩＣコマンド式転送を開始するのに使用されるＭ
ＣＷを記憶する。 待ち行列"Ｅ" 非請求状況ワード待ち行列。この待ち行
列は、エラーの結果としてＭＩＣ１１２が生成したＵＳ
Ｗを記憶する。 待ち行列"Ｆ" 自由ブロック・リスト待ち行列。この待
ち行列は、ＬＤＢ１１７内で使用可能なメモリ・ブロッ
クの開始ポインタを記憶する。
【０２６２】特殊レジスタは、ジョブ保留レジスタ（Ｊ
ＰＲ）と称する。このレジスタは、１６個の使用可能な
待ち行列のうちのどれに、保留中の待ち行列エントリま
たはジョブが含まれるかを決定するために、ＬＰＢ１１
５またはＭＣ装置が使用する。
【０２６３】ＭＩＣコマンド待ち行列 ＭＩＣ１１２は、ＭＩＣコマンド待ち行列（ＭＣＱ）す
なわち待ち行列"Ｄ"の状況を自動的に監視する。この待
ち行列に待ち行列エントリが追加される場合、ＭＩＣ１
１２は、コマンド式転送を開始する。コマンド式転送の
詳細については、「コマンド式転送」を参照されたい。
ＭＣＱは、１ＫまでのＭＣＷを保持できる。
【０２６４】自由ブロック・リスト ＭＩＣ１１２は、ＬＤＳ自由ブロック・リスト（ＦＢ
Ｌ）として定義される特殊待ち行列を管理する。この待
ち行列には、ＬＤＢ１１７内の１つの範囲またはブロッ
クの開始アドレスを表す４バイトのエントリが含まれ
る。最高１ＫのＬＤＳブロックを、定義して使用するこ
とができる。これらのブロックのサイズは、ＦＢＬ待ち
行列内で定義されるアドレスと使用可能なメモリ空間に
応じて変わる。 注意： ＬＤＢ１１７内では、１ＭＢのデータしかアク
セスできないので、４バイトの自由ブロック・エントリ
のうち最下位２０ビットだけが有効である。
【０２６５】ＦＢＬは、他の待ち行列と同じように制御
される。ＦＢＬには、初期設定中に、ＬＤＳ内のブロッ
クの開始物理アドレスと等価な４バイト待ち行列エント
リをロードすることができる。ＦＢＬに対しては、割込
みを割り当てる必要はない。
【０２６６】ＬＰＢ待ち行列読取り動作、ＭＣ待ち行列
読取り動作またはＭＣ自由ブロック・レジスタの読取り
のいずれかによって、自由ブロックをＦＢＬから除去す
ることができる。除去された後は、そのブロックを利用
し管理するのは、除去を行った装置の責任である。
【０２６７】ブロックの使用がそれ以上不要になった時
は、ＬＰＢ待ち行列書込み動作またはＭＣ待ち行列書込
み動作のいずれかによって、そのブロックをＦＢＬに追
加することができる。これによって、その後、そのブロ
ックを、他の装置が使用できるようになる。 注意： ＭＩＣ１１２は、自動的にブロックをＦＢＬに
返すことはしない。ＦＢＬへのブロックの返却を開始す
るのは、ローカル・プロセッサまたはシステム・プロセ
ッサの責任である。
【０２６８】ＭＣ自由ブロック・リスト・レジスタ この待ち行列へのアクセスを必要とするＭＣ装置の性能
を向上させるために、ＭＩＣ１１２は、ＦＢＬから４つ
の４バイト・エントリを事前取出しする。これを行う
と、ＭＣ装置が、ＭＣ入出力アドレス空間内の自由ブロ
ックに迅速にアクセスできるようになる。この４つの４
バイト・エントリは、ＭＣ装置によって読み取られるま
で、一時的に事前取出し自由ブロック・バッファ内に記
憶される。４バイトの事前取出し自由ブロックは、ＭＩ
Ｃ ＣＲ ＭＣ入出力基底アドレス＋"０１１００"のＭ
Ｃ入出力アドレスから始まるＭＣ自由ブロック・リスト
・レジスタから読み取ることができる。図５０に、ＭＣ
入出力アドレス空間用のこのレジスタを示す。
【０２６９】ＭＣ ＦＢＬレジスタは、すべてのＭＣ装
置にＦＢＬへのアクセス権を与える。ＦＢＬレジスタ
は、ＬＤＢ１１７内のブロックに対する開始ＭＣメモリ
・アドレスを表す４バイト・アドレスを供給する。この
レジスタを読み取ると、事前取出し自由ブロック・バッ
ファから４バイトの自由ブロック・エントリの１つが削
除され、その結果、ＭＩＣ１１２は、自動的に別の自由
ブロックの事前取出しを開始する。
【０２７０】自由ブロック・リストのうち２０ビットだ
けが有効なので、ＭＩＣ１１２は、有効な３２ビットＭ
Ｃメモリ・アドレスを構築しなければならない。上位１
２ビットは、ＰＯＳ３およびＰＯＳ４のサブアドレス"
０１０１"にあるＬＤＢ ＭＣメモリ・基底アドレス・
レジスタから取り出す。下位２０ビットは、自由ブロッ
ク・リストから取り出す。
【０２７１】さらに、ＭＩＣ１１２は、ＭＣ装置に状況
ビットを供給する。この状況ビットは、その自由ブロッ
ク・エントリが有効であるか否かを示す。また、この状
況ビットは、ＦＢ取出しの再試行が必要であるか、ある
いは転送の終了が必要であるか判定するのにも使用され
る。 注意： ＦＢＬエントリの最下位２ビットは、ＦＢ状況
を表すために使用されてきた。これを行う場合には、Ｆ
ＢＲを介してＭＣ１１０から読み取られるすべての自由
ブロックが、４バイト・アドレス境界上にあることが必
要になる。 注意： ＭＣ ＦＢＲは、読取り専用レジスタである。
【０２７２】ジョブ保留レジスタ ジョブ保留レジスタ（ＪＰＲ）は、ある待ち行列に待ち
行列エントリが含まれるか否かを示すのに使用される。
待ち行列がハードウェア割込みを共用する時、ＪＰＲを
使って、割込みを発生している待ち行列を決定すること
ができる。ＪＰＲは、１６ビット幅であり、待ち行列毎
に１ビットが含まれる。ＪＰＲは、ＬＰＢ１１５または
ＭＣ１１０からアクセス可能である。ＪＰＲは、ＬＰＢ
入出力アドレス＝"１１４０"とＭＣ入出力アドレス＝"
ＣＲ ＭＣ入出力基底アドレス：１００００"に置かれ
る。注意：ＬＰＭ＝"０"の時は、ＪＰＲは、ＬＰＢ１１
５からしか書き込めない。
【０２７３】制御レジスタ、状況レジスタおよび初期設
定レジスタ ＭＩＣ１１２を用いると、ＬＰＢ１１５上とＭＣ１１０
上の装置が、必要な初期設定レジスタ、制御レジスタお
よび状況レジスタにアクセスできるようになる。ＬＰＢ
動作に関連するレジスタは、ＬＰＢのメモリ空間と入出
力アドレス空間に含まれる。ＭＣ動作に関連するレジス
タは、ＭＣ ＰＯＳレジスタ内に含まれる。
【０２７４】ＬＰＢ１１５ ＬＰＢ装置は、一部のＭＩＣ制御レジスタならびに状況
レジスタおよび初期設定レジスタへのアクセス権を有す
ることができる。制御レジスタは、ＬＰＢメモリ空間内
で定義され、アドレス"１００２"〜"１００Ｆ"およびア
ドレス"１１００"〜"１１４６"に常駐する。注意：これ
らの制御レジスタにアクセスするには、−ＣＳＥＬが活
動状態でなければならない。
【０２７５】１つの状況レジスタは、ＬＰＢ入出力空間
を介してＬＰＢ装置にとって使用可能である。このレジ
スタは、発生した可能性のある待ち行列エラーを示す。
このレジスタは、待ち行列エラー・レジスタ（ＱＥＲ）
と称し、ＬＰＢ入出力アドレス"１１４２"にある。ＱＥ
Ｒは、ＬＰＭ＝"０"の時に限って書込み可能である。
【０２７６】ＭＩＣプログラマブル・オプション選択
（ＰＯＳ）レジスタ ＭＩＣ１１２は、ハードウェア・スイッチおよびジャン
パに代わるソフトウェア・プログラム式システム構成レ
ジスタを提供する。これらのレジスタは、プログラマブ
ル・オプション選択（ＰＯＳ）レジスタと称する。ＰＯ
Ｓレジスタは、ＭＩＣ１１２とシステム・プロセッサの
構成データおよび識別データを提供する。これらのレジ
スタには、システムのパワー・オン・リセット（ＰＯ
Ｒ）直後に構成情報がロードされる。システム構成プロ
トコルを使用して、ＰＯＳレジスタにアクセスする。Ｐ
ＯＳレジスタは、ＰＯＳ入出力アドレスＸＸＸ０〜ＸＸ
Ｘ７に置かれる８つのバイトからなる。ＰＯＳレジスタ
のいくつかが、必要な情報を含む。
【０２７７】ＰＯＳレジスタは、サブアドレス機能の使
用をもサポートする。サブアドレス機能を用いると、追
加のレジスタにアクセスできるようになる。これらの追
加レジスタには、プログラマブルＬＤＳサイズ、ＬＤＳ
へのアクセス用のＭＣメモリ・スレーブ・アドレス、割
込み割当て、タイマ、および待ち行列と状況へのアクセ
ス用のＭＣ入出力スレーブ・アドレスが含まれる。サブ
アドレス機能は、適当なＭＣ識別に必要な必須製品デー
タ（ＶＰＤ）にアクセスするのにも使用される。
【０２７８】アダプタＡＤＦファイルが、すべてのＰＯ
Ｓレジスタの初期値を供給する。システム・セットアッ
プ手順が、ＡＤＦファイルからの値を不揮発性システム
・メモリにロードする責任を負う。システムは、キーワ
ードの衝突検査の責任も負う。システムのＰＯＲセット
アップ手順中に、アダプタのＰＯＳレジスタ用の値が、
不揮発性ＲＡＭから読み取られ、そのアダプタに書き込
まれる。 注意： １．現在のＰＳ／２セットアップ・ソフトウェアは、Ｐ
ＯＳサブアドレス機能にアクセスするまたはこれを利用
する能力を有さない。その代わりに、アダプタのプログ
ラマが、これらのレジスタを、装置ドライバ内に組み込
むか、あるいは独立した実行可能プログラムとしてロー
ドしなければならない。 ２．ＭＩＣ１１２がＰＯＳレジスタを含む何らかのＭＣ
活動に応答できるようになる前に、ＬＰがＧＯビットを
セットしなければならない。ＧＯビットは、システムＰ
ＯＳから１ミリ秒以内にセットしなければならない。さ
もなければ、ＭＩＣ１１２が、ＭＣ１１０上でＮＯＴ
ＲＥＡＤＹ状態を示す。 ３．ＭＩＣ１１２に対するシステム・リセット命令また
はＳＴＲリセット命令は、省略時状態を含むすべてのＰ
ＯＳレジスタの内容を、省略時状態に戻す。
【０２７９】ＰＯＳ ０、ＰＯＳ １およびＶＰＤの初
期設定 ＰＯＳレジスタ０、ＰＯＳレジスタ１およびＶＰＤに必
要な情報は、ＬＰＳ内に置かれる。ＶＰＤ ＬＰＢ基底
アドレス・レジスタが、ＰＯＳレジスタ０、ＰＯＳレジ
スタ１およびＶＰＤ用の値を見つけるための開始アドレ
スを定義する。この基底アドレス・レジスタは、システ
ム・セットアップ・ソフトウェアがこれらのレジスタに
アクセスする前に初期設定しなければならない。
【０２８０】システム・セットアップ手順でＰＯＳレジ
スタ０、ＰＯＳレジスタ１またはＶＰＤレジスタを読み
取る時は、ＭＩＣ１１２が、ＶＰＤ基底アドレスを使用
してＬＰＳから必要なデータを取り出す。この動作に
は、ＭＩＣがＬＰＢ１１５を調停し、ＬＰＢマスタにな
ることが必要である。アダプタの設計は、ＭＩＣ１１２
が、ＭＣ１１０仕様に従って１ミリ秒以内にこのデータ
にアクセスできることを保証するものでなければならな
い。
【０２８１】試験性インターフェース ＳＴＩは、ＭＩＣ１１２に対する直列試験インターフェ
ースとして使用される。ＳＴＩを用いると、ＭＩＣの自
己試験／走査制御論理機構にアクセスできるようにな
る。レジスタと機能に対するアクセス権と制御を有する
と、ＭＩＣ１１２の試験とデバッグが改善される。ＳＴ
Ｉは、下記の２つの異なる動作の実行を可能にする。 １．命令／状況動作 ２．走査動作
【０２８２】これらのモードを用いると、自己試験を実
行する能力が与えられる。自己試験は、ＭＩＣチップ自
体の状態または健全さを判定するのに使用できる。
【０２８３】自己試験 自己試験では、内部走査論理機構、クロック制御論理機
構、ランダム・パターン・ジェネレータ（ＲＰＧ）およ
び多重入力シグネチャ・レジスタ（ＭＩＳＲ）を使用す
ることによって、ＭＩＣの内部論理機構のかなりの部分
が検証される。ＲＰＧ内で既知の開始値を使用すること
によって、ＭＩＣチップ自体の状態または健全さを反映
するシグネチャが、ＭＩＳＲ内で生成できる。
【０２８４】以上、部分的にハードウェアで実施される
待ち行列管理機能を提供し、ソフトウェア管理式待ち行
列構造に比べて性能の向上した、比較的安価な待ち行列
化機構をもたらす待ち行列ポインタ・マネージャについ
て述べた。
【図面の簡単な説明】
【図１】パーソナル・コンピュータ、ワークステーショ
ンおよびメイン・フレームのローカル・エリア・ネット
ワークを示す図である。
【図２】ローカル・データ・バスとローカル・プロセッ
サ・バスを介してマイクロ・チャネル・バスを外部光フ
ァイバ・バスに結合する、本発明によるインターフェー
スのブロック図である。
【図３】マイクロ・チャネル・インターフェース・チッ
プのブロック図である。
【図４】本発明の好ましい実施例のマイクロ・チャネル
・インターフェース・チップの外部入出力ピンを示す図
である。
【図５】本発明によるマイクロ・チャネル・インターフ
ェースのブロック図である。
【図６】本発明のマイクロ・チャネル・インターフェー
スの制御信号／データ信号捕捉／同期化ブロック内の論
理回路を示す図である。
【図７】本発明のマイクロ・チャネル・インターフェー
スの制御信号／データ信号捕捉／同期化ブロック内の論
理回路を示す図である。
【図８】本発明のマイクロ・チャネル・インターフェー
スの制御信号／データ信号捕捉／同期化ブロック内の論
理回路を示す図である。
【図９】本発明のマイクロ・チャネル・インターフェー
スの制御信号／データ信号捕捉／同期化ブロック内の論
理回路を示す図である。
【図１０】本発明のマイクロ・チャネル・インターフェ
ースの制御信号／データ信号捕捉／同期化ブロック内の
論理回路を示す図である。
【図１１】本発明のマイクロ・チャネル・インターフェ
ース状態機械を示す図である。
【図１２】２ワードがローカル・プロセッサ・バスに書
き込まれる際のタイミング図である。
【図１３】２ワードがローカル・プロセッサ・バスから
読み取られる際のタイミング図である。
【図１４】２つの２５ＭＨｚ待機状態を有するスレーブ
・タイミング・モードにあるマイクロ・チャネル・イン
ターフェース・チップ内で読取り動作が行われる際のタ
イミング図である。
【図１５】２つの２５ＭＨｚ待機状態を有するスレーブ
・タイミング・モードにあるマイクロ・チャネル・イン
ターフェース・チップ内で書込み動作が行われる際のタ
イミング図である。
【図１６】２チップ・リング用のプロトコル信号接続の
ブロック図である。
【図１７】多重チップ・リング用のプロトコル信号接続
のブロック図である。
【図１８】ローカル・データ・バス・リング状態機械の
ブロック図である。
【図１９】ローカル・データ・バス・プロトコル境界論
理機構のブロック図である。
【図２０】ローカル・データ・バス上のタイマであるＴ
ＲＴ論理回路とＴＨＴ論理回路のブロック図である。
【図２１】マイクロ・チャネル・インターフェース・チ
ップへの即時アクセスを伴うローカル・バス・スタート
アップのタイミング図である。
【図２２】ローカル・データ・バス信号の駆動のタイミ
ング図である。
【図２３】マイクロ・チャネル・インターフェース・チ
ップによる待機状態なしの５ワード読取りを示す、ロー
カル・データ・バスのタイミング図である。
【図２４】マイクロ・チャネル・インターフェース・チ
ップによる待機状態５ワード書込みを示す、ローカル・
データ・バスのタイミング図である。
【図２５】マイクロ・チャネル・インターフェース・チ
ップによる、２ワード読取り、２ワード書込み、１ワー
ド読取りを示す、ローカル・データ・バスのタイミング
図である。
【図２６】マスタ実行処理の流れ図である。
【図２７】マイクロ・チャネル・インターフェース・チ
ップのコマンド・ワード、制御ブロック、状況ワードお
よび通知コマンドの関係を示すブロック図である。
【図２８】マイクロ・チャネル・インターフェース・チ
ップのコマンド・ワード内のフィールドを示す図であ
る。
【図２９】マイクロ・チャネル・インターフェース・チ
ップの制御ブロック内のフィールドを示す図である。
【図３０】マイクロ・チャネル・インターフェース・チ
ップの制御ブロック内のフィールドを示す図である。
【図３１】マイクロ・チャネル・インターフェース・チ
ップの制御ブロック内のフィールドを示す図である。
【図３２】マイクロ・チャネル・インターフェース・チ
ップの制御ブロック内のフィールドを示す図である。
【図３３】好ましい実施例のマイクロ・チャネル・イン
ターフェース・チップ制御ブロックのフラグの有効な組
合せを示す図である。
【図３４】マイクロ・チャネル・インターフェース・チ
ップの状況ワードのフィールドを示す図である。
【図３５】マイクロ・チャネル・インターフェース・チ
ップの通知コマンドのフィールドを示す図である。
【図３６】マイクロ・チャネルとローカル・データ・バ
スのアクセス・メモリ・マップの対比を示す図である。
【図３７】ローカル・データ・バスに対するローカル・
プロセッサ・バスのアクセスのメモリ・マップを示す図
である。
【図３８】待ち行列初期設定レジスタを示す、ローカル
・プロセッサ・バスのメモリ・マップを示す図である。
【図３９】本発明による待ち行列初期設定レジスタのフ
ィールドを示す図である。
【図４０】待ち行列ポインタ・レジスタを示す、ローカ
ル・プロセッサ・バスの入出力マップを示す図である。
【図４１】待ち行列ポインタ・レジスタの好ましい配置
を示す図である。
【図４２】ローカル・プロセッサ・バス内の待ち行列の
相対アドレスを示す図である。
【図４３】ローカル・プロセッサ・バスの待ち行列読取
り動作プロトコル・フローの流れ図である。
【図４４】ローカル・プロセッサ・バスの待ち行列書込
み動作プロトコル・フローの流れ図である。
【図４５】それぞれのマイクロ・チャネル入出力アドレ
スに対してマッピングされる、待ち行列読取り制御レジ
スタ、待ち行列書込み制御レジスタおよび待ち行列デー
タ・レジスタを示す図である。
【図４６】待ち行列読取り制御レジスタを示す図であ
る。
【図４７】待ち行列書込み制御レジスタを示す図であ
る。
【図４８】マイクロ・チャネルの待ち行列読取り動作プ
ロトコル・フローを示す流れ図である。
【図４９】マイクロ・チャネルの待ち行列書込み動作プ
ロトコル・フローを示す流れ図である。
【図５０】マイクロ・チャネル入出力マップに対してマ
ッピングされる、自由ブロック・リストとジョブ保留レ
ジスタを示す図である。
【符号の説明】
１１０ マイクロ・チャネル（ＭＣ） １１２ マイクロ・チャネル・インターフェース・コン
トローラ（ＭＩＣ） １１５ ローカル・プロセッサ・バス（ＬＰＢ） １１７ ローカル・データ・バス（ＬＤＢ） １１９ ローカル・プロセッサ １２１ ローカル・プロセッサ記憶機構（ＬＰＳ） １２３ ローカル・データ記憶機構（ＬＤＳ） １３０ マイクロ・チャネル・（ＭＣ）インターフェー
ス １３１ ＭＣデータ・インターフェース １３２ ＭＣアドレス・インターフェース １３３ ＬＰＢインターフェース １３４ マイクロ・チャネル（ＭＣ）インターフェース
制御論理機構 １３５ ＬＤＢインターフェース １３６ ＬＤＢデータ・インターフェース １４３ 待ち行列マネージャ（ＱＭ） １４６ 待ち行列読取りバッファ（ＱＲＢ） １４８ 待ち行列書込みバッファ（ＱＷＢ） １５７ 自己試験インターフェース（ＳＴＩ） １７０ 制御信号／データ信号捕捉／同期化論理ブロッ
ク １７２ インターフェース状態機械 ２４４ リング

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】次の各構成要素から成る、レベル・センシ
    ティブ・スキャン・デザインの規則に従って設計された
    同期式チップ上で使用するために非同期式マイクロ・チ
    ャネル・バスからのデータを捕捉し検証するための回
    路。 （イ）前記レベル・センシティブ・スキャン・デザイン
    の規則を満足するように互いに位相がずれている少なく
    とも２つの内部クロック信号を使用して、非同期データ
    有効信号を同期データ有効信号に変換する手段。 （ロ）前記少なくとも２つの内部クロック信号を使用し
    て、非同期ストリーミング・データ信号を同期ストリー
    ミング・データ信号に変換する手段。 （ハ）前記非同期データ有効信号及び前記非同期ストリ
    ーミング・データ信号をクロック信号として使用して、
    非同期データ信号を非同期的にラッチされたデータ信号
    に変換する手段。 （ニ）前記非同期データ有効信号及び前記非同期ストリ
    ーミング・データ信号をクロック信号として使用して、
    非同期アドレス信号を非同期的にラッチされたアドレス
    信号に変換する手段。 （ホ）前記同期データ有効信号及び前記非同期ストリー
    ミング・データ信号を使用して、前記マイクロ・チャネ
    ル・バスの現状態を表す複数の同期信号を生成する状態
    機械。 （ヘ）前記状態機械によって生成された前記同期信号の
    うち少なくとも１つに応答して、前記非同期的にラッチ
    されたデータ信号を検証する手段。 （ト）前記状態機械によって生成された前記同期信号の
    うち少なくとも１つを使用して、前記非同期的にラッチ
    されたアドレス信号を検証する手段。
  2. 【請求項２】次の各ステップから成る、レベル・センシ
    ティブ・スキャン・デザインの規則に従って設計された
    同期式チップ上で使用するために非同期式マイクロ・チ
    ャネル・バスからのデータを捕捉し検証するための方
    法。 （イ）前記レベル・センシティブ・スキャン・デザイン
    の規則を満足するように互いに位相がずれている少なく
    とも２つの内部クロック信号に応答して、非同期データ
    有効信号を同期データ有効信号に変換するステップ。 （ロ）前記少なくとも２つの内部クロック信号に応答し
    て、非同期ストリーミング・データ信号を同期ストリー
    ミング・データ信号に変換するステップ。 （ハ）前記非同期データ有効信号及び前記非同期ストリ
    ーミング・データ信号をクロック信号として使用して、
    非同期データ信号を非同期的にラッチされたデータ信号
    に変換するステップ。 （ニ）前記非同期データ有効信号及び前記非同期ストリ
    ーミング・データ信号をクロック信号として使用して、
    非同期アドレス信号を非同期的にラッチされたアドレス
    信号に変換するステップ。 （ホ）前記同期データ有効信号及び前記非同期ストリー
    ミング・データ信号を使用して、前記マイクロ・チャネ
    ル・バスの現状態を表す複数の同期信号を生成するステ
    ップ。 （ヘ）前記マイクロ・チャネル・バスの現状態を表す前
    記複数の同期信号のうち少なくとも１つを使用して、前
    記非同期的にラッチされたデータ信号を検証するステッ
    プ。 （ト）前記マイクロ・チャネル・バスの現状態を表す前
    記複数の同期信号のうち少なくとも１つを使用して、前
    記非同期的にラッチされたアドレス信号を検証するステ
    ップ。
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JPH05227247A (ja) 1993-09-03
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