JPH07122754A - Semiconductor device - Google Patents

Semiconductor device

Info

Publication number
JPH07122754A
JPH07122754A JP26374993A JP26374993A JPH07122754A JP H07122754 A JPH07122754 A JP H07122754A JP 26374993 A JP26374993 A JP 26374993A JP 26374993 A JP26374993 A JP 26374993A JP H07122754 A JPH07122754 A JP H07122754A
Authority
JP
Grant status
Application
Patent type
Prior art keywords
gate electrode
electrode
light
substrate
thin film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP26374993A
Other languages
Japanese (ja)
Other versions
JP3373620B2 (en )
Inventor
Yasunori Miura
Masahiro Seiki
Makoto Shibusawa
Atsushi Sugawara
靖憲 三浦
正寛 清木
誠 渋沢
淳 菅原
Original Assignee
Toshiba Corp
株式会社東芝
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date

Links

Abstract

PURPOSE: To provide a liquid crystal indicating device with which a gate electrode can be made small as much as possible and the display picture quality can be improved without increasing a leak current in the OFF state of a thin film transistor.
CONSTITUTION: In the liquid crystal indicating device provided with an array 24, where a plurality of TFT are formed by laminating a gate electrode 4, a gate insulating film, a semiconductor layer and a source/drain electrode on a transparent substrate 27, and an opposed substrate 25 where a light-shielding layer 29 is formed covering the TFT, which is opposingly arranged on the above-mentioned array substrate 24; the channel region 32 of the TFT is formed in a self-aligning manner with the electrode gate 14. The shortest distance from the point of intersection between the profile line of the gate electrode 14 and the profile line of the drain electrode to the point of intersection between the profile line of the gate electrode 14 and the source electrode is set at the value quadruple or more of the shortest distance from the gate electrode 14 to the light-shielding layer 29.
COPYRIGHT: (C)1995,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、薄膜トランジスタを用いた半導体装置に係わり、特にアクティブマトリックス型液晶表示装置などのように薄膜トランジスタをスイッチ素子として用いた半導体装置に関する。 The present invention relates to relates to a semiconductor device using the thin film transistor, and more particularly to a semiconductor device using a thin film transistor, such as an active matrix type liquid crystal display device as a switching element.

【0002】 [0002]

【従来の技術】従来、薄膜トランジスタをスイッチ素子として用いた半導体装置は、液晶表示装置などの種々の分野に応用されている。 BACKGROUND ART Semiconductor devices using conventional thin film transistor as a switching element has been applied to various fields such as a liquid crystal display device. 図10は、従来の薄膜トランジスタ構造の一例を示す。 Figure 10 shows an example of a conventional thin film transistor structure. 図示しない透明基板上にゲート電極2が形成され、さらにその上に図示しないゲート絶縁膜を介して半導体層4が形成されている。 A gate electrode 2 is formed on the not shown transparent substrate are further semiconductor layer 4 through the gate insulating film (not shown) thereon formed. さらにその上には、半導体層4を挟んで互いに対向する位置にソース電極6及びドレイン電極7が形成されている。 Further thereon, a source electrode 6 and drain electrode 7 are formed in positions facing each other across the semiconductor layer 4.

【0003】半導体層4において、ソース電極6に接触する部分からドレイン電極7に接触する部分までの部分をチャネルと呼ぶ。 [0003] In the semiconductor layer 4, called the portion up portion contacting the portion in contact with the source electrode 6 to the drain electrode 7 and the channel. また、このチャネルにおけるソース・ドレイン電極間距離は、チャネル長と称される。 The source-drain electrode distance in the channel is referred to as channel length. この種の薄膜トランジスタにおいては、ゲート電極2に所望の電圧が印加されることによってチャネルの抵抗値が印加電圧に対し非線形的に変化する。 In this type of thin film transistor, the resistance of the channel changes nonlinearly with respect to the applied voltage by the desired voltage is applied to the gate electrode 2. つまり、ゲート電極の電位に従いON状態とOFF状態が切り替えられてスイッチング動作が行われる。 In other words, the switching operation is performed is switched ON and OFF states in accordance with the potential of the gate electrode.

【0004】また、薄膜トランジスタを用いたアクティブマトリックス型液晶表示装置の基本構成は、薄膜トランジスタ及びこれに接続される液晶駆動電極がマトリックス状に形成されたアレイ基板(第1の基板)と、これに対向配置される対向基板(第2の基板)との間に液晶層を挟持してなる。 [0004] The basic structure of an active matrix type liquid crystal display device using the thin film transistor, an array substrate for liquid crystal drive electrodes are formed in a matrix which is connected thin film transistor and to (first substrate), opposed thereto formed by sandwiching a liquid crystal layer between the arranged the counter substrate (second substrate).

【0005】ところで、複数の層から構成される薄膜トランジスタのパターンは、一般に製造時のパターンの重ね合わせズレと線幅精度に対する余裕度を付加して設計される。 Meanwhile, the pattern of the thin film transistor composed of a plurality of layers are generally designed overlay pattern during manufacture by adding margin for misalignment and the line width accuracy. 例えば、チャネルを形成する半導体層のパターンとゲート電極層のパターンは、上記重ね合わせズレを考慮して設計される。 For example, the pattern of the pattern and the gate electrode layer of the semiconductor layer forming the channel is designed in consideration of the deviation superposed above. 即ち、ゲート電極層或いは半導体層のパターンの輪郭線を、他方のパターンの輪郭線の外側数μm離れたところに形成する。 That is, the outline of the pattern of the gate electrode layer or the semiconductor layer is formed at a distance outside number μm of the other patterns of the contour line. この数μmが余裕度である。 This number μm is the margin.

【0006】また、ソース・ドレイン電極層と半導体層の関係或いはソース・ドレイン電極層とゲート電極の関係も、上記半導体層とゲート電極層の関係と同様にする。 [0006] The relationship between the source-drain electrode layer and the semiconductor layer of the relationship or the source-drain electrode layer and the gate electrode also makes it similar to the relationship of the semiconductor layer and the gate electrode layer. 半導体層をエッチングから保護するエッチングストッパ層を、半導体層に対してゲート絶縁膜の反対側の層に形成する場合も上記と同様にする。 The etching stopper layer to protect the semiconductor layer from the etching, also in the same manner as described above in the case of forming the layer on the opposite side of the gate insulating film on the semiconductor layer. 即ち、エッチングストッパ層と半導体層の関係、エッチングストッパ層とソース・ドレイン電極層の関係、エッチングストッパ層とゲート電極層の関係も、上記ゲート電極層と半導体層の関係と同様にすればよい。 That is, the relationship of the etching stopper layer and the semiconductor layer, the relationship between the etching stopper layer and the source and drain electrode layers, the relationship of the etching stopper layer and the gate electrode layer also may be similar to the relation between the gate electrode layer and the semiconductor layer.

【0007】前述の余裕度を大きく持たなければならない場合、ゲート・ソース間容量が大きくなり、突き抜け電圧が大きくなってしまう。 [0007] If you must have a large above-mentioned margin, gate-source capacitance is increased, the punch-through voltage is increased. 薄膜トランジスタの半導体層やエッチングストッパ層をゲート電極による自己整合によって形成すれば、前述の余裕度を小さくすることができゲート・ソース間容量が小さくなり、突き抜け電圧を小さくすることができる。 By forming the semiconductor layer and the etching stopper layer of the thin film transistor by self-alignment by the gate electrode, the gate-source capacitance can be reduced margin above is reduced, it is possible to reduce the penetration voltage. さらに、ソース・ドレイン電極をゲート電極やエッチングストッパパターンによって自己整合させれば、ソース・ドレイン電極の重ね合わせズレに対して与えた余裕度を減らすことができる。 Furthermore, if a self-aligned source and drain electrodes by the gate electrode and the etching stopper pattern, can reduce gave margin against alignment shift the source and drain electrodes. それ故、さらに突き抜け電圧を小さくすることができる。 Therefore, it is possible to reduce the further penetration voltage.

【0008】上記の突き抜け電圧(ΔVp)は、次式で表すことができる。 [0008] The penetration voltage (? Vp) can be expressed by the following equation. ΔVp=(Cgs×Vg)/(Cgs+CLC) 又は、 ΔVp=(Cgs×ΔVg)/(Cgs+C LC +Cs) ここで、Cgsはソース・ゲート間容量を示し、CLCは液晶表示装置においての液晶容量を示す。 ΔVp = (Cgs × Vg) / (Cgs + CLC) or, ΔVp = (Cgs × ΔVg) / (Cgs + C LC + Cs) where, Cgs denotes the capacitance between the source and gate, CLC represents a liquid crystal capacitance of the liquid crystal display device . また、液晶容量と電気的に並列に容量を設けた場合、これをCsと表した。 Also, the case of providing a liquid crystal capacitor electrically capacitance in parallel, which was expressed as Cs. ΔVgは、ゲート電極電位の変化量を示す。 ΔVg denotes the amount of change the gate electrode potential. この式から、突き抜け電圧(ΔVp)はCgsに比例することが理解できる。 From this equation, punch-through voltage (? Vp) can be understood to be proportional to Cgs. 前述の自己整合技術を用いればこのCgsを小さくでき、突き抜け電圧を小さくできる。 Using the above-mentioned self-alignment technique can this Cgs small, it is possible to reduce the penetration voltage. また、突き抜け電圧がある許容範囲に入っている場合、突き抜け電圧を一定としてCgsが小さくなるということは、Csを小さくするできることを意味する。 Also, if you are within the allowable range of the penetration voltage, that penetration Cgs decreases the voltage as constant means that it is possible to reduce the Cs.

【0009】液晶表示装置において、Csは透明性の画素電極と遮光性電極との間に絶縁体を介在させて形成される。 [0009] In the liquid crystal display device, Cs is formed by interposing an insulator between the light-shielding electrode and transparent pixel electrode. そのため、Cs電極が大きいと光を透過させる開口部の面積を減らすことになる。 Therefore, will reduce the area of ​​the opening for transmitting light and the Cs electrode is large. 液晶表示装置において光の利用効率を上げるためには、この開口部はできるだけ広いことが望ましい。 In order to increase the utilization efficiency of light in a liquid crystal display device, the opening is preferably as wide as possible.

【0010】前述のような自己整合技術を用いれば、C [0010] By using a self-aligned technology, such as described above, C
gsを小さくすることができるので、Csも小さくすることができ、開口部の面積を広げることができる。 It is possible to reduce the gs, Cs can also be reduced, it is possible to widen the area of ​​the opening. また、 Also,
チャネルやソース・ドレイン電極をゲート電極による自己整合で形成すると、画素部分の分割露光時のショットムラを小さくすることができる。 To form a channel and source and drain electrodes in a self-aligned by the gate electrode, it is possible to reduce the shot unevenness in divided exposure of the pixel portion. 即ち、通常ショットムラは、前述のCgsのショットブロック間ばらつきによる突き抜け電圧のばらつきが原因である。 That is, usually shot unevenness is due to variations in punch-through voltage by shot interblock variation of the foregoing Cgs. 自己整合を使えば、マスク露光なしにチャネル又はソース・ドレインを形成することができるので、Cgsのショットブロック間ばらつきは原理的に発生しない。 With self-aligned, it is possible to form a channel or drain without a mask exposure, shot interblock variation of Cgs does not occur in principle. 従って、自己整合技術を用いることにより、表示特性が向上すると言える。 Therefore, it can be said that by using a self-alignment technique, thereby improving the display characteristics.

【0011】ところで、半導体層として非晶質珪素膜などの光導電性材料を用いた場合、チャネルに光が入射すると、ソース・ドレイン間にリーク電流が発生することが知られている。 By the way, when a photoconductive material such as amorphous silicon film as the semiconductor layer, the light in the channel is incident, it is known that a leakage current occurs between the source and drain. 即ち、光が入射することによってチャネルにフォトキャリアが発生して、薄膜トランジスタのスイッチング特性のON/OFF比を下げてしまう。 That is, the photo carriers in the channel by which light is incident has occurred, thereby lowering the ON / OFF ratio of the switching characteristics of the thin film transistor. そこで、アクティブマトリックス液晶表示装置においては、対向基板の薄膜トランジスタに対向する領域に遮光層を配し、対向基板からの外光がチャネルに入射することを防いでいる。 Therefore, in the active matrix liquid crystal display device, arranged a light-shielding layer in a region facing the TFT of the counter substrate, the external light from the counter substrate is prevented from entering the channel.

【0012】しかしながら、上述の構成を用いてもソース・ドレイン間のリーク電流を十分に低減できない場合がある。 [0012] However, there may not be sufficiently reduced even if the leakage current between the source and drain by using the above-described configuration. 即ち、アレイ基板側から液晶表示装置内部に入射する外光が、対向基板側の遮光層で反射してチャネルに入射し、リーク電流が流れてしまう。 That is, external light incident from the array substrate side inside the liquid crystal display device is incident on the channel is reflected by the light shielding layer of the counter substrate side, thereby a leak current flows. 特に、Crなどの金属を用いて遮光層を形成した場合には、反射光量が多くなり、薄膜トランジスタのリーク電流が表示上問題になる場合がある。 Particularly, in the case of forming a light shielding layer of a metal such as Cr is the amount of reflected light is increased, there is a case where the leakage current of the thin film transistor becomes a display problem.

【0013】つまり、液晶表示装置において薄膜トランジスタは、そのON状態で対向電極と画素電極からなるコンデンサに電荷を蓄え、OFF状態でこの電荷を保持するのであるが、前述のように薄膜トランジスタのOF [0013] That is, the thin film transistors in the liquid crystal display device, an electric charge is charged in the capacitor consisting of the counter electrode and the pixel electrode in its ON state, but it is to hold the electric charge in the OFF state, OF of the thin film transistor as described above
F時のリーク電流があると、コンデンサに蓄えている電荷量が変化し、適正な表示ができなくなってしまう。 If there is leakage current in the F, the amount of electric charge stored in the capacitor is changed, it becomes impossible proper display. 特に、コンデンサの容量が小さい場合、リーク電流による画素電極電位の変化量が大きいので、表示に与える影響が大きい。 In particular, when the capacitance of the capacitor is small, the amount of change in the pixel electrode potential due to leakage current, the greater the influence on the display.

【0014】また、遮光性物質のゲート電極を持つ薄膜トランジスタを有した液晶表示装置において、その開口率を上げる目的で前述の理由でCgsを小さくするために、薄膜トランジスタのチャネル長方向のゲート電極の長さを短くしていくと、薄膜トランジスタの光リーク電流が増大していくことが実験によって明らかになった。 [0014] In the liquid crystal display device having a thin film transistor having a gate electrode of a light-shielding material, in order to reduce the Cgs in aforementioned reasons in order to increase the opening ratio, the length of the gate electrode in the channel length direction of the thin film transistor As you short of, the light leakage current of the thin film transistor is gradually increased revealed by experiments.
これは、遮光性物質のゲート電極の面積が小さくなったことで、前述の対向電極の遮光膜に反射してチャネルに入射する光が増えるためである。 This is because the area of ​​the gate electrode of the light-shielding material is reduced, because the more the light incident on the channel reflected by the light-shielding film of the aforementioned counter electrode.

【0015】 [0015]

【発明が解決しようとする課題】このように、従来のアクティブマトリックス型液晶表示装置においては、開口率を上げるためにゲート電極を小さくしていくと、薄膜トランジスタのOFF状態でのリーク電流が増大し、クロストークなどの画質劣化を招く問題があった。 [Problems that the Invention is to Solve Thus, in the conventional active matrix type liquid crystal display device, when gradually reducing the gate electrode in order to increase the aperture ratio, the leakage current in the OFF state of the thin film transistor is increased , there has been a problem that lead to image quality degradation such as cross-talk. また、 Also,
このような問題はアクティブマトリックス型液晶表示装置に限らず、薄膜トランジスタを形成した第1の基板と遮光層を有する第2の基板を対向配置した半導体装置については同様に言えることである。 Such a problem is not limited to an active matrix type liquid crystal display device, a semiconductor device disposed facing the second substrate having a first substrate formed with thin film transistors shielding layer is to say in the same manner.

【0016】本発明は、上記事情を考慮してなされたもので、その目的とするところは、薄膜トランジスタのO [0016] The present invention has been made in view of these circumstances, it is an object of a thin film transistor of O
FF状態でのリーク電流の増大を招くことなく、ゲート電極をできるだけ小さくすることができ、表示画質向上等に寄与し得る半導体装置を提供することにある。 Without causing an increase in leakage current in the FF state, it is possible to minimize the gate electrode is to provide a semiconductor device that can contribute to the display image quality improvement.

【0017】 [0017]

【課題を解決するための手段】上記課題を解決するために本発明は、次のような構成を採用している。 The present invention in order to solve the above problems SUMMARY OF THE INVENTION adopts the following configuration. 即ち本発明は、透明基板上にゲート電極,ゲート絶縁膜,半導体層及びソース・ドレイン電極を積層して複数の薄膜トランジスタが形成された第1の基板と、この第1の基板に対向配置され該対向面に薄膜トランジスタを覆うように遮光層が形成された第2の基板とを具備した半導体装置において、薄膜トランジスタのチャネル又はソース・ドレイン電極をゲート電極と自己整合的に形成し、ゲート電極の輪郭線とドレイン電極の輪郭線との交点からゲート電極の輪郭線とソース電極の輪郭線との交点に至る最短距離を、ゲート電極から遮光層までの最短距離の4倍以上に設定してなることを特徴とする。 The present invention provides a gate electrode on a transparent substrate, a gate insulating film, a semiconductor layer and source and first substrate having a plurality of thin film transistors are formed by the drain electrode are laminated, it is disposed opposite to the first substrate the in the semiconductor device and a second substrate which light shielding layer is formed to cover the thin film transistor on the opposite surface to form a channel or source and drain electrodes of the thin film transistor gate electrode and a self-aligned manner, the gate electrode contour a contour line and the source electrode of the gate electrode from the intersection of the outline of the drain electrode the shortest distance to reach the intersection with the contour, to become set to more than four times the shortest distance from the gate electrode to the light-shielding layer and features. また本発明は、 Further, the present invention is,
第1及び第2の基板間に液晶層を封入してアクティブマトリックス型液晶表示装置を構成することを特徴とする。 And sealing a liquid crystal layer between the first and second substrate, wherein the configuring an active matrix type liquid crystal display device.

【0018】 [0018]

【作用】前述のように、薄膜トランジスタのチャネル長方向のゲート電極の長さを短くしていくと、薄膜トランジスタの光リーク電流が増大していくことが、実験によって明らかになった。 [Action] As described above, when gradually reduce the length of the gate electrode in the channel length direction of the thin film transistor, that light leakage current of the thin film transistor is gradually increased, revealed by experiments. 即ち、液晶表示装置において、薄膜トランジスタのチャネル長方向のゲート電極αの長さをいくつか変えたサンプルを用意し、光リーク電流量を測定したところ、図9に示す結果が得られた。 That is, in the liquid crystal display device, providing a sample of changing some length of the gate electrode α in the channel length direction of the thin-film transistor was measured with light leakage current, the result shown in FIG. 9 was obtained. このとき、ゲート電極から第2の基板の遮光層までの最短距離dを7μmとしたが、αが3dを越えると急激に光リーク電流が減少し、αが4d以上となると光リーク電流はほぼ一定となることが分った。 At this time, the shortest distance d from the gate electrode to the light-shielding layer of the second substrate was 7 [mu] m, sharp light leakage current decreases when α exceeds 3d, light leakage current when α is equal to or greater than 4d almost It was found to be a constant. また、このような関係はdの値を変えても同様に成り立つことが本発明者らの実験により判明した。 Further, such a relationship be satisfied as well with different values ​​of d was found by experiments of the present inventors.

【0019】上記の現象は次のように説明できる。 [0019] The above phenomenon can be explained as follows. 液晶表示装置において、透明基板としてガラス基板を用いた場合、その屈折率は約1.5、TNモードの液晶物質の屈折率は約1.3〜1.5である。 In the liquid crystal display device, when using a glass substrate as a transparent substrate, a refractive index of about 1.5, the refractive index of the liquid crystal material of a TN mode is about 1.3 to 1.5. スネルの法則により、ガラス基板を透過した光のガラス基板方線方向に対する角度は、最大でも約45°である。 By Snell's law, the angle to the glass substrate side line direction of the light transmitted through the glass substrate is also about 45 ° at the maximum. 従って、対向基板の遮光層(ブラックマトリックス)に1回だけ反射して、薄膜トランジスタ部分に入射する光は、遮光性物質のゲート電極の輪郭線からある距離までしか到達しない。 Therefore, reflected only once the light-shielding layer of the counter substrate (black matrix), the light incident to the thin film transistor portion, only reach a certain distance from the contour of the gate electrodes of the light-shielding material. このある距離とは、光の反射の法則から、第1の基板と第2の基板の間隔の約2倍である。 And this is the distance, from the law of reflection of light, is about twice the first substrate and the spacing of the second substrate.

【0020】即ち、光がチャネル開始端側及び終端側から入射することを考えると、ゲート電極の輪郭線とドレイン電極の輪郭線との交点からゲート電極の輪郭線とソース電極の輪郭線との交点に至る最短距離が、第1の基板と前記第2の基板の間隔の4倍以上あれば、薄膜トランジスタのチャネル部分において、対向基板の遮光層に1回だけ反射して、入射する光が当たらない領域ができる。 [0020] That is, considering that light enters from the channel start end side and the terminating side, the contour line and the drain electrode of the gate electrode from the intersection of the contour line of the contour line and the source electrode of the gate electrode of the outlines the shortest distance to reach the intersection, if more than four times of the first substrate and the second substrate spacing in the channel portion of the thin film transistor, is reflected only once the light-shielding layer of the counter substrate, shielded from incident light it is no area. そして、薄膜トランジスタの光リーク電流は、その経路において入射光量の少ない部分があると、ホトキャリアの再結合により、かなり低減する。 The light leakage current of the thin film transistor, when there is a portion of a small quantity of incident light in its path, by recombination of photocarriers, considerably reduced.

【0021】対向基板の遮光層に2回以上反射して、薄膜トランジスタ部に入射する光の強度(ホトン数)は、 The reflected twice or more the light-shielding layer of the counter substrate, the intensity of light incident to the thin film transistor section (number of photons) is
1回反射の光の50%以下の強度なので、実質上1回反射の光の影響に比べて無視し得る。 Since one strength of 50% or less of the reflection of light, negligible in comparison with the a substantially single reflection light influencing. 従って上記構成を用いることにより、ゲート電極の輪郭線,ソース電極の輪郭線及びドレイン電極の輪郭線の外側から入射し、対向基板の遮光膜に反射して、薄膜トランジスタのチャネル部に入射する光による薄膜トランジスタのリーク電流を大幅に低減することが可能となる。 Thus by using the above configuration, the contour of the gate electrodes, due to the light incident from the outside of the contour lines of the contour line and the drain electrode of the source electrode, is reflected on the light shielding film on the counter substrate, incident on the channel portion of the thin film transistor the leakage current of the thin film transistor can be considerably reduced.

【0022】 [0022]

【実施例】以下、本発明の詳細を図示の実施例によって説明する。 EXAMPLES Hereinafter, illustrated by the illustrated details of the present invention. この実施例は、本発明を液晶表示装置に適用した一例である。 This embodiment is an example applied to a liquid crystal display device of the present invention. 図1は、本発明の一実施例に係わるアクティブマトリックス型液晶表示装置を示す部分平面図である。 Figure 1 is a partial plan view showing an active matrix type liquid crystal display device according to an embodiment of the present invention. マトリックス状に配置された走査線20と信号線21によって区画形成された領域には、TFT(薄膜トランジスタ)23及びこれに接続された画素電極22 In the regions partitioned formed by a matrix shape are arranged scan line 20 and the signal line 21, TFT (thin film transistor) 23 and a pixel electrode 22 connected thereto
が形成されている。 There has been formed. そして、TFT23のゲート電極1 Then, the gate electrode 1 of the TFT23
4は走査線20に接続されている。 4 is connected to the scanning line 20. また、ドレイン電極19は信号線21に接続され、一方ソース電極18は画素電極22に接続されている。 The drain electrode 19 is connected to the signal line 21, while the source electrode 18 is connected to the pixel electrode 22. なお、図中の16はTF In addition, 16 in the figure TF
Tを形成するための半導体層、29は対向基板側に形成される遮光層を示している。 The semiconductor layer for forming a T, 29 denotes a light shielding layer formed on the counter substrate side.

【0023】図2は、図1のうちTFT23形成領域の拡大図を示す。 [0023] Figure 2 shows an enlarged view of TFT23 forming region of FIG. 同図で、ゲート電極14の輪郭線とドレイン電極19及びソース電極18の輪郭線の交点の距離をαとする。 In the figure, the distance of the intersection of the contour line and the drain electrode 19 and the outline of the source electrode 18 of the gate electrode 14 and alpha.

【0024】図3は、図2の線A−A′に沿った断面図を示す。 [0024] Figure 3 shows a cross-sectional view taken along line A-A 'in FIG. この部分の製造方法について説明する。 Method of manufacturing this part will be described. ガラスなどの透明電極13上にTi,Cr,Al,Ta,M Ti on the transparent electrode 13 such as glass, Cr, Al, Ta, M
o,W,Cuなどの単体或いはこれらの積層膜又は、これらの合金からなるゲート電極14を形成し、その上に酸化珪素膜或いは窒化珪素膜又は、これらの積層膜(ゲート絶縁膜)15を約300nm堆積する。 o, W, Cu alone or a laminated film such or to form a gate electrode 14 consisting of an alloy, the silicon oxide film or a silicon nitride film on or these multilayer films (gate insulating film) 15 about to 300nm deposited. ここで、ゲート電極の幅(チャネル方向長さ)は例えば30μmとする。 The width of the gate electrode (channel direction length) is set to 30μm, for example. さらに、その上に半導体層16として非晶質珪素膜を約50nm堆積させ、またエッチングストッパ膜3 Furthermore, the about to 50nm deposited amorphous silicon film as the semiconductor layer 16 on, also the etching stopper film 3
3として窒化珪素膜或いは酸化珪素膜を約200nm堆積させる。 3, a silicon nitride film or a silicon oxide film is about 200nm is deposited as a.

【0025】ここで、このエッチングストッパ膜33のパターン形成方法であるが、ゲート電極パターンによる自己整合法で形成する。 [0025] Here, it is a pattern forming method of this etching stopper film 33 is formed in self-alignment method using the gate electrode pattern. 即ち、ガラス基板13においてゲート電極14が形成してある面の反対側から光を当て、エッチングストッパ膜33上に塗布したレジスト(光によって分解する樹脂)を感光させる。 That is, light is applied from the opposite face of the glass substrate 13 are the gate electrodes 14 are formed and expose the resist applied on the etching stopper film 33 (decomposed by light resin). このとき、 At this time,
ゲート電極パターン上のレジストのみが残り、この後のエッチング工程でゲート電極14上のエッチングストッパ膜33だけが残る。 Only the resist on the gate electrode pattern remains, only the etching stopper film 33 on the gate electrode 14 is left in the etching step subsequent. これによって、ゲート電極14とほぼ同等或いは、光の回折によってゲートパターンよりも0〜3μm小さくエッチングストッパパターンを形成することができる。 Thus, substantially equal or the gate electrode 14, it is possible to form the 0~3μm small etching stopper pattern than the gate pattern by the diffraction of light.

【0026】この後、低抵抗半導体層17として、例えば燐を過ドープした非晶質或いは微結晶珪素膜を堆積し、さらにTi,Cr,Al,Ta,Mo,W,Cuなどの単体或いは積層膜或いはこれらの合金を堆積してソース・ドレイン電極18,19を形成する。 [0026] After this, as the low-resistance semiconductor layer 17, for example, phosphorus is deposited an amorphous or microcrystalline silicon film was over-doped, further Ti, Cr, Al, Ta, Mo, W, alone or laminated such as Cu film or by depositing alloys forming the source and drain electrodes 18 and 19.

【0027】図4は、図1のB−B′線、即ちドレイン電極19とソース電極18端部の延長線に沿った断面図を示す。 [0027] Figure 4, B-B 'line in FIG. 1, namely a cross-sectional view along the extension of the drain electrode 19 and the source electrode 18 end. TFT23の形成されたアレイ基板(第1の基板)24と所定の間隔(例えば7μm)を保って対向基板(第2の基板)25が対向配置されている。 A counter substrate (second substrate) 25 is arranged opposite to keeping the array substrate formed of a TFT 23 (first substrate) 24 and the predetermined interval (for example, 7 [mu] m). 対向基板25は、透明基板34の主面に光不透過の金属材料、例えばCrなどからなる遮光層29を形成し、さらに樹脂層35を介して例えばITO(Indium Tin Oxide)からなる対向電極28を形成して構成される。 The counter substrate 25, a metal material opaque to the main surface of the transparent substrate 34, for example, to form a light shielding layer 29 made of Cr, the counter electrode 28 made of, for example, ITO further through the resin layer 35 (Indium Tin Oxide) configured to form a. 遮光層29はTFT23に対向する領域に形成され、対向電極28は表示領域全域に渡って形成されている。 Shielding layer 29 is formed in a region opposed to the TFT 23, the counter electrode 28 is formed over the entire display area. なお、遮光層2 Incidentally, the light shielding layer 2
9は金属材料単層でもよく、観察側(対向電極側)に樹脂膜や酸化金属などの低反射層を形成し、さらに金属層を形成した積層構造のものを用いてもよい。 9 may be a metal material single layer, viewing side to form a low reflective layer (the counter electrode side) such as a resin film or a metal oxide, may be used further as a stacked structure in which a metal layer is formed.

【0028】そして、アレイ基板24と対向基板25の間隙には液晶組成物26が封入され、基板24,25の液晶組成物26に接する面全面には、例えば低温キュア型ポリイミドからなる配向膜30が形成されている。 [0028] Then, the gap between the array substrate 24 and the counter substrate 25 is a liquid crystal composition 26 is sealed, the alignment film 30 on the whole surface in contact with the liquid crystal composition 26 of the substrate 24, made of for example a low temperature curing polyimide There has been formed. 配向膜30は、いわゆるラビング法などの表面処理を施されることによって、液晶分子の初期配向を規制する役割を果たす。 Alignment film 30, by being subjected to surface treatment such as so-called rubbing method, serves to regulate the initial alignment of the liquid crystal molecules. また、基板24,25の外表面には、偏光板31がそれぞれの偏光軸が直交するように被着形成されている。 Further, on the outer surface of the substrate 24 and 25 are deposited and formed as a polarizing plate 31 are respective polarization axes are orthogonal.

【0029】このような構成においては、図4に示すように、図示しないバックライトから照射され液晶表示装置内に入射したバックライト光の斜め成分が遮光層29 [0029] In such a configuration, as shown in FIG. 4, the diagonal components of the backlight light incident on the liquid crystal display device is emitted from the backlight (not shown) shielding layer 29
に当たって、アレイ基板側に向かって反射される。 Against the, it is reflected toward the side of the array substrate. このとき、本実施例ではチャネル長方向のゲート電極幅α At this time, the gate electrode width of the channel length direction α in this embodiment
が、アレイ基板24上のゲート電極表面から対向基板2 But opposing substrate 2 from the surface of the gate electrode on the array substrate 24
5上の遮光膜29までの最短距離dの4倍以上あるので、チャネル領域32に入射してしまう光によるリーク電流を劇的に減らすことができた。 Since up to the light-shielding film 29 on 5 more than four times the shortest distance d, it was possible to reduce the leakage current due to the light becomes incident on the channel region 32 dramatically.

【0030】このように本実施例によれば、ゲート電極14によって自己整合されたチャネル領域32を有する薄膜トランジスタは、ゲート・ソース間容量又はゲート・ドレイン容量を比較的小さく形成できるので、液晶表示素子の画質劣化につながる突き抜け電圧を小さくすることができる。 According to the present embodiment, a thin film transistor having a channel region 32 which is self-aligned by the gate electrode 14, since the gate-source capacitance or gate-drain capacitance can be made relatively small form, the liquid crystal display device it is possible to reduce the penetration voltage leads to image degradation. また、上記構成の薄膜トランジスタは、 In addition, the thin film transistor having the above structure,
分割露光時のショットズレによる突き抜け電圧のばらつきを小さくすると言う利点もある。 There is also an advantage that reducing the variation in penetration voltage due to the shot deviation in time division the exposure.

【0031】しかも、チャネル長方向のゲート電極幅α [0031] Moreover, the gate electrode width in the channel length direction α
とアレイ基板24上のゲート電極表面から対向基板25 Counter substrate 25 and the gate electrode surface on the array substrate 24
上の遮光膜29までの最短距離dとの関係を前述したように設定することによって、アレイ基板24側から入射し、対向基板25の遮光膜29に反射してチャネル領域32に入射した光による、薄膜トランジスタのリーク電流を小さくすることができる。 By setting the relationship between the shortest distance d to the light-shielding film 29 of the upper, as described above, by entering from the array substrate 24 side, incident on the channel region 32 is reflected on the light shielding film 29 of the counter substrate 25 light , it is possible to reduce the leakage current of the thin film transistor. 従って、入射光強度が強い場合でも、クロストークの低減やコントラストの向上が実現でき、良好な表示特性を得ることができる。 Therefore, even if the incident light intensity is high, it is possible to improve the reduction and contrast of crosstalk can be realized to obtain an excellent display characteristic.

【0032】なお、本発明は上述した実施例に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することができる。 [0032] The present invention is not limited to the embodiments described above, it is possible without departing from the spirit thereof, variously modified and practiced. 実施例では、チャネル領域32をゲート電極14と自己整合で形成したが、図5 In the embodiment, to form the channel region 32 with the gate electrode 14 and the self-aligned, FIG. 5
に示すようにエッチングストッパ膜33のあるTFTにおいて、ソース・ドレイン電極18,19もゲート電極14による自己整合で形成した場合でもよい。 In TFT having an etching stopper film 33 as shown in, good even when formed in self-alignment by the source and drain electrodes 18 and 19 even if the gate electrode 14. さらに、 further,
図6に示すように、チャネルカットタイプのTFTにおいて、ソース・ドレイン電極18,19をゲート電極1 As shown in FIG. 6, in the channel cut type TFT, the gate electrode of the source and drain electrodes 18 and 19 1
4による自己整合で形成した場合において適用してもよい。 May be applied in the case of forming a self-aligned by 4.

【0033】また、ゲート電極14の形状を図7,図8 Further, FIG. 7 the shape of the gate electrode 14, Fig. 8
に示すように、チャネル中央部が狭くなるように凹型に加工すれば、チャネル領域に入射する光をより低減することが可能となる。 As shown in, be processed into concave as the channel central portion is narrowed, it is possible to further reduce the light incident on the channel region. また、実施例では液晶表示装置に適用した場合について説明したが、その他の半導体装置においても適用可能であることは言うまでもない。 Further, in the embodiment has been described as being applied to a liquid crystal display device, it is needless to say also be applied in other semiconductor devices.

【0034】 [0034]

【発明の効果】以上詳述したように本発明によれば、薄膜トランジスタのチャネル又はソース・ドレイン電極をゲート電極と自己整合的に形成し、ゲート電極の輪郭線とドレイン電極の輪郭線との交点からゲート電極の輪郭線とソース電極の輪郭線との交点に至る最短距離αを、 According to the present invention as described in detail above, according to the present invention, the channel or the source and drain electrodes of the thin-film transistor formed on the gate electrode self-aligned with, the intersection of the contour line of the contour line and the drain electrode of the gate electrode the shortest distance α leading to the intersection of the contour line of the contour line and the source electrode of the gate electrode from
ゲート電極から遮光層までの最短距離dの4倍以上に設定することにより、薄膜トランジスタのOFF状態でのリーク電流の増大を招くことなく、ゲート電極をできるだけ小さくすることができ、表示画質向上等に寄与し得る半導体装置を実現することが可能となる。 By setting the gate electrode at least four times larger than the shortest distance d to the light-shielding layer, without increasing the leakage current in the OFF state of the thin film transistor, it is possible to minimize the gate electrode, or the like to improve display quality it is possible to realize a semiconductor device that can contribute.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施例に係わる液晶表示装置の平面構成を示す図。 It shows a planar structure of a liquid crystal display device according to an embodiment of the present invention; FIG.

【図2】図1の部分拡大図。 FIG. 2 is a partially enlarged view of FIG. 1.

【図3】図2のB−B′線に沿った断面図。 3 is a cross-sectional view taken along the line B-B 'in FIG.

【図4】図1のA−A′線に沿った断面図。 4 is a cross-sectional view taken along line A-A 'in FIG.

【図5】本発明の別の実施例を示す断面図。 Sectional view showing another embodiment of the present invention; FIG.

【図6】本発明の別の実施例を示す断面図。 Sectional view showing another embodiment of the present invention; FIG.

【図7】本発明の別の実施例を示す平面図。 Plan view showing another embodiment of the present invention; FIG.

【図8】本発明の別の実施例を示す平面図。 Plan view showing another embodiment of the present invention; FIG.

【図9】本発明の作用を説明するためのもので、ゲート長と光リーク電流との関係を示す特性図。 [9] for the purpose of describing the operation of the present invention, characteristic diagram showing a relationship between a gate length and a light leakage current.

【図10】従来の薄膜トランジスタを示す平面図。 Figure 10 is a plan view showing a conventional thin film transistor.

【符号の説明】 DESCRIPTION OF SYMBOLS

13…透明基板 14…ゲート電極 15…ゲート絶縁膜 16…半導体層 17…低抵抗半導体薄膜 18…ソース電極 19…ドレイン電極 20…走査線 21…信号線 22…画素電極 23…薄膜トランジスタ(TFT) 24…アレイ基板(第1の基板) 25…対向基板(第2の基板) 26…液晶組成物 27…透明基板 28…対向電極 29…遮光膜 30…配向膜 13 ... transparent substrate 14 ... gate electrode 15 ... gate insulating film 16 ... semiconductor layer 17 ... low-resistance semiconductor thin film 18 ... Source electrode 19 ... drain electrode 20 ... scanning lines 21 ... signal line 22 ... pixel electrode 23 ... TFT (TFT) 24 ... array substrate (first substrate) 25 ... counter substrate (second substrate) 26 ... liquid crystal composition 27 ... transparent substrate 28 ... counter electrode 29 ... light shielding film 30 ... alignment film

───────────────────────────────────────────────────── フロントページの続き (72)発明者 清木 正寛 兵庫県姫路市余部区上余部50番地 株式会 社東芝姫路工場内 ────────────────────────────────────────────────── ─── of the front page continued (72) inventor Seiki Masahiro Himeji, Hyogo Prefecture Yobekukamiyobe address 50 stock company Toshiba Himeji in the factory

Claims (1)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】透明基板上にゲート電極,ゲート絶縁膜, 1. A gate electrode on a transparent substrate, a gate insulating film,
    半導体層及びソース・ドレイン電極を積層して複数の薄膜トランジスタが形成された第1の基板と、この第1の基板に対向配置され該対向面に前記薄膜トランジスタを覆うように遮光層が形成された第2の基板とを具備してなり、 前記薄膜トランジスタのチャネル又はソース・ドレイン電極は、前記ゲート電極と自己整合的に形成され、 前記ゲート電極の輪郭線と前記ドレイン電極の輪郭線との交点から前記ゲート電極の輪郭線と前記ソース電極の輪郭線との交点に至る最短距離は、前記ゲート電極から前記遮光層までの最短距離の4倍以上に設定されていることを特徴とする半導体装置。 A first substrate having a plurality of thin film transistors are formed by stacking a semiconductor layer and source and drain electrodes, the light-shielding layer as is opposed to the first substrate to cover the thin film transistor on the opposite surface is formed it comprises a and a second substrate, the channel or the source and drain electrodes of the thin film transistor, the gate electrode and formed in a self-aligned manner, said from the intersection of the contour line of the drain electrode and the outline of the gate electrode the shortest distance to reach the intersection of the gate electrode and the contour and the contour line of the source electrode, and wherein a set in the more than four times the shortest distance to the light-shielding layer from the gate electrode.
JP26374993A 1993-10-21 1993-10-21 The liquid crystal display device Expired - Lifetime JP3373620B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP26374993A JP3373620B2 (en) 1993-10-21 1993-10-21 The liquid crystal display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP26374993A JP3373620B2 (en) 1993-10-21 1993-10-21 The liquid crystal display device

Publications (2)

Publication Number Publication Date
JPH07122754A true true JPH07122754A (en) 1995-05-12
JP3373620B2 JP3373620B2 (en) 2003-02-04

Family

ID=17393758

Family Applications (1)

Application Number Title Priority Date Filing Date
JP26374993A Expired - Lifetime JP3373620B2 (en) 1993-10-21 1993-10-21 The liquid crystal display device

Country Status (1)

Country Link
JP (1) JP3373620B2 (en)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998016868A1 (en) * 1996-10-16 1998-04-23 Seiko Epson Corporation Liquid crystal device substrate, liquid crystal device, and projection display
US6608653B2 (en) 2000-11-30 2003-08-19 Nec Lcd Technologies, Ltd. Active matrix liquid crystal display device having reduced leak current and switching element used therein
US6917392B2 (en) 1999-12-22 2005-07-12 Nec Lcd Technologies, Ltd. Liquid crystal display apparatus of a lateral direction electric field drive type
JP2008205469A (en) * 2007-02-16 2008-09-04 Samsung Electronics Co Ltd Thin film transistor and method of forming the same
US7460190B2 (en) 2003-08-21 2008-12-02 Nec Lcd Technologies, Ltd. LCD device including a TFT for reducing leakage current
JP2011100117A (en) * 2009-10-09 2011-05-19 Semiconductor Energy Lab Co Ltd Liquid crystal display device and electronic device including the same
KR20110094212A (en) 2008-12-11 2011-08-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Thin film transistor and display device
US8344380B2 (en) 2008-12-11 2013-01-01 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and display device
US9318654B2 (en) 2009-10-09 2016-04-19 Semiconductor Energy Laboratory Co., Ltd. Light-emitting display device and electronic device including the same

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6297862B1 (en) 1996-10-16 2001-10-02 Seiko Epson Corporation Light shielding structure of a substrate for a liquid crystal device, liquid crystal device and projection type display device
US6388721B1 (en) 1996-10-16 2002-05-14 Seiko Epson Corporation Light shielding structure of a substrate for a liquid crystal device, liquid crystal device and projection type display device
US6573955B2 (en) 1996-10-16 2003-06-03 Seiko Epson Corporation Capacitance substrate for a liquid crystal device and a projection type display device
WO1998016868A1 (en) * 1996-10-16 1998-04-23 Seiko Epson Corporation Liquid crystal device substrate, liquid crystal device, and projection display
US6917392B2 (en) 1999-12-22 2005-07-12 Nec Lcd Technologies, Ltd. Liquid crystal display apparatus of a lateral direction electric field drive type
US6608653B2 (en) 2000-11-30 2003-08-19 Nec Lcd Technologies, Ltd. Active matrix liquid crystal display device having reduced leak current and switching element used therein
US7460190B2 (en) 2003-08-21 2008-12-02 Nec Lcd Technologies, Ltd. LCD device including a TFT for reducing leakage current
JP2008205469A (en) * 2007-02-16 2008-09-04 Samsung Electronics Co Ltd Thin film transistor and method of forming the same
US8344380B2 (en) 2008-12-11 2013-01-01 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and display device
KR20110094212A (en) 2008-12-11 2011-08-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Thin film transistor and display device
US8120030B2 (en) 2008-12-11 2012-02-21 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and display device
JP2011100117A (en) * 2009-10-09 2011-05-19 Semiconductor Energy Lab Co Ltd Liquid crystal display device and electronic device including the same
CN102576174A (en) * 2009-10-09 2012-07-11 株式会社半导体能源研究所 Liquid crystal display device and electronic device including the same
CN103984176A (en) * 2009-10-09 2014-08-13 株式会社半导体能源研究所 Liquid crystal display device and electronic device including the same
JP2014170239A (en) * 2009-10-09 2014-09-18 Semiconductor Energy Lab Co Ltd Display device
US9318654B2 (en) 2009-10-09 2016-04-19 Semiconductor Energy Laboratory Co., Ltd. Light-emitting display device and electronic device including the same
CN102576174B (en) * 2009-10-09 2018-02-23 株式会社半导体能源研究所 The liquid crystal display device and an electronic device including the liquid crystal display device

Also Published As

Publication number Publication date Type
JP3373620B2 (en) 2003-02-04 grant

Similar Documents

Publication Publication Date Title
US6459465B1 (en) Liquid crystal panel for IPS mode liquid crystal display device and method for fabricating the same
US5844644A (en) Liquid crystal display with microlenses between interdigital electrodes and method
US5441905A (en) Process of making self-aligned amorphous-silicon thin film transistors
US5646705A (en) Electrode structure of liquid crystal display device and method of manufacturing the liquid crystal display device
US5782665A (en) Fabricating array with storage capacitor between cell electrode and dark matrix
US5986723A (en) Liquid crystal display with TFT channel at gate source crossing and capacitor dividing pixel
US6246453B1 (en) Electro-optical device
US6262783B1 (en) Liquid crystal display device with reflective electrodes and method for fabricating the same
US6335770B1 (en) In-plane switching mode LCD with specific arrangement of common bus line, data electrode, and common electrode
US6181406B1 (en) Active matrix liquid crystal display device
US6262784B1 (en) Active matrix display devices having improved opening and contrast ratios and methods of forming same and a storage electrode line
US6097454A (en) Display device
US6873382B2 (en) Liquid crystal display device having array substrate of color filter on thin film transistor structure and manufacturing method thereof
US20040233343A1 (en) Liquid crystal display and thin film transistor array panel therefor
US6525788B1 (en) Liquid crystal display device
US20080180623A1 (en) Liquid crystal display device
US5907376A (en) Liquid crystal display having an active matrix substrate with thermosetting inter-layer insulating film with a thickness of greater than 2 μm
US5694185A (en) Matrix array of active matrix LCD and manufacturing method thereof
US5091337A (en) Method of manufacturing amorphous-silicon thin-film transistors
US5808712A (en) Transmission liquid crystal display device with a liquid crystal panel having high luminance and wide view field angle
US6570631B2 (en) Black matrix in liquid crystal display and method of fabricating the same
EP0338766A1 (en) Method of fabricating an active matrix substrate
US20060203178A1 (en) Liquid crystal display, panel therefor, and manufacturing method thereof
US5811846A (en) Thin-film transistor and display device using the same
US6281953B1 (en) Liquid crystal display having high aperture ratio and high transmittance and method of manufacturing the same

Legal Events

Date Code Title Description
S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071122

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081122

Year of fee payment: 6

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081122

Year of fee payment: 6

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091122

Year of fee payment: 7

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091122

Year of fee payment: 7

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101122

Year of fee payment: 8

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101122

Year of fee payment: 8

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111122

Year of fee payment: 9

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111122

Year of fee payment: 9

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121122

Year of fee payment: 10

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121122

Year of fee payment: 10

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121122

Year of fee payment: 10

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131122

Year of fee payment: 11

EXPY Cancellation because of completion of term