JPH07121602A - Device and method for verifying layout of semiconductor integrated circuit - Google Patents

Device and method for verifying layout of semiconductor integrated circuit

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Publication number
JPH07121602A
JPH07121602A JP28995493A JP28995493A JPH07121602A JP H07121602 A JPH07121602 A JP H07121602A JP 28995493 A JP28995493 A JP 28995493A JP 28995493 A JP28995493 A JP 28995493A JP H07121602 A JPH07121602 A JP H07121602A
Authority
JP
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Application
Patent type
Prior art keywords
cell
verification
cells
integrated circuit
semiconductor integrated
Prior art date
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Pending
Application number
JP28995493A
Other languages
Japanese (ja)
Inventor
Seiji Miura
誓士 三浦
Original Assignee
Nippon Steel Corp
新日本製鐵株式会社
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Filing date
Publication date

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Abstract

PURPOSE: To quickly determine the arrangement and the wiring of each cell to a substrate by verifying in advance whether each of them conforms mutually, in the case each cell of plural kinds to be used is arrange adjacently.
CONSTITUTION: In each standard cell stored in a storage part 2, an identification number is allocated to each standard cell used for an LSI to be designed, and from the standard cell to which the identification number is imparted, two cells of one kind or two kins are selected. Subsequently, each selected cell is arranged adjacently to each other and the layout verification related to whether its arrangement satisfies a design rule or not is executed by a verification processing part 1a with regard to the case when each cell is replaced mutually to the left and the right, and the case when the left and the right thereof are replaced mutually in a state that one of the cells is turned inside out. Next, whether the verification is executed or not with regard to all combinations of the standard cells used for the LSI to be designed is decided, and unless its verification is executed with regard to all the combinations, this processing is returned to the previous step, and when it is executed, this routine is finished.
COPYRIGHT: (C)1995,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、半導体集積回路に使用されるセル同士が互いに適合するか否かを検証するためのレイアウト検証装置及び検証方法に関するものである。 The present invention relates to relates to a layout verification apparatus and verification method for between cells for use in the semiconductor integrated circuit verifies whether the fit together.

【0002】 [0002]

【従来の技術】従来から半導体集積回路を設計するのに、CADなどにて例えば複数種類の論理セルを用途に応じて用いてレイアウトする方法がある。 BACKGROUND OF THE INVENTION for designing a semiconductor integrated circuit conventionally, there is a method of laying used depending on the application, for example, plural kinds of logic cells at such CAD. この方法は、 This method,
まず使用するセルを設計若しくは予め設計されたセルのデータをライブラリから選択する。 The data of the design or pre-designed cell first cell used for selecting from the library. そして、各セル毎に、物理的、電気的、熱的な影響を他に及ぼさないか、 Then, for each cell, physical, electrical, or have no other thermal effects,
即ち所謂デザインルールに適合しているかを検証する。 That is to verify whether they comply with the so-called design rules.
次に、画面上で手動若しくは自動にて基板に各セルを配置した後、互いに隣接するセル同士が影響を及ぼさないかを検証し、影響を及ぼす場合には、基板への各セルの配置、配線を変更して再度画面上で基板に各セルを配置する作業と、隣接するセル同士の影響を検証する作業とを繰り返し、場合によっては使用するセルの設計変更を行い、総合的にデザインルールに適合したら使用するセル及びその配置を確定していた。 Then, after placing the respective cells manually or automatically to the substrate on the screen, to verify whether or not affect the cell adjacent to each other, to affect the placement of each cell to the substrate, and work to place each cell on the substrate on the screen again to change the wiring, repeating the work to verify the influence of the cell adjacent to each other, make a design change of the cell to be used in some cases, overall design rules the cell and its arrangement for use When fit has been determined to.

【0003】しかしながら、上記したように実際に基板に各セルを配置、配線した後、デザインルールを満たしているかの検証を行うとセル同士の境界付近でエラーが起きたときの再配置、再配線が厄介であることから、半導体集積回路の設計期間が長くなると云う問題があった。 [0003] However, place each cell in fact the substrate as described above, after the wiring, relocation of when an error has occurred in the vicinity of the boundary between cells and to verify if they meet the design rules, re-wiring since it is cumbersome, there has been a problem that the design time of the semiconductor integrated circuit is increased.

【0004】 [0004]

【発明が解決しようとする課題】本発明は上記したような従来技術の問題点に鑑みなされたものであり、その主な目的は、半導体集積回路の設計を高効率化して設計期間を可及的に短縮することが可能な半導体集積回路のレイアウト検証装置及び検証方法を提供することにある。 [0008] The present invention has been made in view of the problems of the prior art as described above, its main purpose is Kakyu design time and higher efficiency of the design of a semiconductor integrated circuit to is to provide a layout verification apparatus and verification method of a semiconductor integrated circuit capable of shortening.

【0005】 [0005]

【課題を解決するための手段】上記した目的は本発明によれば、作成すべき半導体集積回路に使用される複数種類のセルを配置した場合に互いに適合するか否かを前記半導体集積回路の設計前に検証するための半導体集積回路のレイアウト検証装置であって、前記複数種類のセルのレイアウトデータを記憶する手段と、前記記憶された各セルのレイアウトデータから2つのデータを抽出して実際に前記セル同士を隣接して配置した場合に互いに適合するか否かを検証する手段とを有し、前記各セルの全ての組み合わせについて前記検証手段による検証を行うことを特徴とするレイアウト検証装置及び前記複数種類のセルのレイアウトデータから2つのセルレイアウトデータ同士を抽出して実際に前記セル同士を隣接して配置した場合に互いに Above object Means for Solving the Problems] is, according to the present invention, whether to meet each other in the case of arranging the plurality of types of cells used in a semiconductor integrated circuit to be created in the semiconductor integrated circuit a layout verification apparatus for a semiconductor integrated circuit for verifying prior design, a means for storing the layout data of the plurality of types of cells, actually extracts two data from the layout data of each cell is the memory wherein a in the case of arranging the cell between adjacent and means for verifying whether or not compatible with each other, the layout verification apparatus characterized by performing the verification by the verification means for all combinations of each cell and each other when placed the plurality of types of actually the cells to each other from the layout data by extracting the two cell layout data between the cell and adjacent 合するか否かを前記各セルの全ての組み合わせについて前記半導体集積回路の設計前に検証することを特徴とするレイアウト検証方法を提供することにより達成される。 Is achieved by providing a layout verification method characterized by verifying whether the case before the design of the semiconductor integrated circuit for all combinations of the respective cells. 特に、前記セル同士を互いに左右に入れ替えた場合及び前記セルの一方を裏返した状態で互いに左右に入れ替えた場合に互いに適合するか否かを検証すると良い。 In particular, it is preferable to verify whether the fit together when replaced on the left and right with each other in a state turned over one of the case and the cell replaced the right and left the cell together with one another.

【0006】 [0006]

【作用】このように、半導体集積回路の複数のセルを用いてレイアウトを行う前に、使用される複数種類のセル同士を隣接して配置した場合に互いに適合するか否かを、各セルの全ての組み合わせについてセル同士を互いに左右に入れ替えた場合及びセルの一方を裏返した状態で互いに左右に入れ替えた場合について検証しておくことにより、基板への各セルの配置、配線を速やかに決定することができる。 [Action] Thus, prior to the layout by using a plurality of cells of a semiconductor integrated circuit, whether the cell between a plurality of types that are used to fit together when placed adjacently of each cell by previously verified when replaced on the left and right with each other in a state turned over one of the case and the cell interchanged between cells in the left and right from each other for all combinations, the arrangement of the cells to the substrate, to quickly determine the wiring be able to.

【0007】 [0007]

【実施例】以下、本発明の好適実施例を添付の図面について詳しく説明する。 BRIEF DESCRIPTION preferred embodiments the accompanying drawings in detail of the present invention.

【0008】図1は、本発明が適用されたレイアウト検証装置が組み込まれた半導体集積回路の設計装置の構成を示すブロック図である。 [0008] Figure 1 is a block diagram showing the configuration of a design device of a semiconductor integrated circuit layout verification apparatus to which the present invention is applied is incorporated. 本実施例ではスタンダードセルを用いたLSIの設計を行う設計装置について説明する。 Designing apparatus will be described for performing the LSI design using standard cells in this embodiment. この設計装置は、実際にレイアウト処理などを行う処理部1と、各種スタンダードセルのレイアウトデータや各種部品のレイアウトデータを記憶する記憶部2と、 The design system comprises a processing unit 1 is actually performed and the layout process, a storage unit 2 for storing the layout data of the layout data and various parts of various standard cells,
操作者とのインタフェースとしてのディスプレイ3、キーボード4及びポインティングデバイス5とを有している。 Display 3 as an interface with the operator, and a keyboard 4 and a pointing device 5. ここで、処理部1には、後記する検証処理を行うための検証手段としての検証処理部1aが設けられている。 Here, the processing unit 1, the verification processing unit 1a as verification means for performing the verification process to be described later is provided.

【0009】図2は本実施例に於ける検証処理の要部を説明するフローチャートである。 [0009] FIG. 2 is a flow chart illustrating a major part of the in the verification process according to the present embodiment. 尚、このフローを実行する前に設計すべきLSIに使用される各スタンダードセルが選択されており、かつ選択されたスタンダードセルの基板への配置は行われていない。 Incidentally, and each standard cell is selected for use in the LSI to be designed before running this flow, and arranged on the substrate of the selected standard cell is not performed.

【0010】まず、ステップ1にて記憶部2に記憶された各スタンダードセルのうち、設計すべきLSIに使用される各スタンダードセルに識別番号を割り振り(図3)、ステップ2にて識別番号が付与されたスタンダードセルから1種類または2種類のセルを2つ選択する。 [0010] First, among the standard cells stored at step 1 in the storage unit 2 allocates an identification number to each standard cells used in the LSI to be designed (Fig. 3), the identification number at step 2 two selecting one or two cells from the granted standard cells.
そして、ステップ3〜ステップ6にて、選択されたセル同士を互いに隣接して配置してその配置がデザインルールを満たしているかのレイアウト検証を、セル同士を互いに左右に入れ替えた場合及びセルの一方を裏返した状態で互いに左右に入れ替えた場合について検証処理部1 Then, in step 3 to step 6, the arrangement or layout verification meets design rule, one of the case and cell interchanged between cells to the left and right mutually positioned adjacent each other between cells that are selected a case in which replacement to the right and left with each other in a state in which inside out verification processing unit 1
aで行う。 Carried out in a. 次に、ステップ7にて設計すべきLSIに使用されるスタンダードセルの全ての組み合わせについて上記検証を行ったか否かを判断し、全ての組み合わせについて上記検証を行っていなければステップ2に戻り、 Then, for all combinations of standard cells used in the LSI to be designed in steps 7 and checked if the above verification, it returns to Step 2 if not subjected to the verification of all the combinations,
行っていればこのルーチンを終了する。 If you going to end this routine. また図4に、選択されたセル同士を互いに左右に入れ替えた場合及びセルの一方を裏返した状態で互いに左右に入れ替えた場合の配置(4種類)の組み合わせを模式的に示す。 Also in Figure 4, it shows a combination of the arrangement in the case of interchanging the right and left with each other in a state of turn over one of the case and the cell interchanged in lateral cells each other are selected from each other (four) schematically.

【0011】このようにLSIに使用されるスタンダードセルの全ての組み合わせについて上記検証を行った後、図示されていないが、デザインルールを満たしていない組み合わせが発見されると、その旨をディスプレイ3に表示し、使用するセルの交換、設計変更若しくはセルの配置時に条件を付加するかなどについて操作者からの指示を仰ぎ、再度上記ステップ1〜ステップ7の処理を行う。 [0011] After the above-mentioned verification for all combinations of such a standard cell used in the LSI, although not shown, when the combination does not meet the design rule is found, to that effect on the display 3 displaying, exchange of cells used for and whether to add a condition during placement of the design change or cell Allegiance an instruction from the operator, performs the processes in steps 1 to 7 again. また、デザインルールを満たしていない組み合わせが発見されなければ、処理部1にて各セルの基板への配置処理を行う。 Further, if the combination does not meet the design rule is found, it performs the arrangement processing of the substrate of each cell in the processing unit 1.

【0012】 [0012]

【発明の効果】上記した説明により明らかなように、本発明による半導体集積回路のレイアウト検証装置及び検証方法によれば、半導体集積回路のレイアウト設計を行う前に、使用される複数種類のセル同士を隣接して配置した場合に互いに適合するか否かを、各セルの全ての組み合わせについてセル同士を互いに左右に入れ替えた場合及びセルの一方を裏返した状態で互いに左右に入れ替えた場合について検証しておくことにより、基板への各セルの配置、配線を速やかに決定することができ、配置のエラーによる再設計などの必要がなくなるため設計期間を短縮できる。 [Effect of the Invention] As is apparent from the foregoing description, according to the layout verification apparatus and verification method of a semiconductor integrated circuit according to the present invention, before performing the layout design of a semiconductor integrated circuit, a plurality of types of cells that are used together the whether fit together when placed adjacently, examines if replaced to the left and right with each other in a state turned over one of the case and the cell interchanged between cells in the left and right from each other for all the combinations of the cells by previously, the arrangement of the cells to the substrate, the wiring can be quickly determined, can shorten the design period for eliminating the need for such re-design by errors of placement.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明が適用された半導体集積回路の設計装置の概略構成を示すブロック図である。 1 is a block diagram showing the schematic configuration of a design device of a semiconductor integrated circuit to which the present invention is applied.

【図2】図1の設計装置にて行われるレイアウト検証の処理手順を示すフローチャートである。 Is a flowchart illustrating a processing procedure of a layout verification performed by the FIG. 2 design apparatus of FIG.

【図3】図1の設計装置にて設計されるLSIに使用されるスタンダードセルに1からn迄の識別番号を割り振った状態を示す説明図である。 3 is an explanatory diagram showing a state in which assigned an identification number from 1 to the standard cell for use in LSI to be designed to n in the design device of FIG.

【図4】識別番号1、2のスタンダードセルの隣接状態の組み合わせを示す説明図である。 4 is an explanatory diagram showing a combination of the adjacent state of the standard cells of the identification numbers 1 and 2.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 処理部 1a 検証処理部 2 記憶部 3 ディスプレイ 4 キーボード 5 ポインティングデバイス 1 processing section 1a verification processing unit 2 memory unit 3 display 4 keyboard 5 pointing device

Claims (4)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 作成すべき半導体集積回路に使用される複数種類のセルを配置した場合に互いに適合するか否かを前記半導体集積回路の設計前に検証するための半導体集積回路のレイアウト検証装置であって、 前記複数種類のセルのレイアウトデータを記憶する手段と、 前記記憶された各セルのレイアウトデータから2つのデータを抽出して実際に前記セル同士を隣接して配置した場合に互いに適合するか否かを検証する手段とを有し、 前記各セルの全ての組み合わせについて前記検証手段による検証を行うことを特徴とするレイアウト検証装置。 1. A layout verification apparatus for a semiconductor integrated circuit for verifying whether the fit together when placed a plurality of types of cells used in a semiconductor integrated circuit to be created before the design of the semiconductor integrated circuit a is, fit together when placed plural types and means for storing the layout data of the cell of actually the adjacent cells with each other to extract two data from the layout data of each cell is the memory and means for verifying whether, layout verification apparatus characterized by performing the verification by the verification means for all combinations of the respective cells.
  2. 【請求項2】 前記検証手段が、前記セル同士を互いに左右に入れ替えた場合及び前記セルの一方を裏返した状態で互いに左右に入れ替えた場合に互いに適合するか否かを検証することを特徴とする請求項1に記載のレイアウト検証装置。 Wherein said verification means, and wherein the verifying whether the fit together when replaced on the left and right with each other in a state turned over one of the case and the cell replaced the right and left the cell together with each other layout verification apparatus according to claim 1.
  3. 【請求項3】 作成すべき半導体集積回路に使用される複数種類のセルを配置した場合に互いに適合するか否かを前記半導体集積回路の設計前に検証するための半導体集積回路のレイアウト検証方法であって、 前記複数種類のセルのレイアウトデータから2つのセルレイアウトデータ同士を抽出して実際に前記セル同士を隣接して配置した場合に互いに適合するか否かを前記各セルの全ての組み合わせについて前記半導体集積回路の設計前に検証することを特徴とするレイアウト検証方法。 3. A layout verification method of a semiconductor integrated circuit for verifying whether the fit together when placed a plurality of types of cells used in a semiconductor integrated circuit to be created before the design of the semiconductor integrated circuit a is, all combinations of the plurality of types of said each cell whether the fit together when placed from the layout data of two cell layout data between actually the cells to each other adjacent to the extracts of cells layout verification method characterized by verifying prior design of the semiconductor integrated circuit for.
  4. 【請求項4】 前記検証過程が、前記セル同士を互いに左右に入れ替えた場合及び前記セルの一方を裏返した状態で互いに左右に入れ替えた場合に互いに適合するか否かを検証する過程からなることを特徴とする請求項3 Wherein said verification process, that consists the process of verifying whether the fit together when replaced on the left and right with each other in a state turned over one of the case and the cell replaced the right and left the cell together with each other claim 3, wherein
    に記載のレイアウト検証方法。 Layout verification method according to.
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Cited By (3)

* Cited by examiner, † Cited by third party
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US6665086B2 (en) 1996-11-21 2003-12-16 Ricoh Silicon Valley, Inc. Automatic and transparent archiving of documents and document information
US7170629B2 (en) 1998-11-13 2007-01-30 Ricoh Company, Ltd. Automatic and transparent document archiving
US7978361B2 (en) 1996-11-21 2011-07-12 Ricoh Company, Ltd. Automatic and transparent document archiving

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