JPH07114283B2 - 薄膜半導体装置 - Google Patents
薄膜半導体装置Info
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- JPH07114283B2 JPH07114283B2 JP16979288A JP16979288A JPH07114283B2 JP H07114283 B2 JPH07114283 B2 JP H07114283B2 JP 16979288 A JP16979288 A JP 16979288A JP 16979288 A JP16979288 A JP 16979288A JP H07114283 B2 JPH07114283 B2 JP H07114283B2
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- thin film
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、薄膜半導体装置に関し、特に、アクティブマ
トリクス液晶表示装置において、絵素毎に設けられるス
イッチング素子などに用いられる薄膜半導体装置に関す
る。
トリクス液晶表示装置において、絵素毎に設けられるス
イッチング素子などに用いられる薄膜半導体装置に関す
る。
従来の技術 アクティブマトリクス液晶表示装置では、液晶表示部の
絵素電極と、これに対向する帯状電極との間へ印加する
制御電圧などによって、液晶表示部の表示状態が制御さ
れる。この制御電圧は、従来から、TFTと略称される薄
膜トランジスタなどを設けて制御される。すなわち、各
絵素電極の近傍において、相互に交差しているゲート電
極用配線およびソース電極用配線に信号を入力し、薄膜
トランジスタを動作させ、ドレイン電極と接続された各
絵素電極と、これに対向する帯状電極との間に電圧を印
加することによって、液晶表示部の表示状態の制御が行
われる。
絵素電極と、これに対向する帯状電極との間へ印加する
制御電圧などによって、液晶表示部の表示状態が制御さ
れる。この制御電圧は、従来から、TFTと略称される薄
膜トランジスタなどを設けて制御される。すなわち、各
絵素電極の近傍において、相互に交差しているゲート電
極用配線およびソース電極用配線に信号を入力し、薄膜
トランジスタを動作させ、ドレイン電極と接続された各
絵素電極と、これに対向する帯状電極との間に電圧を印
加することによって、液晶表示部の表示状態の制御が行
われる。
第４図は従来の薄膜半導体装置の平面図であり、第５図
は第４図の切断面線Ｖ−Ｖから見た断面図である。第４
図および第５図を参照して、従来の薄膜トランジスタ１
を説明する。基板２の上には、クロムなどから成るゲー
ト電極用配線３が形成され、さらに他の電極と前記ゲー
ト電極用配線３との間などの絶縁のために、窒化シリコ
ンなどから成るゲート絶縁膜４が形成される。
は第４図の切断面線Ｖ−Ｖから見た断面図である。第４
図および第５図を参照して、従来の薄膜トランジスタ１
を説明する。基板２の上には、クロムなどから成るゲー
ト電極用配線３が形成され、さらに他の電極と前記ゲー
ト電極用配線３との間などの絶縁のために、窒化シリコ
ンなどから成るゲート絶縁膜４が形成される。
ゲート電極用配線３上を覆うゲート絶縁膜４上には、薄
膜トランジスタ１のチャンネル領域となり得るアモルフ
ァスシリコンなどの半導体層５が形成される。半導体層
５の上には、保護絶縁膜６が堆積され、写真蝕刻法など
によって、中央付近が残るように形成される。保護絶縁
膜６の取除かれた半導体層５上には、ソース電極および
ドレイン電極の形成のために、リンがドープされて多数
キャリアが電子となっているn+−アモルファスシリコン
などのn+形半導体層7a,7bが形成される。各n+形半導体
層7a,7bは保護絶縁膜６の端部をも覆っており、保護絶
縁膜６上において各n+形半導体層7a,7bは、接触せずに
対向する位置に形成される。保護絶縁膜６とn+形半導体
層7a,7bとによって、半導体層５の一方の表面は完全に
覆われる。
膜トランジスタ１のチャンネル領域となり得るアモルフ
ァスシリコンなどの半導体層５が形成される。半導体層
５の上には、保護絶縁膜６が堆積され、写真蝕刻法など
によって、中央付近が残るように形成される。保護絶縁
膜６の取除かれた半導体層５上には、ソース電極および
ドレイン電極の形成のために、リンがドープされて多数
キャリアが電子となっているn+−アモルファスシリコン
などのn+形半導体層7a,7bが形成される。各n+形半導体
層7a,7bは保護絶縁膜６の端部をも覆っており、保護絶
縁膜６上において各n+形半導体層7a,7bは、接触せずに
対向する位置に形成される。保護絶縁膜６とn+形半導体
層7a,7bとによって、半導体層５の一方の表面は完全に
覆われる。
n+形半導体層7a,7bの一方にはソース電極用配線８が、
他方にはドレイン電極用配線９がクロムなどによって形
成される。ドレイン電極用配線９において、n+形半導体
と反対側の端部は、液晶表示部の絵素電極10と電気的に
接続される。
他方にはドレイン電極用配線９がクロムなどによって形
成される。ドレイン電極用配線９において、n+形半導体
と反対側の端部は、液晶表示部の絵素電極10と電気的に
接続される。
第４図の従来例の保護絶縁膜６、n+形半導体層7a,7bお
よびソース、ドレイン電極用配線8,9において、n+形半
導体層7a,7bが対向する方向と交差する方向のそれぞれ
の幅1,l2,l3は、 １≧12＞l3 …（１） の関係が満足するように選ばれる。
よびソース、ドレイン電極用配線8,9において、n+形半
導体層7a,7bが対向する方向と交差する方向のそれぞれ
の幅1,l2,l3は、 １≧12＞l3 …（１） の関係が満足するように選ばれる。
発明が解決しようとする課題 上述のような構造をもつ従来の薄膜トランジスタ１が液
晶表示部の表示動作のスイッチング素子に使用される場
合、光照射下で長時間の動作を行うと、n+形半導体層7
a,7bを通過して、または、基板２の薄膜トランジスタ１
の形成されてない表面方向から半導体層５に光が到達す
る場合がある。この到達した光のエネルギによって、半
導体層５内に電子・正孔対から成るキャリアが発生す
る。このキャリアが、第４図に２重斜線で示されるソー
ス、ドレイン電極間方向の電界強度の弱い領域Ａ、すな
わちチャンネル電流密度の低い領域に蓄積される。この
蓄積されたキャリアは、ゲート電極用配線３に印加され
るゲート・ドレイン電圧Vgdによって、ゲート絶縁膜４
へトラップされる。
晶表示部の表示動作のスイッチング素子に使用される場
合、光照射下で長時間の動作を行うと、n+形半導体層7
a,7bを通過して、または、基板２の薄膜トランジスタ１
の形成されてない表面方向から半導体層５に光が到達す
る場合がある。この到達した光のエネルギによって、半
導体層５内に電子・正孔対から成るキャリアが発生す
る。このキャリアが、第４図に２重斜線で示されるソー
ス、ドレイン電極間方向の電界強度の弱い領域Ａ、すな
わちチャンネル電流密度の低い領域に蓄積される。この
蓄積されたキャリアは、ゲート電極用配線３に印加され
るゲート・ドレイン電圧Vgdによって、ゲート絶縁膜４
へトラップされる。
第６図は、ゲート・ドレイン電圧Vgdとドレイン電流Id
との特性を示すグラフである。前記到達した光によって
半導体層５にキャリアが発生する以前は、ゲート・ドレ
イン電圧Vgdとドレイン電流Idとの特性は、第６図の実
線で示される関係にある。しかし、光照射によって半導
体層５にキャリアが発生した後には、ゲート・ドレイン
電圧Vgdとドレイン電流Idとの特性は、第６図の実線の
位置から破線で示される位置へ移動する。
との特性を示すグラフである。前記到達した光によって
半導体層５にキャリアが発生する以前は、ゲート・ドレ
イン電圧Vgdとドレイン電流Idとの特性は、第６図の実
線で示される関係にある。しかし、光照射によって半導
体層５にキャリアが発生した後には、ゲート・ドレイン
電圧Vgdとドレイン電流Idとの特性は、第６図の実線の
位置から破線で示される位置へ移動する。
すなわち、前述のトラップされたキャリアを有するソー
ス、ドレイン電極間方向の電界強度の弱い領域Ａがチャ
ンネルに類似の働きをしている。したがって、従来の構
造をもつ薄膜トランジスタ１は、光照射下で長時間動作
を行うと、液晶表示部を表示を行わないオフ状態となる
ようにゲート・ドレイン電圧Vgdを制御した場合であっ
ても、オフ電流を示すべきドレイン電流Idが流れるの
で、スイッチング素子が遮断状態とならず、絵素電極10
に電圧が印加される。このため、液晶表示部の表示ムラ
が発生したり、コントラストが低下する場合がある。す
なわち、薄膜トランジスタ１の動作上の品質の劣化に伴
い、該薄膜トランジスタ１を備える液晶表示部としての
品質の信頼性も劣ることになる。
ス、ドレイン電極間方向の電界強度の弱い領域Ａがチャ
ンネルに類似の働きをしている。したがって、従来の構
造をもつ薄膜トランジスタ１は、光照射下で長時間動作
を行うと、液晶表示部を表示を行わないオフ状態となる
ようにゲート・ドレイン電圧Vgdを制御した場合であっ
ても、オフ電流を示すべきドレイン電流Idが流れるの
で、スイッチング素子が遮断状態とならず、絵素電極10
に電圧が印加される。このため、液晶表示部の表示ムラ
が発生したり、コントラストが低下する場合がある。す
なわち、薄膜トランジスタ１の動作上の品質の劣化に伴
い、該薄膜トランジスタ１を備える液晶表示部としての
品質の信頼性も劣ることになる。
第７図は、薄膜半導体装置の第２の従来例の平面図であ
る。第４図と同一の参照符号は、同一または相当部分を
示す。第７図の切断面線Ｖ−Ｖから見た断面図は、第５
図と同様である。第４図の薄膜トランジスタ１との相異
点は、半導体層５の形状の違いと、保護絶縁膜６とn+形
半導体層7a,7bとの大きさの違いとである。第７図の保
護絶縁膜６、n+形半導体層7a,7bおよびソース、ドレイ
ン電極用配線8,9において、第４図で示される方向と同
一方向の各幅の長さ1,l2,l3は、 l2≧１＞l3 …（２） の関係を満足するように選ばれる。
る。第４図と同一の参照符号は、同一または相当部分を
示す。第７図の切断面線Ｖ−Ｖから見た断面図は、第５
図と同様である。第４図の薄膜トランジスタ１との相異
点は、半導体層５の形状の違いと、保護絶縁膜６とn+形
半導体層7a,7bとの大きさの違いとである。第７図の保
護絶縁膜６、n+形半導体層7a,7bおよびソース、ドレイ
ン電極用配線8,9において、第４図で示される方向と同
一方向の各幅の長さ1,l2,l3は、 l2≧１＞l3 …（２） の関係を満足するように選ばれる。
第７図のような構造の薄膜トランジスタにおいても、や
はり２重斜線部で示されるソース、ドレイン電極間方向
の電界の弱い領域Ａが存在する。したがって、光照射下
で長時間の動作を行うと、半導体層５内にキャリアが発
生し、前記ソース、ドレイン電極間方向の電界の弱い領
域Ａに蓄積する。このキャリアが原因となり、第４図の
薄膜トランジスタ１と同様に、ゲート・ドレイン電圧Vg
dとドレイン電流Idとの特性が変化し、薄膜トランジス
タの動作上の品質が劣化する。このため液晶表示部とし
ての品質の信頼性も劣る。
はり２重斜線部で示されるソース、ドレイン電極間方向
の電界の弱い領域Ａが存在する。したがって、光照射下
で長時間の動作を行うと、半導体層５内にキャリアが発
生し、前記ソース、ドレイン電極間方向の電界の弱い領
域Ａに蓄積する。このキャリアが原因となり、第４図の
薄膜トランジスタ１と同様に、ゲート・ドレイン電圧Vg
dとドレイン電流Idとの特性が変化し、薄膜トランジス
タの動作上の品質が劣化する。このため液晶表示部とし
ての品質の信頼性も劣る。
本発明の目的は、上述のような問題点を解決するためで
あり、光照射下で長時間の動作を行っても、半導体装置
の特性が変化して半導体装置の動作上の品質が劣化する
ことを防止することができ、よって品質の信頼性を向上
することができる薄膜半導体装置を提供することにあ
る。
あり、光照射下で長時間の動作を行っても、半導体装置
の特性が変化して半導体装置の動作上の品質が劣化する
ことを防止することができ、よって品質の信頼性を向上
することができる薄膜半導体装置を提供することにあ
る。
課題を解決するための手段 本発明は、基板と、 基板上に形成されるゲート電極と、 ゲート電極と基板との上に形成される第１絶縁膜と、 ゲート電極の上方で第１絶縁膜上に形成される第１半導
体層と、 第１半導体層上の中央付近だけに形成される第２絶縁膜
と、 第１半導体層および第２絶縁膜上にわたって、第２絶縁
膜上で相互に間隔をあけて対向して、形成されるソー
ス、ドレインのための第２半導体層と、 各第２半導体層上にそれぞれ形成されるソース、ドレイ
ン電極とを含む薄膜半導体装置において、 ソース、ドレイン電極が対向する方向と交差する方向に
沿って、第２絶縁膜と第２半導体層とソース、ドレイン
電極との各長さを、それぞれl4,l5,l6とするとき、 l6＞l5＞l4 に選ぶことを特徴とする薄膜半導体装置である。
体層と、 第１半導体層上の中央付近だけに形成される第２絶縁膜
と、 第１半導体層および第２絶縁膜上にわたって、第２絶縁
膜上で相互に間隔をあけて対向して、形成されるソー
ス、ドレインのための第２半導体層と、 各第２半導体層上にそれぞれ形成されるソース、ドレイ
ン電極とを含む薄膜半導体装置において、 ソース、ドレイン電極が対向する方向と交差する方向に
沿って、第２絶縁膜と第２半導体層とソース、ドレイン
電極との各長さを、それぞれl4,l5,l6とするとき、 l6＞l5＞l4 に選ぶことを特徴とする薄膜半導体装置である。
作用 本発明に従えば、基板12上にゲート電極13と第１絶縁膜
14と第１半導体層15と第２絶縁膜16とソース、ドレイン
のための第２半導体層17a,17bとソース、ドレイン電極1
8,19とがこの順序で形成された薄膜半導体装置におい
て、ソース、ドレイン電極18,19が対向する方向（第１
図および第２図の左右方向）と交差する方向（第１図お
よび第２図の上下方向）に沿う第２半導体層17a,17bの
長さl5とソース、ドレイン電極18,19の長さl6とを、l6
＞l5に選ぶ。
14と第１半導体層15と第２絶縁膜16とソース、ドレイン
のための第２半導体層17a,17bとソース、ドレイン電極1
8,19とがこの順序で形成された薄膜半導体装置におい
て、ソース、ドレイン電極18,19が対向する方向（第１
図および第２図の左右方向）と交差する方向（第１図お
よび第２図の上下方向）に沿う第２半導体層17a,17bの
長さl5とソース、ドレイン電極18,19の長さl6とを、l6
＞l5に選ぶ。
したがって、前記第１半導体層15の中に、ソース、ドレ
イン電極18,19間方向の電界強度の弱い領域が存在しな
いので、半導体装置を光照射下で長時間の使用などの場
合があっても、照射される光によって発生するキャリア
が蓄積されることが防止できる。これにより、半導体装
置の特性が望まなくない方に変化することが防止でき
る。
イン電極18,19間方向の電界強度の弱い領域が存在しな
いので、半導体装置を光照射下で長時間の使用などの場
合があっても、照射される光によって発生するキャリア
が蓄積されることが防止できる。これにより、半導体装
置の特性が望まなくない方に変化することが防止でき
る。
また本発明に従えば、前記交差する方向に沿う第２絶縁
膜16の長さl4と第２半導体層17a,17bの長さl5とを、l5
＞l4に選び、これによって前述の第７図に関連して述べ
た従来例に比べて第１半導体層15に重畳されるソース、
ドレイン電極18,19の割合が大きくなり、光による悪影
響を、さらに受けにくい薄膜半導体装置を実現すること
ができるようになる。
膜16の長さl4と第２半導体層17a,17bの長さl5とを、l5
＞l4に選び、これによって前述の第７図に関連して述べ
た従来例に比べて第１半導体層15に重畳されるソース、
ドレイン電極18,19の割合が大きくなり、光による悪影
響を、さらに受けにくい薄膜半導体装置を実現すること
ができるようになる。
実施例 第３図は、本発明の薄膜半導体装置を装備する液晶表示
装置の一断面を示す斜視図である。基板12の一方の表面
には、１本しか図示されていないが、一定間隔毎に第３
図の左右方向に延びるゲート電極用配線13が形成され、
さらにゲート絶縁膜（第１絶縁膜）14がゲート電極用配
線13の形成された一方の表面全域に形成される。このゲ
ート絶縁膜14の上を、ゲート電極用配線13と交差する方
向で、一定間隔毎に、ソース電極用配線18が形成され
る。ゲート電極用配線13とソース電極用配線18の各交点
の近傍において、ゲート電極用配線13上のゲート絶縁膜
14上には、本発明の構造をもつ薄膜トランジスタ11が形
成される。薄膜トランジスタ11からはドレイン電極用配
線19が形成されており、さらに絵素電極20が形成され
る。基板12に形成された上述の構造の上に配向膜21が形
成されている。
装置の一断面を示す斜視図である。基板12の一方の表面
には、１本しか図示されていないが、一定間隔毎に第３
図の左右方向に延びるゲート電極用配線13が形成され、
さらにゲート絶縁膜（第１絶縁膜）14がゲート電極用配
線13の形成された一方の表面全域に形成される。このゲ
ート絶縁膜14の上を、ゲート電極用配線13と交差する方
向で、一定間隔毎に、ソース電極用配線18が形成され
る。ゲート電極用配線13とソース電極用配線18の各交点
の近傍において、ゲート電極用配線13上のゲート絶縁膜
14上には、本発明の構造をもつ薄膜トランジスタ11が形
成される。薄膜トランジスタ11からはドレイン電極用配
線19が形成されており、さらに絵素電極20が形成され
る。基板12に形成された上述の構造の上に配向膜21が形
成されている。
一方、基板12に対向する対向基板22の一方の表面には、
第３図の左右方向に伸びる複数の帯状電極23が形成さ
れ、その帯状電極23が形成された表面に配向膜24が形成
される。配向膜21と配向膜24との間には、液晶25が注入
されている。
第３図の左右方向に伸びる複数の帯状電極23が形成さ
れ、その帯状電極23が形成された表面に配向膜24が形成
される。配向膜21と配向膜24との間には、液晶25が注入
されている。
上述の構造を持つ液晶表示部は、ゲート電極用配線13と
ソース電極用配線18に送出する信号を制御することによ
って、帯状電極23と絵素電極20との間に印加される電圧
が制御され、液晶表示が行われる。
ソース電極用配線18に送出する信号を制御することによ
って、帯状電極23と絵素電極20との間に印加される電圧
が制御され、液晶表示が行われる。
第１図は本発明の一実施例である薄膜半導体装置の平面
図であり、第２図は第１図の切断面線II−IIから見た断
面図である。第１図および第２図を参照して、液晶表示
装置のスイッチング素子として働く薄膜トランジスタ11
を説明する。基板12の上に、まず、クロムなどから成る
ゲート電極用配線13が形成される。このゲート電極用配
線13が形成された基板12の一方の表面全域には、窒化シ
リコンなどから成るゲート絶縁膜14が形成される。この
ゲート絶縁膜14は、基板12上に形成されるゲート電極用
配線13と後述される半導体層や他の電極用配線との電気
的な絶縁のために設けられる。
図であり、第２図は第１図の切断面線II−IIから見た断
面図である。第１図および第２図を参照して、液晶表示
装置のスイッチング素子として働く薄膜トランジスタ11
を説明する。基板12の上に、まず、クロムなどから成る
ゲート電極用配線13が形成される。このゲート電極用配
線13が形成された基板12の一方の表面全域には、窒化シ
リコンなどから成るゲート絶縁膜14が形成される。この
ゲート絶縁膜14は、基板12上に形成されるゲート電極用
配線13と後述される半導体層や他の電極用配線との電気
的な絶縁のために設けられる。
ゲート電極用配線13上を覆うゲート絶縁膜14の表面に、
薄膜トランジスタ11のチャンネルとなるアモルファスシ
リコン膜などの半導体層（第１半導体層）15と窒化シリ
コンなどから成る保護絶縁膜（第２絶縁膜）16とを連続
して堆積する。最上部へ積まれた保護絶縁膜16は、フォ
トレジストを用いた写真蝕刻法などを利用して、半導体
層15上の中央付近だけが残る形状に形成される。
薄膜トランジスタ11のチャンネルとなるアモルファスシ
リコン膜などの半導体層（第１半導体層）15と窒化シリ
コンなどから成る保護絶縁膜（第２絶縁膜）16とを連続
して堆積する。最上部へ積まれた保護絶縁膜16は、フォ
トレジストを用いた写真蝕刻法などを利用して、半導体
層15上の中央付近だけが残る形状に形成される。
保護絶縁膜16を境界部として両側部が露出している半導
体層15の表面に、ソース電極およびドレイン電極の形成
のために、それぞれアモルファスシリコン膜に、リンを
ドープしたn+−アモルファスシリコン膜などのn+形半導
体層（第２半導体層）17a,17bが保護絶縁膜16上で接触
せずに対向するように堆積される。したがって、半導体
層15のゲート絶縁膜14に面してない表面は、保護絶縁膜
16と各n+形半導体層17a,17bとによって完全に覆われ
る。また、この堆積されたn+形半導体層17a,17bは、半
導体層15と共に外周がゲート電極用配線13上の領域内に
納まるように形成される。前述の構造によって、基板12
の部品が形成されていない他方の表面からの光が半導体
層15へ到達することはない。
体層15の表面に、ソース電極およびドレイン電極の形成
のために、それぞれアモルファスシリコン膜に、リンを
ドープしたn+−アモルファスシリコン膜などのn+形半導
体層（第２半導体層）17a,17bが保護絶縁膜16上で接触
せずに対向するように堆積される。したがって、半導体
層15のゲート絶縁膜14に面してない表面は、保護絶縁膜
16と各n+形半導体層17a,17bとによって完全に覆われ
る。また、この堆積されたn+形半導体層17a,17bは、半
導体層15と共に外周がゲート電極用配線13上の領域内に
納まるように形成される。前述の構造によって、基板12
の部品が形成されていない他方の表面からの光が半導体
層15へ到達することはない。
その後、各n+半導体層17a,17bの上に、ソース電極用配
線18およびドレイン電極用配線19がクロムなどによって
形成される。上述のように堆積され形成された保護絶縁
膜16、n+半導体層17a,17bさらにソース、ドレイン電極
用配線18,19において、各n+半導体層17a,17bが対向する
方向と交差する方向の各幅の長さl4,l5,l6は、 l6＞l5＞l4 …（３） の関係を満足するように選ばれる。
線18およびドレイン電極用配線19がクロムなどによって
形成される。上述のように堆積され形成された保護絶縁
膜16、n+半導体層17a,17bさらにソース、ドレイン電極
用配線18,19において、各n+半導体層17a,17bが対向する
方向と交差する方向の各幅の長さl4,l5,l6は、 l6＞l5＞l4 …（３） の関係を満足するように選ばれる。
ドレイン電極用配線19において、n+形半導体層17bとの
接続が行われていない端部は、液晶表示部の絵素電極20
と電気的に接続される。
接続が行われていない端部は、液晶表示部の絵素電極20
と電気的に接続される。
上述の構造によれば、各n+形半導体層17a,17bの対向す
る方向と交差する方向において、半導体層15の最長部の
幅l5よりも、ソース、ドレイン電極用配線18,19の幅l6
の方が大きいので、従来のように、半導体層15内にソー
ス、ドレイン電極間方向の電界強度の弱い領域Ａが存在
しない。よって、光照射下で長時間の動作が行われる場
合、照射される光によって半導体層15内にキャリアが発
生しても、そのキャリアは蓄積されない。したがって、
ゲート・ドレイン電圧Vgdとドレイン電流Idとの特性の
変化は、無視できる程小さい。
る方向と交差する方向において、半導体層15の最長部の
幅l5よりも、ソース、ドレイン電極用配線18,19の幅l6
の方が大きいので、従来のように、半導体層15内にソー
ス、ドレイン電極間方向の電界強度の弱い領域Ａが存在
しない。よって、光照射下で長時間の動作が行われる場
合、照射される光によって半導体層15内にキャリアが発
生しても、そのキャリアは蓄積されない。したがって、
ゲート・ドレイン電圧Vgdとドレイン電流Idとの特性の
変化は、無視できる程小さい。
上述の実施例においては、ソース、ドレイン電極は、ア
モルファスシリコン膜にリンをドープしてn+形半導体層
17a,17bを用いていたが、砒素をアモルファスシリコン
膜にドープしてn+形半導体層17a,17bを形成してもよ
い。また、n+形半導体層の代わりに、アモルファスシリ
コン膜にホウ素をドープしてp+形半導体層を形成して
も、薄膜トランジスタの構造として利用できる。
モルファスシリコン膜にリンをドープしてn+形半導体層
17a,17bを用いていたが、砒素をアモルファスシリコン
膜にドープしてn+形半導体層17a,17bを形成してもよ
い。また、n+形半導体層の代わりに、アモルファスシリ
コン膜にホウ素をドープしてp+形半導体層を形成して
も、薄膜トランジスタの構造として利用できる。
発明の効果 本発明によれば、ソース、ドレイン電極18,19が対向す
る方向と交差する方向に沿う第２半導体層17a,17bの長
さl5と、ソース、ドレイン電極18,19の長さl6とを、l6
＞l5に選ぶことによって、第１半導体層15にソース、ド
レイン電極18,19間方向の電界強度の弱い領域が存在し
ないため、光照射下において長時間動作を行っても、照
射される光のために発生するキャリアが第１半導体層15
内に蓄積される量は極少ない。したがって第１絶縁膜14
中へトラップされるキャリアも極少ないので、このトラ
ップされたキャリアが原因となる半導体装置の特性の変
化は無視できる程小さい。したがって、半導体装置の動
作上の品質が劣化することを防ぐことができ、薄膜半導
体装置としての品質の信頼性が向上する。
る方向と交差する方向に沿う第２半導体層17a,17bの長
さl5と、ソース、ドレイン電極18,19の長さl6とを、l6
＞l5に選ぶことによって、第１半導体層15にソース、ド
レイン電極18,19間方向の電界強度の弱い領域が存在し
ないため、光照射下において長時間動作を行っても、照
射される光のために発生するキャリアが第１半導体層15
内に蓄積される量は極少ない。したがって第１絶縁膜14
中へトラップされるキャリアも極少ないので、このトラ
ップされたキャリアが原因となる半導体装置の特性の変
化は無視できる程小さい。したがって、半導体装置の動
作上の品質が劣化することを防ぐことができ、薄膜半導
体装置としての品質の信頼性が向上する。
さらに本発明によれば、前記交差する方向に沿う第２絶
縁膜16の長さl4と第２半導体層17a,17bの長さl5とを、l
5＞l4に選び、これによって前述の第７図に関連して述
べた従来例に比べて第１半導体層15に重畳されるソー
ス、ドレイン電極18,19の割合が大きくなり、これによ
って第７図の従来例に比べて光の悪影響を受けない薄膜
半導体装置を実現することができるようになる。
縁膜16の長さl4と第２半導体層17a,17bの長さl5とを、l
5＞l4に選び、これによって前述の第７図に関連して述
べた従来例に比べて第１半導体層15に重畳されるソー
ス、ドレイン電極18,19の割合が大きくなり、これによ
って第７図の従来例に比べて光の悪影響を受けない薄膜
半導体装置を実現することができるようになる。
第１図は本発明の一実施例である薄膜半導体装置の平面
図、第２図は第１図の切断面線II−IIから見た断面図、
第３図は本発明の薄膜半導体装置を装備する液晶表示部
の一断面を示す斜視図、第４図は従来の薄膜半導体装置
の平面図、第５図は第４図の切断面線Ｖ−Ｖから見た断
面図、第６図はゲート・ドレイン電圧Vgdとドレイン電
流Idとの特性を示すグラフ、第７図は薄膜半導体装置の
第２の従来例の平面図である。 11…薄膜トランジスタ、13…ゲート電極用配線、14…ゲ
ート絶縁膜、15…半導体層、16…保護絶縁膜、17a,17b
…n+形半導体層、18…ソース電極用配線、19…ドレイン
電極用配線
図、第２図は第１図の切断面線II−IIから見た断面図、
第３図は本発明の薄膜半導体装置を装備する液晶表示部
の一断面を示す斜視図、第４図は従来の薄膜半導体装置
の平面図、第５図は第４図の切断面線Ｖ−Ｖから見た断
面図、第６図はゲート・ドレイン電圧Vgdとドレイン電
流Idとの特性を示すグラフ、第７図は薄膜半導体装置の
第２の従来例の平面図である。 11…薄膜トランジスタ、13…ゲート電極用配線、14…ゲ
ート絶縁膜、15…半導体層、16…保護絶縁膜、17a,17b
…n+形半導体層、18…ソース電極用配線、19…ドレイン
電極用配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 広部 俊彦 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (56)参考文献 特開 昭63−158875（ＪＰ，Ａ) 特開 昭62−179767（ＪＰ，Ａ) 特開 昭62−65467（ＪＰ，Ａ)
Claims (1)
- 【請求項１】基板と、 基板上に形成されるゲート電極と、 ゲート電極と基板との上に形成される第１絶縁膜と、 ゲート電極の上方で第１絶縁膜上に形成される第１半導
体層と、 第１半導体層上の中央付近だけに形成される第２絶縁膜
と、 第１半導体層および第２絶縁膜上にわたって、第２絶縁
膜上で相互に間隔をあけて対向して、形成されるソー
ス、ドレインのための第２半導体層と、 各第２半導体層上にそれぞれ形成されるソース、ドレイ
ン電極とを含む薄膜半導体装置において、 ソース、ドレイン電極が対向する方向と交差する方向に
沿って、第２絶縁膜と第２半導体層とソース、ドレイン
電極との各長さを、それぞれl4,l5,l6とするとき、 l6＞l5＞l4 に選ぶことを特徴とする薄膜半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16979288A JPH07114283B2 (ja) | 1988-07-07 | 1988-07-07 | 薄膜半導体装置 |
| DE68917774T DE68917774T2 (de) | 1988-04-30 | 1989-04-28 | Dünnfilm-Halbleitervorrichtung und damit hergestellte Flüssigkristallanzeige. |
| US07/344,609 US5051800A (en) | 1988-04-30 | 1989-04-28 | Thin film semiconductor device and liquid crystal display apparatus using thereof |
| EP89304361A EP0341003B1 (en) | 1988-04-30 | 1989-04-28 | Thin film semiconductor device and liquid crystal display apparatus using thereof |
| US07/682,942 US5187551A (en) | 1988-04-30 | 1991-04-10 | Thin film semiconductor device and liquid crystal display apparatus thereof for preventing irradiated light from reaching the semiconductor layers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16979288A JPH07114283B2 (ja) | 1988-07-07 | 1988-07-07 | 薄膜半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0218967A JPH0218967A (ja) | 1990-01-23 |
| JPH07114283B2 true JPH07114283B2 (ja) | 1995-12-06 |
Family
ID=15892969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16979288A Expired - Lifetime JPH07114283B2 (ja) | 1988-04-30 | 1988-07-07 | 薄膜半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07114283B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4507540B2 (ja) * | 2003-09-12 | 2010-07-21 | カシオ計算機株式会社 | 薄膜トランジスタ |
| TWI583000B (zh) * | 2012-11-21 | 2017-05-11 | Sharp Kk | Semiconductor device and display device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6265467A (ja) * | 1985-09-18 | 1987-03-24 | Toshiba Corp | 駆動回路基板の製造方法 |
| JPS62179767A (ja) * | 1986-02-04 | 1987-08-06 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
| JPH0680684B2 (ja) * | 1986-12-22 | 1994-10-12 | 日本電気株式会社 | 薄膜トランジスタの製造方法 |
-
1988
- 1988-07-07 JP JP16979288A patent/JPH07114283B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0218967A (ja) | 1990-01-23 |
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Legal Events
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