JPH07111449A - Semiconductor device - Google Patents

Semiconductor device

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JPH07111449A
JPH07111449A JP5256733A JP25673393A JPH07111449A JP H07111449 A JPH07111449 A JP H07111449A JP 5256733 A JP5256733 A JP 5256733A JP 25673393 A JP25673393 A JP 25673393A JP H07111449 A JPH07111449 A JP H07111449A
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output
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power supply
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JP5256733A
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Japanese (ja)
Inventor
Naoyuki Mitsune
直之 三根
Original Assignee
Toshiba Corp
Toshiba Micro Electron Kk
東芝マイクロエレクトロニクス株式会社
株式会社東芝
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Abstract

PURPOSE: To obtain a data output circuit which is produced by a same mask and can be coped with plural power supplies by providing a selection circuit to select whether or not a boosting circuit is in use.
CONSTITUTION: An output control circuit 1 generates a drive signal ϕ1 or ϕ2 based on a data signal Data and a control signal Enable and the signal ϕ1 is boosted into a drive signal ϕ3 higher than a potential of a power supply by a boosting circuit 3 and a selection circuit 2 selects the signal ϕ1 or ϕ3 based on a Boot signal fed to a pad 4 and the selected signal is inputted to a gate of a transistor(TR) Q1 and output data Dout are provided as an output. When a picture signal voltage is 5V, a high speed output is obtained not via the boosting circuit 3 and when the power supply voltage is 3.3V, an output via the boosting circuit is obtained. Thus, the data output circuit coping with plural power supplies is produced by a same mask and the manufacturing cost is reduced.
COPYRIGHT: (C)1995,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は半導体装置に関する。 The present invention relates to a semiconductor device. 特に、複数の電源電圧により動作することが可能な半導体装置のデータ出力回路に関する。 In particular, to a data output circuit of the semiconductor device capable of operating a plurality of power supply voltages.

【0002】 [0002]

【従来の技術】ディジタル情報の“H”あるいは“L” BACKGROUND OF THE INVENTION digital information "H" or "L"
を外部に出力する半導体装置において、Nチャネル型M In the semiconductor device to be output to the outside, N-channel type M
OSトランジスタを直列に接続しその中点より出力をとりだす構成のものがある。 The OS transistor is connected in series having a configuration to take out the output from the midpoint. Nチャネル型MOSトランジスタは移動度の大きい電子をキャリアとして用いるため、動作が高速であり、比較的小さなトランジスタでも大きな電流を駆動することが可能である。 N-channel type MOS transistor is for using the high electron mobility as a carrier, the operation is fast, it is possible even with a relatively small transistor to drive a large current. このため、内部の回路構成が完全CMOSであっても、データ出力回路の最終段はNチャネル型MOSトランジスタのみで構成されることが多い。 Therefore, circuit configuration of the interior a full CMOS, the final stage of the data output circuit is often composed of only N-channel type MOS transistor.

【0003】Nチャネル型MOSトランジスタをハイサイド(電源電圧側)に用いた場合、ゲートを電源電圧で駆動する限り、出力電圧はしきい値分だけ降下(しきい値落ち)して完全に電源電圧にはならない。 [0003] N-channel type MOS when the transistor used in the high side (power supply voltage side), and as long to drive the gate at the supply voltage, the output voltage is completely power and by the threshold amount drop (threshold drop) not a voltage. 5Vの電源電圧で駆動する従来の製品(5V品)は2.4V以上を“H”レベルと規定しているため、しきい値落ちは問題にならなかった。 Since the conventional product driven by the power supply voltage of 5V (5V products) defines the "H" level or 2.4V, the threshold drop was not a problem.

【0004】近年になって、チップ内部の微細化に対応し、電源電圧を5V以下に低下させる試みがなされている。 [0004] In recent years, to cope with the miniaturization of the chip, an attempt to lower the power supply voltage below 5V have been made. しかし、電源電圧を低下させた場合、上述のしきい値落ちが問題になってくる。 However, when lowering the power supply voltage, threshold voltage drop described above becomes a problem. 例えば、電源電圧を3.3 For example, the power supply voltage 3.3
Vにした場合、MOSトランジスタのしきい値を1.5 If you V, the threshold voltage of the MOS transistor 1.5
Vとすると、3.3V−1.5V=1.8Vとなり“H”レベル規定値の2.4Vよりも小さくなってしまう。 If by V, becomes smaller than 2.4V of 3.3V-1.5V = 1.8V becomes "H" level specified value. このため、3.3Vの電源電圧に対応する製品(3.3V品)はデータ出力回路の最終段のNチャネル型MOSトランジスタの入力段に昇圧回路を接続し、しきい値落ちを解消している。 Therefore, products that correspond to the power supply voltage of 3.3V (3.3V product) connects the boost circuit in the input stage of the N-channel type MOS transistors of the last stage of the data output circuit, to eliminate the threshold voltage drop there.

【0005】5V品と3.3V品は内部回路構成はほとんど同じであるため、製造工程においてほとんどのマスクを共通にできる。 [0005] For 5V products and 3.3V products internal circuit configuration is almost the same, it most masks in common in the manufacturing process. 両製品の作り分けは金属配線層のみを異ならせることにより行うことができる。 Separate formation of both products can be carried out by changing only the metal wiring layer.

【0006】[図4]はNチャネル型MOSトランジスタによる出力回路で複数電源電圧製品を作りわける例である。 [0006] [4] is an example of dividing create multiple supply voltages product on the output circuit by N-channel type MOS transistor. すなわち、Nチャネル型MOSトランジスタQ1 Ie, N-channel type MOS transistor Q1
、Q2 、昇圧回路3、データ出力パッド5、金属配線オプション部91、92、93からなる。 , Q2, the step-up circuit 3, the data output pad 5, made of a metal wiring option unit 91, 92. 金属配線オプション部は金属配線層により接続するか否かを選択できる。 Metal wiring option unit can select whether or not to connect the metal wiring layer. 5V品を製造する際には金属配線オプション部93 Metal wiring option unit 93 in the production of 5V goods
を短絡させ、91及び92を開放させる。 Was short, to open the 91 and 92. この結果、昇圧回路3は切り放され、トランジスタQ1 のゲートには信号Dataが直接印加され、この結果出力データ出力パッド5には電源電圧5Vよりもしきい値落ちした信号Doutが出力される。 As a result, the step-up circuit 3 is split off, the signal Data is applied directly to the gate of the transistor Q1, the threshold drop signal Dout is output than the power supply voltage 5V for this result output data output pad 5. また、3.3V品を製造する際には金属配線オプション部93を開放させ、91及び9 Further, it opens the metal wiring option 93 in the manufacture of 3.3V article, 91 and 9
2を短絡させる。 Shorting the 2. この結果、昇圧回路3がトランジスタQ1 の前段に接続され、トランジスタQ1 のゲートには信号Dataを昇圧した昇圧制御信号が印加され、この結果出力データ出力パッド5には電源電圧3.3Vとほぼ同電位の信号Doutが出力され、そのしきい値落ちはない。 As a result, the step-up circuit 3 is connected to the front stage of the transistor Q1, the gate of the transistor Q1 is boosted control signal obtained by boosting the signal Data is applied, substantially the same as the power supply voltage 3.3V for this result output data output pad 5 is output signal Dout potential, the threshold voltage drop is not.

【0007】このように、従来は金属配線(多くはアルミ配線)に対しマスクを取り替えることにより異なった配線を行い、回路構成を変えることにより複数の電圧に対応した製品を作りわけていた。 [0007] Thus, conventionally, a metal wire (often aluminum wiring) performs a wiring different by replacing the mask with respect to had divided making the product corresponding to a plurality of voltages by changing the circuit configuration.

【0008】 [0008]

【発明が解決しようとする課題】上述したように、従来はマスクを取り替えることにより異なった配線を行い、 [SUMMARY OF THE INVENTION] As described above, conventionally performed a wiring different by replacing the mask,
回路構成を変えて複数の電圧に対応した製品を作りわけていた。 It had been divided to create a product corresponding to a plurality of voltage by changing the circuit configuration. しかし、複数のマスクを用意する必要があり、 However, it is necessary to prepare a plurality of mask,
コストの増加につながっていた。 It had led to an increase in cost. 本発明は、このような欠点を除去し、同一マスクで生産され、複数の電源に対応できるデータ出力回路を具備した半導体装置を提供することを目的とする。 The present invention thus drawback is removed such, are produced by the same mask, and an object thereof is to provide a semiconductor device having a data output circuit that can correspond to a plurality of power supply.

【0009】 [0009]

【課題を解決するための手段】上記目的を達成するために、本発明では、出力データに応じて第1及び第2の駆動信号を発生させる出力制御回路(1)と、第1の駆動信号を昇圧し電源電位よりも高電位の昇圧駆動信号を発生させる昇圧回路(2)と、ドレインが電源電位に接続されソースが出力パッドに接続されゲートには第1の駆動信号もしくは昇圧駆動信号が入力される第1のNチャネル型MOSトランジスタ(Q1 )と、ドレインが出力パッドに接続されソースが接地電位に接続されゲートには第2の駆動信号が入力される第2のNチャネル型MO To achieve the above object, according to the solution to ## in the present invention, an output control circuit for generating a first and a second drive signal in accordance with the output data (1), a first driving signal a boosting circuit for generating a boosted drive signal of a high potential (2) than the boosted power supply potential, its gate connected to the drain source output pads connected to the power supply potential is a first driving signal or voltage boosting drive signals a first N-channel type MOS transistor input (Q1), a gate connected to the drain source connected to the output pads ground potential second N-channel MO of the second driving signal is input
Sトランジスタ(Q2 )と、第1の駆動信号及び昇圧駆動信号のいずれかを選択し第1のNチャネル型MOSトランジスタのゲートに入力する選択回路(2)とを具備する半導体装置を提供する。 And S transistor (Q2), to provide a semiconductor device including a first driving signal and the boosting selects one of the drive signals the first N-channel type MOS transistor selection circuit for input to the gate of the (2).

【0010】 [0010]

【作用】本発明で提供する手段を用いると、選択回路が昇圧回路を用いるか用いないかを選択するため、同一マスクで生産され、複数の電源に対応できるデータ出力回路を具備した半導体装置を提供できる。 With the means provided in the present invention, since the selection circuit selects or not using or using a booster circuit, is produced in the same mask, a semiconductor device having a data output circuit that can correspond to a plurality of power supply It can be provided.

【0011】 [0011]

【実施例】本発明の実施例を[図1]〜[図3]を用いて説明する。 Example of Embodiment of the present invention [1] - is described with reference to FIG. 3. 本発明の半導体装置に用いるデータ出力回路は[図1]に示す構成をしている。 Data output circuit used in a semiconductor device of the present invention has the structure shown in FIG 1. すなわち、出力データ信号Data及び制御信号Enableに応じて駆動信号φ1 及び駆動信号φ2 を発生させる出力制御回路1と、駆動信号φ1 を昇圧し電源電位よりも高電位の昇圧駆動信号φ3 を発生させる昇圧回路2と、ドレインが電源電位に接続されソースが出力パッド5に接続されゲートには駆動信号φ1もしくは昇圧駆動信号φ3 が入力されるNチャネル型MOSトランジスタQ1 と、ドレインが出力パッド5に接続されソースが接地電位に接続されゲートには駆動信号φ2 が入力されるNチャネル型M That is, the output control circuit 1 for generating a drive signal φ1 and the drive signal φ2 in response to the output data signal Data and control signals Enable, booster for generating a boost driving signal φ3 of higher potential than the boosted power supply potential driving signal φ1 the circuit 2, the N-channel type MOS transistor Q1 having a drain is connected to the gate to source output pad 5 is connected to the power supply potential is input drive signal φ1 or boost driving signal .phi.3, ​​a drain connected to an output pad 5 N-channel source drive signal φ2 to the gate is connected to the ground potential is input M
OSトランジスタQ2 と、パッド4に印加されるBoo And OS transistor Q2, Boo applied to the pad 4
t信号に応じて駆動信号φ1 及び昇圧駆動信号φ3 のいずれかを選択しNチャネル型MOSトランジスタQ1 のゲートに入力する選択回路2とからなる。 Consisting selection circuit 2 which is input to the gate of N-channel type MOS transistor Q1 selects one of the drive signals φ1 and the boost driving signal φ3 according to t signal.

【0012】出力制御回路1はアンドゲート11、12 [0012] The output control circuit 1 AND gates 11 and 12
及びインバータ13とからなるり、信号Enable及び出力データ信号Dataによって駆動信号φ1 及びφ And inverter 13. Shigetoshi, signal Enable and the output data signal Data by the drive signal φ1 and φ
2 の値が決定される。 2 of the value is determined. 信号Enableが“L”の時は駆動信号φ1 及びφ2 は共に“L”である。 When the signal Enable is "L", the drive signal φ1 and φ2 are both "L". 信号Ena Signal Ena
bleが“H”の時は出力データ信号Dataに応じで駆動信号φ1 またはφ2 のどちらかが“H”になる。 When ble is "H" is either of the drive signal φ1 or φ2 is "H" in response to the output data signal Data. 例えば出力データ信号Dataが“H”の時はφ1 が“H”、φ2 が“L”に、出力データ信号Dataが“L”の時はφ1 が“L”、φ2 が“H”になる。 For example, the output data signal Data is "H" .phi.1 is "H" when, in .phi.2 is "L", .phi.1 is "L" when the output data signal Data is "L", .phi.2 becomes "H".

【0013】選択回路2はNチャネル型MOSトランジスタQ21とPチャネル型MOSトランジスタQ22との並列接続からなる第1のスイッチと、Nチャネル型MOS [0013] selection circuit 2 and the first switch comprising a parallel connection of the N-channel type MOS transistor Q21 and P channel MOS transistor Q22, N-channel type MOS
トランジスタQ23とPチャネル型MOSトランジスタQ Transistor Q23 and a P-channel type MOS transistor Q
24との並列接続からなる第2のスイッチとインバータ2 A second switch comprising a parallel connection between the 24 and the inverter 2
1からなり、信号Bootに応じて両スイッチが相補的にオン・オフされる。 Consists of one, both switches in response to signals Boot are complementarily turned on and off.

【0014】昇圧回路3はダイオード接続されたトランジスタQ31、容量C1 、Pチャネル型トランジスタQ3 The booster circuit 3 transistor Q31 is diode-connected, capacitor C1, P-channel transistor Q3
2、インバータ31からなる。 2, and an inverter 31. すなわち、トランジスタQ31のゲートがVccに接続されているため、トランジスタQ31は常にオンしている。 That is, since the gate of the transistor Q31 is connected to Vcc, the transistor Q31 is always turned on. そうなると、ノードNも常に電源電圧3.3Vとなる。 Sonaruto, the node N is also always a supply at 3.3V. また、容量C1 には3.3 In addition, in the capacitor C1 3.3
Vが充電されている。 V is being charged. 続いて、入力が“L”から“H” Then, the input is from "L" to "H"
に立ち上がると、容量C1 の容量結合により、ノードN It rises to, the capacitive coupling of the capacitor C1, node N
はその浮遊容量の大きさに応じて昇圧電位(例えば5 Boosted potential in response to the magnitude of the stray capacitance (e.g., 5
V)となる。 V) to become. Pチャネル型MOSトランジスタQ32はオンし、この昇圧電位を昇圧駆動信号φ3 としてトランジスタQ1 のゲートに転送する。 P-channel type MOS transistor Q32 is turned on, transfers the boosted potential as a boost driving signal φ3 to the gate of the transistor Q1.

【0015】続いて、この回路の動作を説明する。 [0015] Next, the operation of this circuit. 信号Enableが“L”の時は駆動信号φ1 及びφ2 は共に“L”であり、トランジスタQ1 及びQ2 は共にオフし、その結果出力パッド5はフローティング状態となる。 When the signal Enable "L" is a drive signal φ1 and φ2 are both "L", the transistors Q1 and Q2 are both turned off, so that output pad 5 is floating.

【0016】信号Enableが“H”の時は出力データ信号Dataに応じで駆動信号φ1 またはφ2 のどちらかが“H”になる。 [0016] Either when the signal Enable is "H" drive signal φ1 or φ2 at according to the output data signal Data is "H". 例えば出力データ信号Dataが“H”の時はφ1 が“H”、φ2 が“L”に、出力データ信号Dataが“L”の時はφ1 が“L”、φ2 が“H”になる。 For example, the output data signal Data is "H" .phi.1 is at the "H", the .phi.2 is "L", .phi.1 is "L" when the output data signal Data is "L", .phi.2 becomes "H".

【0017】信号Bootが“H”の時はトランジスタQ23及びQ24がオンし、トランジスタQ21及びQ22はオフする。 [0017] The signal Boot is the transistors Q23 and Q24 is turned on when the "H", the transistors Q21 and Q22 are turned off. この結果、信号φ1 はそのままトランジスタQ As a result, the signal φ1 as it is transistor Q
1 のゲートに入力される。 Is input to the first gate. 信号φ1 が“H”レベルすなわち電源電位である時は出力信号Doutは電源電位よりトランジスタQ1 のしきい値電圧分だけ降下した値となる。 When the signal φ1 is at "H" level, that the power supply potential is the output signal Dout is the threshold voltage of only drop value of the transistor Q1 from the power supply potential.

【0018】信号Bootが“L”の時はトランジスタQ23及びQ24がオフし、トランジスタQ21及びQ22はオンする。 [0018] The signal Boot is the transistors Q23 and Q24 are turned off when the "L", the transistors Q21 and Q22 are turned on. この結果、信号φ1 は昇圧回路3に入力され、 As a result, signal φ1 is input to the booster circuit 3,
昇圧駆動信号φ3 が生成される。 Boost driving signal φ3 is generated. Q1 のゲートには昇圧駆動信号φ3 が入力される。 Boost driving signal φ3 is input to the gate of Q1. すなわち、出力データDa That is, the output data Da
taが“H”であれば、信号φ1 が“H”レベルすなわち電源電位であり、昇圧駆動信号φ3 は昇圧電位(例えば5V)となる。 If ta is "H", signal φ1 is at "H" level, that the power supply potential, boost driving signal φ3 becomes boosted potential (e.g., 5V). この結果、出力信号Doutは電源電位となる。 As a result, the output signal Dout becomes the power supply potential. 出力データDataが“L”であれば、トランジスタQ1 はオフし出力信号Doutは0Vとなる。 If the output data Data is "L", the transistor Q1 is turned off and the output signal Dout becomes 0V.

【0019】以上をまとめると、信号Enableが“H”、出力データDataが“H”であるとき、信号Bootが“H”であればDoutは電源電圧よりしきい値落ちした電圧が出力され、信号Bootが“L”であればDoutには電源電圧が出力される。 [0019] To summarize the above, when the signal Enable is "H", the output data Data is "H", if the signal Boot is "H" Dout has voltage drop threshold than the power supply voltage is output, the power supply voltage is output to the Dout if the signal Boot is "L". 信号Ena Signal Ena
bleが“H”、出力データDataが“L”であるときはφ2 が“H”になり、トランジスタQ2 がオンするため、Doutは0Vとなる。 ble is "H", the output φ2 when data Data is "L" becomes "H", the transistor Q2 is turned on, Dout becomes 0V. 信号Enableが“L”の時はDoutはフローティング状態となる。 Dout when the signal Enable is "L" in a floating state.

【0020】このように、外部信号Bootが“H”の時には出力電位はしきい値落ちした値であり、“L”の時はしきい値落ちしない値である。 [0020] Thus, the value output potential was dropped threshold when the external signal Boot is "H", a value that does not fall threshold when the "L". これは、電源電圧が5Vの時には昇圧回路を経ない高速な出力を、電源電圧が3.3Vの時には昇圧回路を経た確実な出力を可能にする。 This power supply voltage is a high-speed output is not through the booster circuit when the 5V power supply voltage at the time of 3.3V to enable reliable output through the boost circuit.

【0021】続いて、信号Bootの発生手段について説明する。 [0021] Next, a description will be given of generating means of the signal Boot. [図2](a)はモールド前の半導体装置を示している。 [FIG. 2] (a) shows a semiconductor device before being molded. すなわち、パッド4を有する半導体チップ41、インナーリード42、パッド4とインナーリード42とを接続したボンディングワイア43を図示している。 That is, the semiconductor chip 41 having the pad 4 illustrates a inner lead 42, bonding wire 43 connects the pad 4 and the inner lead 42. インナーリード42のうち入出力や電源の供給に用いない、余ったリード42を信号Bootの入力に用いる。 Not used for the supply of the input and output and power out of the inner lead 42, using the lead 42 remaining in the input signal Boot. このように構成すると、外部から昇圧回路3を用いるか否かを設定できる。 According to this structure, it is possible to set whether to use a step-up circuit 3 from the outside.

【0022】[図2](b)もモールド前の半導体装置を示している。 [0022] [FIG. 2] (b) also shows a semiconductor device before being molded. これはボンディングオプションによって信号Bootを発生させる例である。 This is an example of generating a signal Boot by bonding option. すなわちパッド4 That pad 4
及び電源パッド6を有する半導体チップ41、インナーリード42、パッド4とインナーリード42とを接続したボンディングワイア44、45を図示している。 And the semiconductor chip 41 having a power supply pad 6 illustrates the inner lead 42, bonding wire 44 and 45 connected to the pad 4 and the inner lead 42. パッド4をボンディングワイアによってVcc(5V)インナーリードまたはVss(0V)インナーリードの何れかに接続するかを選択できる。 Or to connect the pad 4 by a bonding wire to one of Vcc (5V) inner lead or Vss (0V) inner lead can be selected. ボンディングワイア44はV Bonding wire 44 V
ccに接続した場合、ボンディングワイア45はVssに接続した場合である。 When connected to cc, bonding wires 45 are when connected to Vss. このように構成すると、樹脂モールド前のダイソート試験においてチップを5V品及び3. With this configuration, 5V products and 3 the chip in die sort test before resin molding.
3V品に分別し、5V品は昇圧回路3は用いず、3.3 Fractionated into 3V product, 5V product is the step-up circuit 3 is not used, 3.3
V品は昇圧回路3を用い出力のしきい値落ちを解消たものとして別々に出荷できる。 V products can be shipped separately as was overcome threshold voltage drop of the output using the booster circuit 3.

【0023】[図3]はBoot信号発生手段の別の例である。 [0023] [3] is another example of the Boot signal generating means. すなわち、電源パッド6と分割抵抗61、6 That is, the divided resistor and the power supply pad 6 61,6
2、参照電圧(Vref )発生回路7、比較回路8とからなる。 2, the reference voltage (Vref) generator 7, consisting of the comparing circuit 8. このように構成すると、例えばVccを所定電位(例えば4V)以上に設定するとBoot信号は“H” With this configuration, for example, setting the Vcc to a predetermined potential (e.g., 4V) or Boot signal "H"
に、Vccを当該所定電位未満に設定するとBoot信号は“L”に制御することができる。 To, Boot signal setting the Vcc below the predetermined potential can be controlled to "L". これにより、自動的に昇圧回路3を用いるか否かを決定でき、3.3V品と5V品とで区別をして出荷する必要が全く無くなる。 Thus, it can automatically determine whether to use a booster circuit 3, completely eliminates the need to ship to distinguish between 3.3V goods and 5V products.

【0024】 [0024]

【発明の効果】以上説明したように、本発明で提供する手段を用いると、選択回路が昇圧回路を用いるか用いないかを選択するため、同一マスクで生産され、複数の電源に対応できるデータ出力回路を具備した半導体装置を提供できる。 As described above, according to the present invention, the use of means provided by the present invention, data for the selection circuit selects or not using or using a booster circuit, which is produced in the same mask may correspond to a plurality of power supply possible to provide a semiconductor device having an output circuit.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の実施例を示した回路構成図 Circuit diagram showing an embodiment of the invention, FIG

【図2】本発明の実施例を示した半導体装置のモールド前の図 Figure before being molded semiconductor device showing an embodiment of the present invention; FIG

【図3】本発明の実施例を示した回路構成図 Circuit diagram showing an embodiment of the present invention; FIG

【図4】従来例の回路構成図 Figure 4 is a circuit diagram of a conventional example

【符号の説明】 DESCRIPTION OF SYMBOLS

1 出力制御回路 2 選択回路 3 昇圧回路 4、5 パッド 11、12 アンドゲート 13、21、31 インバータ C 容量素子 Q トランジスタ 1 output control circuit 2 select circuit 3 booster circuit 4,5 pads 11 and 12 AND gates 13,21,31 Inverter C capacitive element Q transistor

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 6識別記号 庁内整理番号 FI 技術表示箇所 H03K 19/094 8839−5J H03K 19/094 C ────────────────────────────────────────────────── ─── front page continued (51) Int.Cl. 6 identification symbol Agency Docket No. FI art display portion H03K 19/094 8839-5J H03K 19/094 C

Claims (4)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 出力データに応じて第1及び第2の駆動信号を発生させる出力制御回路と、 前記第1の駆動信号を昇圧し電源電位よりも高電位の昇圧駆動信号を発生させる昇圧回路と、 ドレインが電源電位に接続されソースが出力パッドに接続されゲートには前記第1の駆動信号もしくは前記昇圧駆動信号が入力される第1のNチャネル型MOSトランジスタと、 ドレインが前記出力パッドに接続されソースが接地電位に接続されゲートには前記第2の駆動信号が入力される第2のNチャネル型MOSトランジスタと、 前記第1の駆動信号及び前記昇圧駆動信号のいずれかを選択し前記第1のNチャネル型MOSトランジスタのゲートに入力する選択回路とを具備する半導体装置。 1. A and output control circuit for generating the first and second drive signal in accordance with output data, the first boosting circuit for generating a boosted drive signal of a high potential than the boosted power supply potential driving signal When a first N-channel type MOS transistor to the gate is connected to the drain source output pad is connected to the power supply potential to the first drive signal or the voltage boosting drive signal is input, a drain to said output pad the connected source connected to the ground potential gate and the second N-channel type MOS transistor in which the second driving signal is input, selects one of the first driving signal and the voltage boosting drive signal the semiconductor device including a selection circuit for input to the gate of the first N-channel type MOS transistor.
  2. 【請求項2】前記選択回路はチップ外部のピンに印加される電圧により前記選択を行うことを特徴とする請求項1記載の半導体装置。 Wherein said selection circuit is a semiconductor device according to claim 1, characterized in that the selection by a voltage applied to the pins of the chip outside.
  3. 【請求項3】前記選択回路はパッドとリード線とのボンディング状態に応じて前記選択を行うことを特徴とする請求項1記載の半導体装置。 Wherein said selection circuit is a semiconductor device according to claim 1, characterized in that the selection according to the bonding state between the pad and the lead wire.
  4. 【請求項4】前記選択回路は電源電圧に応じて前記選択を行うことを特徴とする請求項1記載の半導体装置。 Wherein said selection circuit is a semiconductor device according to claim 1, characterized in that the selection according to the power supply voltage.
JP5256733A 1993-10-14 1993-10-14 Semiconductor device Withdrawn JPH07111449A (en)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH098632A (en) * 1995-06-23 1997-01-10 Nec Corp Semiconductor integrated circuit
EP0765035A2 (en) * 1995-09-21 1997-03-26 Matsushita Electric Industrial Co., Ltd. Output circuit
WO1997021273A1 (en) * 1995-12-01 1997-06-12 Advanced Micro Devices, Inc. A programmable input/output driver circuit capable of operating at a variety of voltage levels and having a programmable pull up/pull down function
JP2006216211A (en) * 2005-02-04 2006-08-17 Hynix Semiconductor Inc Data output circuit in semiconductor storage element and its method

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH098632A (en) * 1995-06-23 1997-01-10 Nec Corp Semiconductor integrated circuit
EP0765035A2 (en) * 1995-09-21 1997-03-26 Matsushita Electric Industrial Co., Ltd. Output circuit
EP0765035A3 (en) * 1995-09-21 1998-01-14 Matsushita Electric Industrial Co., Ltd. Output circuit
US5834948A (en) * 1995-09-21 1998-11-10 Matsushita Electric Industrial Co.,Ltd. Output circuit
WO1997021273A1 (en) * 1995-12-01 1997-06-12 Advanced Micro Devices, Inc. A programmable input/output driver circuit capable of operating at a variety of voltage levels and having a programmable pull up/pull down function
JP2006216211A (en) * 2005-02-04 2006-08-17 Hynix Semiconductor Inc Data output circuit in semiconductor storage element and its method

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