JPH07104311A - Liquid crystal display device - Google Patents

Liquid crystal display device

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Publication number
JPH07104311A
JPH07104311A JP24311593A JP24311593A JPH07104311A JP H07104311 A JPH07104311 A JP H07104311A JP 24311593 A JP24311593 A JP 24311593A JP 24311593 A JP24311593 A JP 24311593A JP H07104311 A JPH07104311 A JP H07104311A
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JP
Japan
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pixel
tft
pixel electrode
electrode
capacitance
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Application number
JP24311593A
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Japanese (ja)
Inventor
Yutaka Nakai
豊 中井
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Publication of JPH07104311A publication Critical patent/JPH07104311A/en
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Abstract

PURPOSE:To provide the liquid crystal display device for which a redundancy structure is adopted and with which a high yield is obtainable and a difference in display characteristics between normal pixels and pixels after repair is made small. CONSTITUTION:A first thin-film transistor(TFT) 101 has a cut part 111 which is electrically disconnectable from a pixel electrode 105. A second TFT 102 is provided with a juncture 109 which is electrically connectable to the pixel electrode 105 in a source electrode route. The second TFT 102 decreases a difference in the capacitance between a scanning line and the pixel electrode in the state that the first TFT 101 is electrically connected to the pixel electrode 105 and the capacitance between the scanning line and the pixel electrode in the state that the first TFT 101 is electrically disconnected from the pixel electrode 105 and in turn the second TFT 102 is electrically connected to the pixel electrode 105 by using the parasitic capacitance of the juncture 109.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、液晶表示装置に関す
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device.

【0002】[0002]

【従来の技術】近年、陰極線管表示装置に代わる新しい
表示装置の開発が盛んに行われている。その中でも液晶
表示装置は、薄型で低電力動作が可能であるため、各種
の分野に応用されている。
2. Description of the Related Art In recent years, a new display device which replaces the cathode ray tube display device has been actively developed. Among them, the liquid crystal display device is applied to various fields because it is thin and can operate at low power.

【0003】液晶表示装置の中でも表示特性の優れたア
クティブマトリクス方式の表示装置が期待されている。
特に、スイッチング素子として薄膜トランジスタ(以
下、TFTと略称する。)を用いたものは、小型テレビ
の分野で市場を拡大している。最近では、10〜20インチ
サイズのテレビやプロジェクションテレビなどの大型
化、高精細化を目指した商品の開発も行われている。、
図9にはTFTアレイを用いた従来の液晶表示装置の1
画素分の平面構成図が示されている。
Among liquid crystal display devices, active matrix type display devices having excellent display characteristics are expected.
In particular, those using thin film transistors (hereinafter abbreviated as TFT) as switching elements are expanding the market in the field of small televisions. Recently, products such as 10 to 20-inch TVs and projection TVs have been developed with the aim of increasing their size and definition. ,
FIG. 9 shows a conventional liquid crystal display device using a TFT array.
A plan configuration diagram of pixels is shown.

【0004】図中101はTFTを示し、103は走査
線を示し、104は補助容量線を示し、105は画素電
極を示し、106は信号線を示している。この図では、
走査線103がTFT101のゲート電極と共通となっ
ているが、走査線103からゲート電極を引き出した構
成にすることもできる。信号線106はTFT101の
ドレイン電極107に接続されており、走査線103と
の交差部が絶縁膜で絶縁されている。TFT101のソ
ース電極108は画素電極105に接続されている。補
助容量線104は画素電極105とは絶縁膜で絶縁され
ている。
In the figure, 101 is a TFT, 103 is a scanning line, 104 is an auxiliary capacitance line, 105 is a pixel electrode, and 106 is a signal line. In this figure,
Although the scanning line 103 is shared with the gate electrode of the TFT 101, the gate electrode may be drawn from the scanning line 103. The signal line 106 is connected to the drain electrode 107 of the TFT 101, and the intersection with the scanning line 103 is insulated by an insulating film. The source electrode 108 of the TFT 101 is connected to the pixel electrode 105. The auxiliary capacitance line 104 is insulated from the pixel electrode 105 by an insulating film.

【0005】このように構成されたTFTレイに信号電
圧と走査電圧とが与えられると、個々のTFT101が
導通状態になり、画素電極105に信号電圧に相当した
電圧が印加される。走査電圧が与えられていないときに
は、個々のTFT101が非導通状態になり、画素電極
105に印加された電圧が保持される。
When a signal voltage and a scanning voltage are applied to the TFT array thus constructed, the individual TFTs 101 become conductive, and a voltage corresponding to the signal voltage is applied to the pixel electrode 105. When the scanning voltage is not applied, the individual TFTs 101 are turned off and the voltage applied to the pixel electrode 105 is held.

【0006】このような液晶表示装置は、先に述べたよ
うに大型化、高精細化へと進んでいる。この結果、画素
数の増加あるいは画素密度の増加を招き、これに伴って
画素欠陥の発生率が高まり、製造歩留りが著しく低下す
ることが大きな問題となっている。
As described above, such a liquid crystal display device is becoming larger and finer. As a result, an increase in the number of pixels or an increase in pixel density is caused, resulting in an increase in the occurrence rate of pixel defects and a significant reduction in manufacturing yield, which is a major problem.

【0007】この問題を解決する方法として、レーザの
ような高エネルギビームを用いて画素欠陥を修正する方
法が提案されている。その1つは、主にパターン形成時
に発生するショート箇所を切断、修正する方法である。
この方法では、たとえば図10に示すように、信号線1
06のパターン形成不良により発生した信号線106と
画素電極105とのショート箇所401にアパーチャを
通したビーム402を照射し、ショート箇所を切断分離
するようにしている。
As a method of solving this problem, a method of correcting a pixel defect using a high energy beam such as a laser has been proposed. One of them is a method of cutting and correcting a short-circuit portion that mainly occurs during pattern formation.
In this method, for example, as shown in FIG.
The short-circuited portion 401 between the signal line 106 and the pixel electrode 105, which is caused by the defective pattern formation of No. 06, is irradiated with the beam 402 passing through the aperture to cut and separate the short-circuited portion.

【0008】もう1つは、図11に示すような構造にレ
ーザビームを照射することで、上下の電極を電気的に接
続する方法である。すなわち、基板505の裏面からレ
ーザビーム501を照射すると、まず下部電極502が
レーザビームのエネルギを吸収し急激に加熱され、液化
あるいは気化して体積が膨張する。その結果、絶縁膜5
03あるいは上部電極504が突き破られる。このと
き、下部電極502の液相がレーザビーム照射によって
発生した穴の周囲に付着し、上部電極504と電気的コ
ンタクトをとる働きをする。その結果、上部電極504
と下部電極502とが電気的に接続される。なお、図1
1では基板505の裏面からレーザビームを照射するよ
うにしているが、基板505の表面からの照射でも同様
の過程により、電気的な接続が可能である。また、上部
電極504上にパッシベーション膜が形成された構造に
おいても適用できる。
The other is a method of electrically connecting the upper and lower electrodes by irradiating the structure shown in FIG. 11 with a laser beam. That is, when the laser beam 501 is irradiated from the back surface of the substrate 505, first, the lower electrode 502 absorbs the energy of the laser beam and is rapidly heated, and is liquefied or vaporized to expand its volume. As a result, the insulating film 5
03 or the upper electrode 504 is pierced. At this time, the liquid phase of the lower electrode 502 adheres to the periphery of the hole generated by the laser beam irradiation, and serves to make electrical contact with the upper electrode 504. As a result, the upper electrode 504
And the lower electrode 502 are electrically connected. Note that FIG.
Although the laser beam is irradiated from the back surface of the substrate 505 in No. 1, the electrical connection can be made by the same process even when the laser beam is irradiated from the front surface of the substrate 505. Further, it can be applied to a structure in which a passivation film is formed on the upper electrode 504.

【0009】最近では、上記構造と冗長構造とを併用す
ることが考えられている。すなわち、1画素あたり2個
のTFTを設ける。第1のTFTは信号線、走査線およ
び画素電極に接続される。第2のTFTは予備で設けら
れており、常時は信号線に接続されていない。したがっ
て、この第2のTFTは画素電極への信号書き込みに対
しては実質的に関与していない。もし、第1のTFTが
何らかの原因で正常な動作をしない場合に、レーザビー
ムを使って第1のTFTを回路から切断分離する。次
に、レーザビームを使って第2のTFTを信号線に接続
する。この結果、第1のTFTの代わりに第2のTFT
を動作させることができ、不良画素を救済することがで
きる。
Recently, it has been considered to use the above structure and the redundant structure together. That is, two TFTs are provided for each pixel. The first TFT is connected to the signal line, the scanning line and the pixel electrode. The second TFT is provided as a spare and is not normally connected to the signal line. Therefore, the second TFT does not substantially participate in the signal writing to the pixel electrode. If the first TFT does not operate normally for some reason, the laser beam is used to disconnect and separate the first TFT from the circuit. Next, the second TFT is connected to the signal line using a laser beam. As a result, instead of the first TFT, the second TFT
Can be operated and defective pixels can be relieved.

【0010】冗長構造の別の例として、TFTを並列に
接続し、両方のTFTを正常な状態で動作させる方法も
考えられる。ただし、この場合はTFTのオン特性不良
に対しては効果があるが、オフ特性不良に対しては効果
がない。したがって、画素を完全に修復するためには予
備構造を設けることが理想である。
As another example of the redundant structure, a method in which TFTs are connected in parallel and both TFTs operate in a normal state can be considered. However, in this case, although it is effective for the defective ON characteristics of the TFT, it is not effective for the defective OFF characteristics. Therefore, it is ideal to provide a preliminary structure to completely repair the pixel.

【0011】ところで、TFTアレイでは、TFTのオ
フ時にスイッチングノイズにより画素電位がシフトする
ことが知られている。画素電位のシフト量をdVp をす
ると、dVp は表示特性に大きな影響を及ぼす。したが
って、パネル内でdVp を均一にする必要がある。これ
は冗長構造を採用したものでも同じで、正常画素とリペ
ア後の画素とのdVp の差を十分小さな値に抑える必要
がある。しかしながら、従来の液晶表示装置にあって
は、冗長構造を採用し、なおかつdVp の差を十分に小
さくしたものが存在していないのが実情である。
In the TFT array, it is known that the pixel potential shifts due to switching noise when the TFT is turned off. If the shift amount of the pixel potential is dV p , dV p has a great influence on display characteristics. Therefore, it is necessary to make dV p uniform within the panel. This is the same even when the redundant structure is adopted, and it is necessary to suppress the difference in dV p between the normal pixel and the repaired pixel to a sufficiently small value. However, in the conventional liquid crystal display device, the reality is that there is no liquid crystal display device having a redundant structure and a sufficiently small difference in dV p .

【0012】[0012]

【発明が解決しようとする課題】そこで本発明は、冗長
構造を採用し、高歩留まりが得られ、かつ正常画素とリ
ペア後の画素との表示特性の差を小さくできる液晶表示
装置を提供することを目的としている。
SUMMARY OF THE INVENTION Therefore, the present invention provides a liquid crystal display device which employs a redundant structure, can obtain a high yield, and can reduce the difference in display characteristics between normal pixels and repaired pixels. It is an object.

【0013】[0013]

【課題を解決するための手段】上記目的を達成するため
に、本発明は、隣接する2本の走査線と隣接する2本の
信号線との交差領域内に、少なくとも薄膜トランジスタ
と画素電極とを含む画素を設けてなる液晶表示装置にお
いて、前記薄膜トランジスタを1画素あたり複数個設
け、これら複数の薄膜トランジスタのうちの少なくとも
1個に前記画素電極から電気的に切離し可能な切断部を
設け、他の薄膜トランジスタのソース側電極経路に前記
画素電極に対して電気的に接続可能な接続部を設けてい
る。そして、前記接続部を備えた薄膜トランジスタの前
記ソース側電極経路の配置で決まる寄生容量を使って、
前記切断部を備えた薄膜トランジスタが前記画素電極に
電気的に接続されている状態下での走査線・画素電極間
容量と前記切断部を備えた薄膜トランジスタが前記画素
電極から電気的に切離される代りに前記接続部を備えた
薄膜トランジスタが前記画素電極に電気的に接続された
状態下での走査線・画素電極間容量との差を低減させて
いる。
In order to achieve the above object, the present invention provides at least a thin film transistor and a pixel electrode in an intersection region between two adjacent scanning lines and two adjacent signal lines. In a liquid crystal display device including a pixel including a plurality of thin film transistors per pixel, at least one of the plurality of thin film transistors is provided with a cutting portion that can be electrically separated from the pixel electrode, and another thin film transistor is provided. The source side electrode path is provided with a connection portion that can be electrically connected to the pixel electrode. Then, using the parasitic capacitance determined by the arrangement of the source side electrode path of the thin film transistor including the connection portion,
The scanning line-pixel electrode capacitance under the state where the thin film transistor having the cutting portion is electrically connected to the pixel electrode, and the thin film transistor having the cutting portion is electrically disconnected from the pixel electrode. In addition, the difference between the scanning line / pixel electrode capacitance when the thin film transistor having the connection portion is electrically connected to the pixel electrode is reduced.

【0014】[0014]

【作用】冗長構造を採用したことによる高歩留り化は勿
論のこと、正常画素とリペア後の画素との走査線・画素
電極間容量の差を大幅に低減できるので、表示特性を向
上させることが可能となる。
With the adoption of the redundant structure, not only the yield is increased, but also the difference in the capacitance between the scanning line and the pixel electrode between the normal pixel and the repaired pixel can be significantly reduced, so that the display characteristics can be improved. It will be possible.

【0015】[0015]

【実施例】以下、図面を参照しながら実施例を説明す
る。図1には本発明の一実施例に係る液晶表示装置の1
画素分の平面構成図が示されている。
Embodiments will be described below with reference to the drawings. FIG. 1 shows a liquid crystal display device 1 according to an embodiment of the present invention.
A plan configuration diagram of pixels is shown.

【0016】図中101は第1のTFTを示し、102
は第2のTFTを示し、103は走査線を示し、104
は補助容量線を示し、105は画素電極を示し、106
は信号線を示している。信号線106は第1のTFT1
01および第2のTFT102のドレイン電極107に
接続されており、走査線103との交差部が絶縁膜で絶
縁されている。なお、補助容量線104は画素電極10
5とは絶縁膜で絶縁されている。
In the figure, 101 indicates a first TFT, and 102
Indicates a second TFT, 103 indicates a scanning line, and 104
Is a storage capacitor line, 105 is a pixel electrode, and 106
Indicates a signal line. The signal line 106 is the first TFT1
01 and the drain electrode 107 of the second TFT 102, and the intersection with the scanning line 103 is insulated by an insulating film. The auxiliary capacitance line 104 is the pixel electrode 10
5 is insulated by an insulating film.

【0017】第2のTFT102のソース電極108
は、途中に設けられた接続部109を介して画素電極1
05に接続されている。接続部109には、レーザビー
ム110が照射されたときに電極材を溶融してソース電
極108を画素電極105に電気的に接続する接続箇所
が設けられている。
The source electrode 108 of the second TFT 102
Is connected to the pixel electrode 1 via the connecting portion 109 provided on the way.
05 is connected. The connection portion 109 is provided with a connection portion for melting the electrode material and electrically connecting the source electrode 108 to the pixel electrode 105 when irradiated with the laser beam 110.

【0018】一方、第1のTFT101のソース電極1
08は、途中に設けられた切断部111を介して画素電
極105に接続されている。切断部111には、レーザ
ビーム112が照射されたとき溶融切断して第1のTF
T101を画素電極105から電気的に分離する切断箇
所が設けられている。
On the other hand, the source electrode 1 of the first TFT 101
08 is connected to the pixel electrode 105 via a cutting portion 111 provided on the way. The cutting portion 111 melts and cuts when the laser beam 112 is applied to the first TF.
A cut portion is provided to electrically separate T101 from the pixel electrode 105.

【0019】本例では、接続部109に存在する寄生容
量、つまり第2のTFT102のソース電極108と画
素電極105との間に存在する寄生容量を使って正常画
素とリペア後の画素との走査線・画素電極間容量の差を
低減させている。
In this example, the normal pixel and the repaired pixel are scanned using the parasitic capacitance existing in the connection portion 109, that is, the parasitic capacitance existing between the source electrode 108 of the second TFT 102 and the pixel electrode 105. The difference in capacitance between the line and pixel electrode is reduced.

【0020】ここで、具体的な例を説明する。洗浄され
たガラス基板上にMo−Ta合金を厚さ250nm 成膜し、
走査線103、補助容量線104および接続部109の
下部電極をパターニングした。
Here, a specific example will be described. A Mo-Ta alloy is formed into a film with a thickness of 250 nm on the washed glass substrate,
The scanning line 103, the auxiliary capacitance line 104, and the lower electrode of the connection portion 109 were patterned.

【0021】次に、ゲート絶縁膜(SiO)を厚さ350n
m 、SiNを厚さ50nm、a−Si膜を厚さ50nm、エッチ
ングトスッパ(SiN)を厚さ200nm 連続成膜した後、
エッチングストッパをパターニングし、続いてソース,
ドレイン領域のオーミックコンタクト層である燐などの
不純物をドープしたn+ a−Si膜を厚さ50nm成膜した
後、a−Si層を島状にパターニングした。さらに、I
TOを厚さ100nm 成膜し、画素電極105を形成した。
Next, a gate insulating film (SiO) is formed to a thickness of 350 n.
m, SiN thickness 50nm, a-Si film thickness 50nm, etching topper (SiN) thickness 200nm
Pattern the etching stopper, then source,
After forming an n + a-Si film having a thickness of 50 nm, which is an ohmic contact layer in the drain region and doped with impurities such as phosphorus, the a-Si layer was patterned into an island shape. Furthermore, I
TO was formed into a film having a thickness of 100 nm to form the pixel electrode 105.

【0022】次に、ゲート電極の端子部分上の第1の絶
縁膜であるSiOをエッチング除去した。その後、Mo
を厚さ100nm 、Alを厚さ400nm 成膜し、信号線10
6、ドレイン電極107およびソース電極108を形成
し、さらにn+ a−Siをエッチング除去してドレイン
電極107とソース電極108とを電気的に分離し、ア
クティブマトリクス基板を形成した。最後にパッシベー
ション膜としてSiNを厚さ150nm 成膜し、パターニン
グした。
Next, the first insulating film SiO 2 on the terminal portion of the gate electrode was removed by etching. After that, Mo
Is deposited to a thickness of 100 nm and Al is deposited to a thickness of 400 nm.
6, the drain electrode 107 and the source electrode 108 were formed, and the n + a-Si was removed by etching to electrically separate the drain electrode 107 and the source electrode 108 to form an active matrix substrate. Finally, a SiN film having a thickness of 150 nm was formed as a passivation film and patterned.

【0023】このようにして得られたアクティブマトリ
クス基板は、図1に示すように1画素あたり2個のTF
Tが設けられている。第1のTFT101は信号線10
6と画素電極105とに接続されているが、第2のTF
T102は待機した状態になっている。つまり、第2の
TFT102は画素電極105に対して接続部109を
介して電気的に分離されている。
The active matrix substrate thus obtained has two TFs per pixel as shown in FIG.
T is provided. The first TFT 101 is the signal line 10
6 and the pixel electrode 105, but the second TF
T102 is in a standby state. That is, the second TFT 102 is electrically separated from the pixel electrode 105 via the connection portion 109.

【0024】第1のTFT101が不良であった場合、
切断箇所111に絞りを通してレーザビーム112を照
射してソース電極108を切断し、第1のTFT101
を画素電極105から電気的に切り離す。切断箇所11
1からは電極膜が飛散するため、切断箇所111はでき
るだけ少ない照射回数で切断できるように断線の発生率
が高くならない程度に細くすることが好ましい。本例で
は切断箇所の幅を5 μm程度にした結果、良好な切断が
可能となった。
If the first TFT 101 is defective,
The laser beam 112 is irradiated through the cut portion 111 through the aperture to cut the source electrode 108, and the first TFT 101 is cut.
Are electrically separated from the pixel electrode 105. Cutting point 11
Since the electrode film scatters from No. 1, it is preferable to make the cut portion 111 thin so that the rate of occurrence of wire breakage does not increase so that cutting can be performed with as few irradiation times as possible. In this example, the width of the cut portion was set to about 5 μm, and good cutting was possible.

【0025】次に、接続部109にレーザビーム110
を照射して電気的に接続することで第2のTFT102
を画素電極105に接続する。この結果、スイッチング
動作を行うTFTは、第1のTFT101から予備の第
2のTFT102へ切り換えられる。第1のTFT10
1と第2のTFT102との両方が不良となる確率は極
めて低いため、この方法によりTFTに関する不良画素
はほぼ100%修復できる。
Next, a laser beam 110 is applied to the connecting portion 109.
Of the second TFT 102 by irradiating and electrically connecting
Is connected to the pixel electrode 105. As a result, the TFT performing the switching operation is switched from the first TFT 101 to the spare second TFT 102. First TFT 10
Since the probability that both the first TFT 102 and the second TFT 102 are defective is extremely low, this method can repair almost 100% of defective pixels related to the TFT.

【0026】ところで、TFTアレイでは、TFTのオ
フ時にスイッチングノイズにより画素電位がシフトする
ことは既に述べた通りである。図2には参考例として、
図9に示されるTFTアレイにおける1画素分の等価回
路が示されている。図中S点での電圧シフト量dVp
は、TFT701のオフ時のゲート電圧のシフト量をd
g 、TFT701のゲート・ソース間の寄生容量70
2をCgs、液晶容量703をClc 、補助容量704を
s とすると、 dVp =Cgs/(Cgs+Clc +Cs )×dVg で求められる。
By the way, in the TFT array, the pixel potential is shifted by the switching noise when the TFT is turned off, as described above. As a reference example in FIG.
An equivalent circuit for one pixel in the TFT array shown in FIG. 9 is shown. Voltage shift amount dV p at point S in the figure
Is the shift amount of the gate voltage when the TFT 701 is off.
V g , parasitic capacitance 70 between the gate and source of the TFT 701
When 2 is C gs , the liquid crystal capacitance 703 is Cl c , and the auxiliary capacitance 704 is C s , dV p = C gs / (C gs + Cl c + C s ) × dV g .

【0027】dVp は表示特性に大きな影響を及ぼすの
で、パネル内でdVp を均一にする必要がある。図1に
示す画素構造での画素電位シフトに関する等価回路は、
図3(a),(b) に示すようになる。
Since dV p has a great influence on the display characteristics, it is necessary to make dV p uniform within the panel. An equivalent circuit for pixel potential shift in the pixel structure shown in FIG.
As shown in FIGS. 3 (a) and 3 (b).

【0028】図中G点とS点の間の容量が走査線・画素
電極間容量となる。正常画素では、図3(a) に示すよう
に、第1のTFT101のCgs801と第2のTFT1
02のCgs802と接続部109の絶縁膜で分離されて
いる部分の寄生容量803とが合成された形で全体の走
査線・画素電極間容量が表される。
The capacitance between points G and S in the figure is the capacitance between the scanning line and the pixel electrode. In a normal pixel, as shown in FIG. 3A, the C gs 801 of the first TFT 101 and the second TFT 1
The total scanning line-pixel electrode capacitance is represented by a combination of C gs 802 of No. 02 and the parasitic capacitance 803 of the portion separated by the insulating film of the connection portion 109.

【0029】一方、第1のTFT101の切断箇所11
1を切断分離し、第2のTFT102の接続部109を
接続すると、画素電位シフトに関する等価回路は、図3
(b)に示すようになる。この場合には、第2のTFT1
02のCgs802が全体の走査線・画素電極間容量とな
る。
On the other hand, the cut portion 11 of the first TFT 101
When 1 is cut and separated and the connection portion 109 of the second TFT 102 is connected, an equivalent circuit relating to the pixel potential shift is shown in FIG.
It becomes as shown in (b). In this case, the second TFT1
The C gs 802 of 02 becomes the capacitance between the entire scanning line and the pixel electrode.

【0030】正常画素において、第1および第2のTF
T101、102が導通状態にあるときは、図中点Fと
点Sとの電位は信号線106の電位に等しくなる。その
ため、接続部109の寄生容量803は実質的には無い
ことと同等になる。つまり、このときの全体の走査線・
画素電極間容量は第1のTFT101のCgs801とな
る。正常画素において、第1および第2のTFT10
1、102が非導通状態のときには、図中点Fと点Sと
の電位が等しくないため、全体の走査線・画素電極間容
量は、第1のTFTのCgs801と、第2のTFT10
2のCgs802と接続部109の寄生容量803との合
成容量となる。
In the normal pixel, the first and second TFs are
When T101 and T102 are conductive, the potentials at points F and S in the figure are equal to the potential of the signal line 106. Therefore, it is equivalent to the parasitic capacitance 803 of the connection unit 109 being substantially absent. In other words, the entire scan line at this time
The inter-pixel electrode capacitance is C gs 801 of the first TFT 101. In the normal pixel, the first and second TFTs 10
When points 1 and 102 are in the non-conducting state, the potentials at points F and S in the figure are not equal, so the overall capacitance between the scanning lines and pixel electrodes is C gs 801 of the first TFT and the second TFT 10.
C gs 802 of 2 and the parasitic capacitance 803 of the connecting portion 109 are combined capacitances.

【0031】図4には図3(a) ,図3(b) におけるCgs
との挙動、つまりゲート・ソース間電圧依存性が示され
ている。図中、901で示す特性曲線は図3(b) に示さ
れるリペア後の状態を示し、特性曲線902は図3(a)
に示される正常画素の状態を示している。
FIG. 4 shows C gs in FIGS. 3 (a) and 3 (b).
The behavior of and, that is, the gate-source voltage dependence is shown. In the figure, the characteristic curve 901 shows the state after repair shown in FIG. 3 (b), and the characteristic curve 902 shows the state in FIG. 3 (a).
The state of the normal pixel shown in FIG.

【0032】Vgsを大きくすると、しきい値以上でCgs
が増加する。TFTが導通した後は、先の説明から判る
ように、正常画素とリペア後の画素との全体の走査線・
画素電極間容量はほぼ等しくなる。一方、TFTが非導
通状態のとき、正常画素とリペア後の画素との全体の走
査線・画素電極間容量は接続部109の寄生容量803
によって変化する。
When V gs is increased, C gs above the threshold value
Will increase. After the TFT becomes conductive, as can be seen from the above explanation, the entire scanning line of normal pixels and repaired pixels.
The capacitance between the pixel electrodes is almost equal. On the other hand, when the TFT is in a non-conducting state, the entire scanning line-pixel electrode capacitance between the normal pixel and the repaired pixel is the parasitic capacitance 803 of the connecting portion 109.
It depends on

【0033】したがって、接続部109の寄生容量80
3を変えることで、Cgs特性を調整することができる。
第2のTFT102の非導通状態でのCgsをCgs0ff
2、接続部109の寄生容量をCx 、第1のTFT10
1の導通状態、非導通状態のCgsの差をdCgsとする
と、 1/dCgs=1/Cx +1/Cgs0ff 2 の関係のもとでは、図5に示すようにCgsの電圧依存性
をなくすことができる。この結果、電圧シフト量のドレ
イン電圧依存性を消すことができる。さらにCxを大き
くすると、非導通状態のCgsが導通状態のCgsより大き
くなるような状態も実現可能である。
Therefore, the parasitic capacitance 80 of the connecting portion 109 is
The C gs characteristic can be adjusted by changing 3.
C gs in the non-conduction state of the second TFT 102 is C gs0ff
2, the parasitic capacitance of the connection portion 109 is C x , the first TFT 10
1 in a conducting state, when the difference between the non-conductive state C gs and dC gs, 1 / dC gs = 1 / C x + 1 / C gs0ff Under 2 relations, the voltage of C gs as shown in FIG. 5 Dependency can be eliminated. As a result, the drain voltage dependence of the voltage shift amount can be eliminated. Further increasing the C x, larger such conditions than C gs of C gs nonconductive conductive state can also be realized.

【0034】図6には本発明の別の実施例に係る液晶表
示装置の1画素分の平面構成図が示されている。なお、
この図では図1と同一部分が同一符号で示されている。
この実施例では、第2のTFT102のソース電極10
8の一部113を走査線103と平行に延ばして第1の
TFT101のソース電極108に接続している。そし
て、途中に接続部109を介在させている。
FIG. 6 shows a plan view of one pixel of a liquid crystal display device according to another embodiment of the present invention. In addition,
In this figure, the same parts as those in FIG. 1 are designated by the same reference numerals.
In this embodiment, the source electrode 10 of the second TFT 102
A part 113 of 8 extends in parallel with the scanning line 103 and is connected to the source electrode 108 of the first TFT 101. Then, the connecting portion 109 is interposed on the way.

【0035】すなわち、この例では接続部109に寄生
容量を持たせるとともに部分113と走査線103との
間にも寄生容量を持たせ、これらの寄生容量で正常画素
とリペア後の画素との走査線・画素電極間の容量変動を
抑制している。
That is, in this example, the connection portion 109 is provided with a parasitic capacitance and the portion 113 and the scanning line 103 are also provided with a parasitic capacitance, and the normal pixel and the repaired pixel are scanned by these parasitic capacitances. It suppresses the capacitance fluctuation between the line and the pixel electrode.

【0036】以下、具体例を説明する。洗浄されたガラ
ス基板上にMo−Ta合金を厚さ250nm 成膜し、走査線
103、補助容量線104および接続部109の下部電
極をパターニングした。次に、ゲート絶縁膜(SiO)
を厚さ350nm 、SiNを厚さ50nm、aーSi膜を厚さ50
nm、エッチングストッパ(SiN)を厚さ200nm 連続成
膜した後、エッチングストッパをパターニングした。ソ
ース、ドレイン領域のオーミックコンタクト層である燐
などの不純物をドープしたn+ a−Si膜を厚さ50nm成
膜した後、a−Si層を島状にパターニングした。さら
に、ITOを厚さ100nm 成膜し、画素電極105を形成
した。
A specific example will be described below. A Mo-Ta alloy having a thickness of 250 nm was formed on the washed glass substrate, and the scanning line 103, the auxiliary capacitance line 104, and the lower electrode of the connecting portion 109 were patterned. Next, gate insulating film (SiO)
Is 350 nm thick, SiN is 50 nm thick, and a-Si film is 50 nm thick.
After forming a 200 nm thick etching stopper (SiN) continuously, the etching stopper was patterned. After forming an n + a-Si film with a thickness of 50 nm doped with impurities such as phosphorus, which is an ohmic contact layer in the source and drain regions, the a-Si layer was patterned into an island shape. Further, ITO was deposited to a thickness of 100 nm to form the pixel electrode 105.

【0037】次に、ゲート電極の端子部分の上の第1の
絶縁膜であるSiOをエッチング除去した。その後、M
oを厚さ100nm 、Alを厚さ400nm 成膜し、信号線10
6、ドレイン電極107およびソース電極108を形成
し、さらにn+ a−Siを金属をマスクにエッチング除
去してドレイン電極107とソース電極108を電気的
に分離し、アクティブマトリクス基板を形成した。最後
にパッシベーション膜としてSiNを厚さ150nm 成膜
し、パターニングした。
Then, the first insulating film SiO 2 on the terminal portion of the gate electrode was removed by etching. Then M
o is formed to a thickness of 100 nm, Al is formed to a thickness of 400 nm, and the signal line 10
6, the drain electrode 107 and the source electrode 108 were formed, and n + a-Si was removed by etching using a metal as a mask to electrically separate the drain electrode 107 and the source electrode 108 to form an active matrix substrate. Finally, a SiN film having a thickness of 150 nm was formed as a passivation film and patterned.

【0038】このようにして得られたアクティブマトリ
クス基板は、図1に示すものと同様に1画素あたり2個
のTFTが設けられている。第1のTFT101は信号
線106と画素電極105とに接続されているが、第2
のTFT102は待機した状態になっており、画素電極
105とは接続部109を介して分離されている。
The active matrix substrate thus obtained is provided with two TFTs per pixel as in the case shown in FIG. Although the first TFT 101 is connected to the signal line 106 and the pixel electrode 105,
The TFT 102 is in a standby state and is separated from the pixel electrode 105 via the connection portion 109.

【0039】第2のTFT102のソース電極108
は、走査線103に沿った部分113を有しており、こ
の部分113で走査線103と第2のTFT102のソ
ース電極108との間に寄生容量を持たせている。
The source electrode 108 of the second TFT 102
Has a portion 113 along the scanning line 103, and this portion 113 has a parasitic capacitance between the scanning line 103 and the source electrode 108 of the second TFT 102.

【0040】第1のTFT101が不良であった場合、
切断箇所111に絞りを通してレーザビーム112を照
射してソース電極108を切断し、第1のTFT101
を画素電極105から電気的に切り離す。
If the first TFT 101 is defective,
The laser beam 112 is irradiated through the cut portion 111 through the aperture to cut the source electrode 108, and the first TFT 101 is cut.
Are electrically separated from the pixel electrode 105.

【0041】なお、切断箇所111から電極膜が飛散す
るため、切断箇所111はできるだけ少ない照射回数で
切断できるように断線の発生率が高くならない程度に細
くすることが好ましい。本例では切断箇所111の幅を
5 μm程度にした結果、良好な切断が可能となった。
Since the electrode film scatters from the cutting points 111, it is preferable that the cutting points 111 be thin so that the rate of occurrence of wire breakage does not increase so that the cutting can be performed with as few irradiation times as possible. In this example, the width of the cutting point 111 is
As a result of setting it to about 5 μm, good cutting became possible.

【0042】次に、接続部109にレーザビーム110
を照射して電気的に接続することで第2のTFT102
を画素電極105に接続する。この結果、スイッチング
動作を行うTFTは、第1のTFT101から第2のT
FT102へ切り換えられる。第1のTFT101と第
2のTFT102の両方が不良となる確率は極めて低い
ため、この方法によりTFTに関する不良画素はほぼ1
00%修復できる。
Next, a laser beam 110 is applied to the connecting portion 109.
Of the second TFT 102 by irradiating and electrically connecting
Is connected to the pixel electrode 105. As a result, the TFTs that perform the switching operation are changed from the first TFT 101 to the second TFT.
Switched to FT102. Since the probability that both the first TFT 101 and the second TFT 102 are defective is extremely low, the number of defective pixels related to the TFT is almost 1 by this method.
Can be repaired by 00%.

【0043】ここで、図1の例と同様に画素電位のシフ
トを等価回路で検討してみる。図6に示す画素構造での
画素電位シフトに関する等価回路は、図7(a) ,(b)に示
すようになる。
Here, the shift of the pixel potential is examined by an equivalent circuit as in the example of FIG. An equivalent circuit for pixel potential shift in the pixel structure shown in FIG. 6 is as shown in FIGS. 7 (a) and 7 (b).

【0044】図中、G点とS点の間の容量が走査線・画
素電極間容量となる。正常画素では、図7(a) に示すよ
うに、第1のTFT101のCgs801と、第2のTF
T102のCgs802と接続部109の寄生容量803
と、走査線103に併設した部分113の寄生容量11
01とが合成された形で全体の走査線・画素電極間容量
が表される。
In the figure, the capacitance between the points G and S is the capacitance between the scanning line and the pixel electrode. In the normal pixel, as shown in FIG. 7A, the C gs 801 of the first TFT 101 and the second TF
C gs 802 of T102 and parasitic capacitance 803 of connecting portion 109
And the parasitic capacitance 11 of the portion 113 provided adjacent to the scanning line 103.
The total capacitance between the scanning lines and the pixel electrodes is represented in the form of a combination of 01 and 01.

【0045】一方、第1のTFT101の切断箇所11
1を切断分離し、第2のTFT102の接続部109を
接続すると、画素電位シフトに関する等価回路は、図3
(b)に示すようになる。この場合には、第2のTFT1
02のCgs802と配線間寄生容量1101との合成容
量が全体の走査線・画素電極間容量となる。
On the other hand, the cut portion 11 of the first TFT 101
When 1 is cut and separated and the connection portion 109 of the second TFT 102 is connected, an equivalent circuit relating to the pixel potential shift is shown in FIG.
It becomes as shown in (b). In this case, the second TFT1
The combined capacitance of the C gs 802 of No. 02 and the inter-wiring parasitic capacitance 1101 becomes the entire scanning line-pixel electrode capacitance.

【0046】正常画素において、第1および第2のTF
T101,102が導通状態にあるときは、図7(a) の
点Fと点Sとの電位は、信号線106の電位に等しい。
そのため、接続部109の寄生容量803は実質的には
無いことと同等になり、第2のTFT102のCgs80
2、配線間寄生容量1101は考慮しなくてよいことに
なる。
In the normal pixel, the first and second TFs are
When T101 and T102 are in the conductive state, the potentials at points F and S in FIG. 7A are equal to the potential of the signal line 106.
Therefore, the parasitic capacitance 803 of the connecting portion 109 is substantially the same as that of the parasitic capacitance 803, and the C gs 80 of the second TFT 102 is 80.
2. It is not necessary to consider the inter-wiring parasitic capacitance 1101.

【0047】正常画素において、第1および第2のTF
T101、102が非導通状態にあるときは、図7(a)
の点Fと点Sとの電位は等しくないため、全体の走査線
・画素電極間容量は、第1のTFTのCgs801と、第
2のTFT102のCgs802と接続部109の寄生容
量803と、配線間寄生容量1101との合成容量とな
る。
In the normal pixel, the first and second TFs are
When T101 and 102 are in the non-conducting state, Fig. 7 (a)
Since the potentials of the points F and S are not equal, the total capacitance between the scanning lines and the pixel electrodes is C gs 801 of the first TFT, C gs 802 of the second TFT 102, and the parasitic capacitance of the connection portion 109. 803 and the inter-wiring parasitic capacitance 1101 are combined capacitances.

【0048】リペア後、配線間寄生容量1101は、図
7(b) に示すように、第2のTFT102のCgs802
と並列に接続される。このため、リペア後の全体の走査
線・画素電極間容量は、配線間寄生容量を持たない場合
に比べて大きくなる。したがって、配線間寄生容量11
01の大きさを適当に選ぶことで正常画素とリペア後の
画素のCgsの差を小さくすることができる。
After the repair, the inter-wiring parasitic capacitance 1101 is changed to C gs 802 of the second TFT 102 as shown in FIG. 7B.
Connected in parallel with. For this reason, the entire scanning line-pixel electrode capacitance after repair is larger than that in the case where there is no inter-wiring parasitic capacitance. Therefore, the inter-wiring parasitic capacitance 11
By appropriately selecting the size of 01, the difference in C gs between the normal pixel and the repaired pixel can be reduced.

【0049】Cgsの挙動について、図8を用いてさらに
説明する。特性曲線1203は図1の構造を持つ正常画
素のCgs特性を、特性曲線1204はリペア後の画素の
gs特性を示す。前述したように、2つのTFTが導通
状態のときのCgsは、正常画素とリペア後で差は生じな
いが、2つのTFTが非導通状態にあるときは、接続部
109の影響で正常画素のCgsがリペア後に比べて大き
くなる。本例における正常画素のCgs特性は、1201
のようになる。
The behavior of C gs will be further described with reference to FIG. A characteristic curve 1203 shows the C gs characteristic of the normal pixel having the structure of FIG. 1, and a characteristic curve 1204 shows the C gs characteristic of the pixel after repair. As described above, the C gs when the two TFTs are in the conductive state does not differ from that of the normal pixel after repair, but when the two TFTs are in the non-conductive state, the normal pixel is affected by the connection portion 109. C gs of is larger than that after repair. The C gs characteristic of a normal pixel in this example is 1201
become that way.

【0050】本例の場合、正常画素において、2つのT
FTが非導通状態のときは、配線間寄生容量が第2のT
FT102と並列に接続されるため、特性曲線1203
に比べてわずかにCgsが大きくなる。リペア後の画素の
gs特性は、1202で示すようになる。これは特性曲
線1204に配線間寄生容量1101を加えた形になっ
ている。
In the case of this example, two T
When the FT is in the non-conducting state, the inter-wiring parasitic capacitance has the second T
Since it is connected in parallel with the FT 102, the characteristic curve 1203
C gs is slightly larger than that of. The C gs characteristic of the pixel after repair is shown by 1202. This has a form in which a parasitic capacitance 1101 between wirings is added to the characteristic curve 1204.

【0051】したがって、正常画素のCgs特性1201
とリペア後のCgs特性1202との差が小さくなるよう
に配線間寄生容量1101を選べば、表示特性の差を小
さく抑えることができる。
Therefore, the C gs characteristic of the normal pixel 1201
By selecting the inter-wiring parasitic capacitance 1101 so that the difference between the repaired C gs characteristic 1202 and the repaired C gs characteristic 1202 becomes small, the difference in the display characteristic can be suppressed.

【0052】以下に具体例を示す。TFTの導通状態の
gs(以下、Cgsonと記す)を0.03pF、非導通状態の
gs(以下Cgsoff と記す)を0.02pFとする。また、
接続部109の寄生容量を0.006 pFとする。
Specific examples are shown below. The conductive C gs (hereinafter, referred to as C gson ) of the TFT is 0.03 pF, and the non-conductive C gs (hereinafter, referred to as C gsoff ) is 0.02 pF. Also,
The parasitic capacitance of the connecting portion 109 is 0.006 pF.

【0053】図1の構成では、正常画素はCgson=0.03
pF,Cggsoff =0.0247pFとなり、リペア後はC
gson=0.03pF,Cgsoff =0.02pFとなる。Cgsoff
に約0.005 pFの差があり、画素電位シフトが生じる。
輝度差にして最大約 6%の差が生じることになる。
In the configuration of FIG. 1, the normal pixel has C gson = 0.03.
pF, Cg gsoff = 0.0247pF, C after repair
gson = 0.03 pF and C gsoff = 0.02 pF. C gsoff
There is a difference of about 0.005 pF, and a pixel potential shift occurs.
The maximum difference in brightness will be about 6%.

【0054】次に、本例の構成では、配線間寄生容量を
0.002 pFとすると、正常画素はCgson=0.03pF,C
gsoff =0.0248pFとなり、リペア後はCgson=0.032
pF,Cgsoff =0.022 pFとなる。この結果、最大約
3%程度の輝度差に抑えることができる。画素電位シフ
トを小さくして輝度差を抑えているので、混液に印加さ
れる直流電圧成分も小さくすることができ、その結果、
表示の信頼性も高めることができる。
Next, in the structure of this example, the inter-wiring parasitic capacitance is
Assuming 0.002 pF, the normal pixel has C gson = 0.03 pF, C
gsoff = 0.0248pF, C gson = 0.032 after repair
pF, C gsoff = 0.022 pF. This results in a maximum of about
The brightness difference can be suppressed to about 3%. Since the pixel potential shift is reduced to suppress the brightness difference, the DC voltage component applied to the mixed liquid can also be reduced, and as a result,
Display reliability can also be improved.

【0055】なお、配線間寄生容量は、配線間のスペー
スを4 〜5 μm程度にすることで0.003 pF程度の寄生
容量が得られる。また、配線間寄生容量は接続部の寄生
容量の2分の1程度が適当である。また、上記各実施例
では1画素あたりTFTを2個設けているが、この個数
に限定されるものではない。
As for the inter-wiring parasitic capacitance, a parasitic capacitance of about 0.003 pF can be obtained by setting the space between the wirings to about 4 to 5 μm. Further, it is appropriate that the inter-wiring parasitic capacitance is about one half of the parasitic capacitance of the connecting portion. Further, although two TFTs are provided per pixel in each of the above embodiments, the number of TFTs is not limited to this.

【0056】[0056]

【発明の効果】以上説明したように、本発明によれば、
1画素あたり複数の薄膜トランジスタを配置した冗長構
造を採用し、しかもソース側電極経路の構成によって正
常画素とリペア後の画素との走査線・画素電極間容量の
差を低減しているので、構成の複雑化を招くことなく、
正常画素とリペア後の画素の表示特性の差異を小さくす
ることができる。
As described above, according to the present invention,
A redundant structure in which a plurality of thin film transistors is arranged per pixel is adopted, and the difference in the capacitance between the scanning line and the pixel electrode between the normal pixel and the repaired pixel is reduced by the structure of the source side electrode path. Without complicating
The difference in display characteristics between normal pixels and repaired pixels can be reduced.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例に係る液晶表示装置における
1画素分の平面構成図
FIG. 1 is a plan configuration diagram of one pixel in a liquid crystal display device according to an embodiment of the present invention.

【図2】1画素について1個の薄膜トランジスタを組込
んだ場合の等価回路図
FIG. 2 is an equivalent circuit diagram when one thin film transistor is incorporated for one pixel.

【図3】(a) は同実施例に係る液晶表示装置における正
常な1画素分の等価回路図で、(b) はリペア後の1画素
分の等価回路図
3A is an equivalent circuit diagram of one normal pixel in the liquid crystal display device according to the embodiment, and FIG. 3B is an equivalent circuit diagram of one pixel after repair.

【図4】同実施例における走査線・画素電極間容量のゲ
ート・ソース間電圧依存性を示す図
FIG. 4 is a diagram showing the gate-source voltage dependence of the capacitance between the scanning line and the pixel electrode in the example.

【図5】寄生容量を変えた場合における走査線・画素電
極間容量のゲート・ソース間電圧依存性を示す図
FIG. 5 is a diagram showing the gate-source voltage dependence of the scanning line-pixel electrode capacitance when the parasitic capacitance is changed.

【図6】本発明の別の実施例に係る液晶表示装置におけ
る1画素分の平面構成図
FIG. 6 is a plan configuration diagram of one pixel in a liquid crystal display device according to another embodiment of the present invention.

【図7】(a) は同実施例に係る液晶表示装置における正
常な1画素分の等価回路図で、(b) はリペア後の1画素
分の等価回路図
FIG. 7A is an equivalent circuit diagram of one normal pixel in the liquid crystal display device according to the embodiment, and FIG. 7B is an equivalent circuit diagram of one pixel after repair.

【図8】同実施例における走査線・画素電極間容量のゲ
ート・ソース間電圧依存性を図1の例と比較して示す図
FIG. 8 is a diagram showing the gate-source voltage dependence of the capacitance between scanning lines and pixel electrodes in the same embodiment as compared with the example of FIG.

【図9】1画素について1個の薄膜トランジスタを組込
んだ液晶表示装置の1画素分の平面構成図
FIG. 9 is a plan configuration diagram of one pixel of a liquid crystal display device in which one thin film transistor is incorporated for each pixel.

【図10】リペア手法の一例を説明するための図FIG. 10 is a diagram for explaining an example of a repair method.

【図11】リペア手法の別の例を説明するための図FIG. 11 is a diagram for explaining another example of the repair method.

【符号の説明】[Explanation of symbols]

101…第1の薄膜トランジスタ 102…第2
の薄膜トランジスタ 103…走査線 104…補助
容量線 105…画素電極 106…信号
線 107…ドレイン電極 108…ソー
ス電極 109…接続部 111…切断
101 ... First thin film transistor 102 ... Second
Thin film transistor 103 ... Scan line 104 ... Auxiliary capacitance line 105 ... Pixel electrode 106 ... Signal line 107 ... Drain electrode 108 ... Source electrode 109 ... Connection part 111 ... Disconnection part

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】隣接する2本の走査線と隣接する2本の信
号線との交差領域内に、少なくとも薄膜トランジスタと
画素電極とを含む画素を設けてなる液晶表示装置におい
て、前記薄膜トランジスタは1画素あたり複数個設けら
れ、これら複数の薄膜トランジスタのうちの少なくとも
1個は前記画素電極から電気的に切離し可能な切断部を
備え、他の薄膜トランジスタはソース電極経路に前記画
素電極に対して電気的に接続可能な接続部を備えてお
り、前記接続部を備えた薄膜トランジスタは、前記切断
部を備えた薄膜トランジスタが前記画素電極に電気的に
接続されている状態下での走査線・画素電極間容量と前
記切断部を備えた薄膜トランジスタが前記画素電極から
電気的に切離される代りに前記接続部を備えた薄膜トラ
ンジスタが前記画素電極に電気的に接続された状態下で
の走査線・画素電極間容量との差を前記ソース電極経路
の配置で決まる寄生容量で低減させてなることを特徴と
する液晶表示装置。
1. A liquid crystal display device comprising a pixel including at least a thin film transistor and a pixel electrode in an intersection region between two adjacent scan lines and two adjacent signal lines, wherein the thin film transistor is one pixel. A plurality of thin film transistors are provided for each pixel, at least one of the plurality of thin film transistors is provided with a cutting portion that can be electrically separated from the pixel electrode, and another thin film transistor is electrically connected to the pixel electrode through a source electrode path. The thin film transistor including the connection portion capable of connecting the scanning line and the pixel electrode capacitance and the thin film transistor including the disconnection portion under the state of being electrically connected to the pixel electrode. Instead of electrically disconnecting the thin film transistor having the cutting portion from the pixel electrode, the thin film transistor having the connecting portion is used for the pixel. A liquid crystal display device characterized by comprising reducing parasitic capacitance which is determined the difference between the scanning line-pixel electrode capacitance under a state of being electrically connected to a pole in the arrangement of the source electrode path.
JP24311593A 1993-09-29 1993-09-29 Liquid crystal display device Pending JPH07104311A (en)

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