JPH07104037A - Semiconductor integrated circuit - Google Patents

Semiconductor integrated circuit

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JPH07104037A
JPH07104037A JP25125993A JP25125993A JPH07104037A JP H07104037 A JPH07104037 A JP H07104037A JP 25125993 A JP25125993 A JP 25125993A JP 25125993 A JP25125993 A JP 25125993A JP H07104037 A JPH07104037 A JP H07104037A
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JP
Japan
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frequency
counter
output
signal
input
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Application number
JP25125993A
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Japanese (ja)
Inventor
Katsutoshi Akagi
勝俊 赤木
Original Assignee
Nec Corp
日本電気株式会社
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Publication date
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Abstract

PURPOSE: To reduce the number of pins required for an a.c. characteristic test by comparing and checking a frequency count output value value for measuring the oscillating frequency of a ring oscillator with a predeterined lower limit frequency preset VALUE to judge acceptance or rejection of an a.c. characteristic.
CONSTITUTION: A lock signal 101 is input to a ring oscillator 1. When a signal 101 is 'H', the oscillator l is in the oscillating state, and when it is 'L', oscillation is stopped. While the signal 101 is 'H' and the oscillator l is in the oscillating state, an oscillation output 103 is feedback-input to a first stage NAND circuit of the oscillator 1, and input to a clock input terminal C of a frequency counter 2. A signal 101 is input to a clock enable terminal CE of the counter 2, and when the signal 101 is 'H' and a counter reset signal 105 input from a DFF3 with reset is 'L', the counter 2 is put in the condition of counting clock input data. A count 106 output from the counter 2 is input to a counter output judging circuit 6.
COPYRIGHT: (C)1995,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は半導体集積回路およびその試験方法に関する。 The present invention relates to a semiconductor integrated circuit and its test method.

【0002】 [0002]

【従来の技術】従来、半導体集積回路の交流的な特性を測定する場合には、測定対象の半導体集積回路としては、図5に示されるように、当該半導体集積回路内に予め測定用の内部回路が組込んでおき、交流特性の測定を簡易化する方法が行われている。 Conventionally, when measuring AC characteristics of a semiconductor integrated circuit, a semiconductor integrated circuit to be measured, as shown in FIG. 5, the inside of a previously measured in the semiconductor integrated circuit circuitry previously incorporated, a method for simplifying the measurement of AC characteristics is performed.

【0003】図5の従来例における交流特性測定用の内部回路は、NAND回路を奇数段リング状に接続して形成されるリング発振器1と、周波数カウンタ2と、リセット付きDフリップフロップ3と、遅延ゲート4と、周波数カウンタ出力回路10とを備えて構成される。 [0003] internal circuit for AC testing in the conventional example of FIG. 5, a ring oscillator 1 is formed by connecting a NAND circuit odd number ring, a frequency counter 2, a resettable D flip-flop 3, a delay gate 4, constituted by a frequency counter output circuit 10. 当該半導体集積回路の交流特性を測定する場合には、リング発振器1には、初段のAND回路に制御入力としてのクロック信号101が入力される。 When measuring AC characteristics of the semiconductor integrated circuit, the ring oscillator 1, a clock signal 101 as a control input to the first stage of the AND circuit is inputted. このクロック信号10 The clock signal 10
1が“H”レベルの時にはリング発振器1は発振状態となり、クロック信号101が“L”レベルの時には発振が停止される。 Ring oscillator 1 when 1 is at the "H" level becomes the oscillation state, when the clock signal 101 is at the "L" level oscillation is stopped. クロック信号101が“H”レベルで、 The clock signal 101 is "H" level,
リング発振器1が発振している状態においては、リング発振器1の発振出力103は、リング発振器1の初段のNAND回路に帰還入力されるとともに、周波数カウンタ2のクロック入力端子Cに入力される。 In a state in which the ring oscillator 1 is oscillating, the oscillation output 103 of the ring oscillator 1, while being feedback input to the first stage NAND circuit of the ring oscillator 1 is input to the frequency counter 2 clock input terminal C. また、周波数カウンタ2のクロックイネーブル端子CEには、クロック信号101が入力されており、クロック信号101が“H”レベルであり、且つリセット付きDフリップフロップ3より入力されるカウンタリセット信号105が“L”レベルの時には、当該周波数カウンタ2においては、クロック入力データのカウント動作が可能な状態になる。 Further, the clock enable terminal CE of the frequency counter 2 is the clock signal 101 is input, a clock signal 101 is "H" level, and the counter reset signal 105 input from the reset with D flip-flop 3 is " L "when the level is in the frequency counter 2, the count operation is possible states of the clock input data.

【0004】一方、クロック信号101は、リセット付きDフリップフロップ3のデータ入力端子Dおよび遅延ゲート4にも入力されており、遅延ゲート4により遅延されたクロック信号は、リセット付きDフリップフロップ3のクロック入力端子Cに入力される。 On the other hand, the clock signal 101, to the data input terminal D and the delay gate 4 of the resettable D flip-flop 3 is input, a clock signal delayed by the delay gate 4, the reset with D flip-flop 3 is input to the clock input terminal C. リセット付きDフリップフロップ3においては、リセット入力端子R In resettable D flip-flop 3, a reset input terminal R
に入力されるリセット信号102が“H”レベルの時には、出力されるカウンタリセット信号105は常時“L”レベルとなり、この“L”レベルのカウンタリセット信号105を受けて、周波数カウンタ2は、任意の時間においてリセットされた状態となる。 When the the reset signal 102 is at the "H" level input to the counter reset signal 105 to be output is always "L" level, in response to the "L" level of the counter reset signal 105, the frequency counter 2, optionally a state of being reset at the time. また、リセット信号102が“L”レベルの時点においては、クロック信号101が“L”レベルから“H”レベルに立ち上がる時点において、“H”レベルのデータがこのリセット付きDフリップフロップ3にセットされる。 In the time reset signal 102 is "L" level, at the time the clock signal 101 rises from the "L" level to "H" level, "H" level data is set to the reset function D flip-flop 3 that. これにより、カウンタリセット信号105は、“L”レベルとなり、周波数カウンタ2のリセットが解除されてカウント開始が可能の状態となる。 Thus, the counter reset signal 105, "L" level and the count start can state the reset frequency counter 2 is released. なお、遅延ゲート4は、クロック信号101のデータが、確実にリセット付きDフリップフロップ3にセットアップされるように、クロック信号101に所定の遅延時間を与えるために接続されている。 Note that the delay gate 4, the data clock signal 101, as will be set up reliably the resettable D flip-flop 3 is connected to provide a predetermined delay time to the clock signal 101.

【0005】即ち、クロック信号101が“H”レベルであり、且つカウンタリセット信号105が“L”レベルの時点においては、周波数カウンタ2においてはカウントが開始されて、当該カウント出力は、並列出力として周波数カウンタ出力回路10を介して外部に出力され、当該複数のカウント出力を直接外部において観測することにより、半導体集積回路の交流特性が測定される。 Namely, a clock signal 101 is "H" level, in and counter reset signal 105 is "L" level at the time, the count is started in the frequency counter 2, the count output as parallel outputs is output to the outside through the frequency counter output circuit 10, by observing the outside the plurality of count output directly, the AC characteristics of the semiconductor integrated circuit is measured.

【0006】また、特開昭60−89937号公報において提案されている集積回路装置においては、リング発振器の発振周波数を分周して周波数の計測を行っているが、基本的には上述した従来例そのものであり、周波数カウンタからは、複数の周波数カウント値が並列信号として出力されて、半導体集積回路の交流特性が測定されている。 Further, in the integrated circuit device has been proposed in JP-A-60-89937, although carried out to measure the frequency by dividing the oscillation frequency of the ring oscillator, conventionally is basically described above examples are themselves, from the frequency counter, a plurality of frequency count value is output as a parallel signal, the AC characteristics of the semiconductor integrated circuit is measured.

【0007】 [0007]

【発明が解決しようとする課題】上述した従来の半導体集積回路は、上述した特開昭60−89937号公報において提案されている集積回路装置をも含めて、交流特性測定用の内部回路において、周波数カウンタのカウント並列出力を直接半導体チップの外部に出力することにより、当該交流特性の測定を行っており、これにより、 [0006] Conventional semiconductor integrated circuit described above, including an integrated circuit device proposed in JP-60-89937 discloses the above, in the internal circuit for AC testing, by outputting a count parallel output of the frequency counter direct semiconductor chip to the outside, and subjected to measurement of the AC characteristics, thereby,
半導体集積回路における出力ピン数が増大するとともに、また、これに伴い半導体チップの占有面積が拡大するという欠点がある。 With the number of pins increases output in the semiconductor integrated circuit, also has the disadvantage that the area occupied by the semiconductor chip is enlarged accordingly.

【0008】また、当該交流特性測定を半導体集積回路の製品試験計画の一環として考えた場合には、前述した従来の方法においては、周波数カウンタのカウンタ結果に対する合格・不合格の判定をLSIテスタ等を用いて行っているために、煩雑なプログラミングが必要になるという欠点がある。 Further, when considering the AC testing as part of a product test plan of a semiconductor integrated circuit, in the conventional method described above, LSI tester or the like to pass-fail decision for the counter result of the frequency counter because it is performed by using the, there is a drawback that it is necessary to complicated programming.

【0009】 [0009]

【課題を解決するための手段】第1の発明の半導体集積回路は、半導体集積回路における交流特性を測定する内部回路を内蔵する半導体集積回路において、所定のクロック信号を介して、前記交流特性測定用の発振信号を生成して出力するリング発振器と、前記クロック信号および所定のリセット信号の入力に対応して、前記リング発振器の発振周波数を計測して、当該発振周波数のカウント値を出力する周波数カウンタと、前記周波数カウンタより出力される発振周波数のカウント値を入力し、当該カウンタ値を前記交流特性測定の周波数判定条件における下限周波数の規定ビット値と比較照合することにより、交流特性試験における周波数判定結果の合否判定を行うカウンタ出力判定回路と、を少なくとも前記内部回路として備えること Means for Solving the Problems] The semiconductor integrated circuit of the first invention is a semiconductor integrated circuit incorporating an internal circuit for measuring the AC characteristics of the semiconductor integrated circuit, via a predetermined clock signal, the AC testing a ring oscillator for generating and outputting an oscillation signal of the use, in response to the input of the clock signal and a predetermined reset signal, to measure the oscillation frequency of the ring oscillator, the frequency of outputting the count value of the oscillation frequency counter and inputs the count value of the oscillation frequency output from the frequency counter, by comparing against the specified bit values ​​of the lower limit frequency of the counter value in the frequency determination condition of the AC testing, the frequency of the AC characteristic test further comprising a counter output judging circuit for performing acceptance judgment result of determination as at least the internal circuit 特徴としている。 It is characterized.

【0010】また、第2の発明の半導体集積回路は、半導体集積回路における交流特性を測定する内部回路を内蔵する半導体集積回路において、所定のクロック信号を介して、前記交流特性測定用の発振信号を生成して出力するリング発振器と、前記クロック信号および所定のリセット信号の入力に対応して、前記リング発振器の発振周波数を計測し、当該発振周波数のカウント値を出力する周波数カウンタと、前記周波数カウンタより出力される発振周波数のカウント値を入力し、当該カウンタ値を、前記交流特性測定における複数の異なる周波数判定条件における下限周波数の規定ビット値とそれぞれ個別に比較照合することにより、当該交流特性試験における周波数判定結果の合否判定を、前記複数の異なる周波数判定条件に対応して [0010] The semiconductor integrated circuit of the second aspect of the present invention, in a semiconductor integrated circuit incorporating an internal circuit for measuring the AC characteristics of the semiconductor integrated circuit, via a predetermined clock signal, an oscillation signal for the AC testing a ring oscillator for generating and outputting, in response to the input of the clock signal and a predetermined reset signal, the oscillation frequency of the ring oscillator is measured, a frequency counter for outputting a count value of the oscillation frequency, the frequency is output from the counter inputs the count value of the oscillation frequency, the counter value, by respectively defining the bit values ​​of the lower limit frequency comparing collation separately at a plurality of different frequency determination condition in the AC testing, the alternating current characteristics the acceptance determination of the frequency determination result of the test, corresponding to said plurality of different frequencies determination condition ンク区分して行うカウンタ出力判定回路と、を少なくとも前記内部回路として備えることを特徴とている。 And a comprising: a counter output decision circuit performed by link segment, as at least the internal circuit.

【0011】 [0011]

【実施例】次に、本発明について図面を参照して説明する。 EXAMPLES Next, will be described with reference to the drawings the present invention.

【0012】図1は本発明における交流特性測定用の内部回路の第1の実施例を示すブロック図である。 [0012] Figure 1 is a block diagram showing a first embodiment of the internal circuit for AC testing of the present invention. 図1に示されるように、本実施例における交流特性測定用の内部回路は、NAND回路を奇数段リング状に接続して形成されるリング発振器1と、周波数カウンタ2と、リセット付きDフリップフロップ3と、遅延ゲート4と、カウンタ出力判定回路5とを備えて構成される。 As shown in FIG. 1, an internal circuit for AC testing in this embodiment, the ring oscillator 1 which is formed by connecting a NAND circuit odd number ring, a frequency counter 2, D flip-flop with reset 3, and includes a delay gate 4, and a counter output judging circuit 5. また、図2に示されるのは、本発明におけるカウンタ出力判定回路5の一実施例を示す回路図であり、周波数カウンタ2 Also illustrated in FIG. 2 is a circuit diagram showing an embodiment of a counter output judging circuit 5 according to the present invention, the frequency counter 2
より出力されるカウント出力106に対応して、当該カウンタ出力判定回路5は、規格値設定回路6と、NAN In response to the count output 106 is greater output, the counter output judging circuit 5, a standard value setting circuit 6, NAN
D回路7とにより形成されている。 It is formed by the D circuit 7.

【0013】当該半導体集積回路の交流特性を測定する場合には、従来例の場合と同様に、リング発振器1には、初段のAND回路に制御入力としてのクロック信号101が入力される。 [0013] When measuring the AC characteristics of the semiconductor integrated circuit, as in the case of the conventional example, the ring oscillator 1, a clock signal 101 as a control input to the first stage of the AND circuit is inputted. このクロック信号101が“H” The clock signal 101 is "H"
レベルの時にはリング発振器1は発振状態となり、クロック信号101が“L”レベルの時には発振が停止される。 Ring oscillator 1 when the level becomes the oscillation state, when the clock signal 101 is at the "L" level oscillation is stopped. クロック信号101が“H”レベルで、リング発振器1が発振している状態においては、リング発振器1の発振出力103は、リング発振器1の初段のNAND回路に帰還入力されるとともに、周波数カウンタ2のクロック入力端子Cに入力される。 The clock signal 101 is "H" level, in the state in which the ring oscillator 1 is oscillating, the oscillation output 103 of the ring oscillator 1, while being feedback input to the first stage NAND circuit of the ring oscillator 1, a frequency counter 2 is input to the clock input terminal C. また、周波数カウンタ2 In addition, frequency counter 2
のクロックイネーブル端子CEには、クロック信号10 The clock enable terminal CE, the clock signal 10
1が入力されており、クロック信号101が“H”レベルであり、且つリセット付きDフリップフロップ3より入力されるカウンタリセット信号105が“L”レベルの時には、当該周波数カウンタ2においては、クロック入力データのカウント動作が可能な状態になる。 1 is input, a clock signal 101 is "H" level, and when the counter reset signal 105 is inputted from the reset with D flip-flop 3 is at the "L" level, in the frequency counter 2, the clock input counting operation of the data becomes possible state.

【0014】図2において、周波数カウンタ2より出力されるカウント出力106は、カウンタ出力判定回路5 [0014] In FIG. 2, the count output 106 output from the frequency counter 2, the counter output determining circuit 5
に含まれる規格値設定回路6に入力される。 Is input to the standard value setting circuit 6 included in. 規格値設定回路6においては、当該交流特性測定における測定対象の下限周波数fの規定値として、当該下限周波数fに対応するカウント出力106の上位のN(正整数)ビット分が、規格値設定信号107を介して選定される。 In standard value setting circuit 6, the specified value of the lower limit frequency f of the measurement target in the AC testing, the higher the count output 106 corresponding to the lower limit frequency f N (positive integer) bits is standard value setting signal It is selected via 107. なお、この場合において、前記下限周波数fの規定値としては、上位のNビットがそれぞれ「1」となる状態を以って規定されるものとする。 Incidentally, in this case, the specified value of the lower limit frequency f, it is assumed that N significant bits are defined drives out state, respectively become "1". 今、数値例として、周波数カウンタ2より出力されるカウント出力106のビット数を10とし、前記上位ビット数をN=4として、下限周波数の規定値をf=960MHzに設定するものとすると、規格値設定回路6においては、カウント出力10 Now, as a numerical example, the number of bits of the count output 106 output from the frequency counter 2 is 10, the number of upper bits as N = 4, when a predetermined value of the lower limit frequency shall be set to f = 960 MHz, standard in value setting circuit 6, the count outputs 10
6[1111******]の下位の6ビット分は全て無視されて、上位4ビットが[1111]の数値以上の分のカウント出力106が選定されて出力される。 6 [1111 ******] 6 bits of the lower of being ignored, the upper 4 bits are output after being selected numerical more minute count output 106 of the [1111]. 即ち、この上位4ビットの[1111]の数値以上のカウント出力のみが選択されてNAND回路7に入力される。 That is, only the numerical value or count output of the high-order 4 bits [1111] are inputted is selected in the NAND circuit 7. これにより、前記上位4ビット分を除く下位ビットは、全て規格値設定回路6よりの出力が遮断されて、それらの出力はオープン状態となる。 Thus, the lower bits except for the upper 4 bits are all blocked output than standard value setting circuit 6 is, their output is open. NAND回路7においては、前記上位4ビットが全て「1」として出力される場合には、判定出力信号108として“L”レベルが出力されて判定結果は「合格」となり、また、当該上位4ビットの中に一つでも「0」が含まれている場合には、判定出力信号108として“H”レベルが出力され、判定結果は「不合格」となる。 In the NAND circuit 7 when the upper 4 bits are all output as "1", "L" level is output as the determination result decision output signal 108 is "pass", and also, the upper 4 bits if it contains "0" even one in the "H" level as the decision output signal 108 is outputted, the determination result is "fail".

【0015】従って、本実施例においては、簡易なカウンタ出力判定回路5を設けることにより、判定出力用の出力ピン数を著しく削減することが可能になるとともに、周波数判定における合否の判定処理が極めて容易であり、半導体集積回路の交流特性試験を極めて簡便に実現することができる。 [0015] Thus, in this embodiment, by providing a simple counter output judging circuit 5, it becomes possible to significantly reduce the number of output pins for determining the output, the determination process of acceptance in the frequency determination is very is easy, it is possible to very easily achieve the AC characteristic test of the semiconductor integrated circuit.

【0016】図3は、本発明における交流特性測定用の内部回路の第2の実施例を示すブロック図である。 [0016] Figure 3 is a block diagram showing a second embodiment of the internal circuit for AC testing of the present invention. 図3 Figure 3
に示されるように、本実施例における交流特性測定用の内部回路は、NAND回路を奇数段リング状に接続して形成されるリング発振器1と、周波数カウンタ2と、リセット付きDフリップフロップ3と、遅延ゲート4と、 As shown in, the internal circuit of the AC characteristic measurement in this embodiment is a ring oscillator 1 is formed by connecting a NAND circuit odd number ring, a frequency counter 2, a resettable D flip-flop 3 , a delay gate 4,
カウンタ出力判定回路5とを備えて構成される。 Configured with a counter output judging circuit 5. また、 Also,
図4に示されるのは、本発明におけるカウンタ出力判定回路5の一実施例を示す回路図であり、周波数カウンタ2より出力されるカウント出力106に対応して、当該カウンタ出力判定回路5は、規格別判定回路8−1、8 Shown in FIG. 4 is a circuit diagram showing an embodiment of a counter output judging circuit 5 according to the present invention, in response to the count output 106 output from the frequency counter 2, the counter output judging circuit 5, standards-based determination circuit 8-1,8
−2、…………、8−nと、セレクタ9とにより形成されている。 -2, ............, and 8-n, it is formed by a selector 9.

【0017】当該半導体集積回路の交流特性を測定する場合には、第1の実施例の場合と同様に、リング発振器1には、初段のAND回路に制御入力としてのクロック信号101が入力される。 [0017] When measuring the AC characteristics of the semiconductor integrated circuit, as in the first embodiment, the ring oscillator 1, a clock signal 101 as a control input to the first stage of the AND circuit is input . このクロック信号101が“H”レベルの時にはリング発振器1は発振状態となり、クロック信号101が“L”レベルの時には発振が停止される。 The ring oscillator 1 when the clock signal 101 is "H" level becomes the oscillation state, when the clock signal 101 is at the "L" level oscillation is stopped. クロック信号101が“H”レベルで、リング発振器1が発振している状態においては、リング発振器1の発振出力103は、リング発振器1の初段のN The clock signal 101 is "H" level, in the state in which the ring oscillator 1 is oscillating, the oscillation output 103 of the ring oscillator 1, the first stage of the ring oscillator 1 N
AND回路に帰還入力されるとともに、周波数カウンタ2のクロック入力端子Cに入力される。 With the feedback input to the AND circuit, it is input to the frequency counter 2 clock input terminal C. また、周波数カウンタ2のクロックイネーブル端子CEには、クロック信号101が入力されており、クロック信号101が“H”レベルであり、且つリセット付きDフリップフロップ3より入力されるカウンタリセット信号105が“L”レベルの時には、当該周波数カウンタ2においては、クロック入力データのカウントが可能な状態になる。 Further, the clock enable terminal CE of the frequency counter 2 is the clock signal 101 is input, a clock signal 101 is "H" level, and the counter reset signal 105 input from the reset with D flip-flop 3 is " L "when the level is in the frequency counter 2, the count of the state of the clock input data.

【0018】図4において、周波数カウンタ2より出力されるカウント出力106は、カウンタ出力判定回路5 [0018] In FIG. 4, the count output 106 output from the frequency counter 2, the counter output determining circuit 5
に含まれる規格別判定回路8−1、8−2、…………、 Standards-based determination circuit 8-1 and 8-2 included in, ............,
8−nに分岐入力される。 It is branched input to 8-n. 規格別判定回路8−1、8− Standards-based determination circuit 8-1,8-
2、…………、8−nにおいては、予め交流特性測定における下限周波数の規定値が、それぞれf1 、f2 、… 2, ............, in 8-n, the prescribed value of the lower limit frequency in advance AC testing, respectively f1, f2, ...
………、fn として設定されており、周波数カウンタ2 ........., it is set as fn, frequency counter 2
より出力されるカウント出力106の上位ビットのNビット分が、それぞれの規格別判定回路8−i(i=1、 Count N bits of the upper bits of the output 106 to be more output, each standard-based determination circuit 8-i (i = 1,
2、…………、n)の下限周波数の規定値のfi 以上である場合には、当該規格別判定回路8−iからは常に“L”レベルが出力され、また逆に下限周波数の規定値のfi 未満である場合には、当該規格別判定回路8−i 2, ............, when it is fi above the lower limit frequency of the specified value of n) is always from the standard-based determination circuit 8-i "L" level is output, also defines the lower limit frequency in the opposite If the value is less than the fi are the standards-based determination circuit 8-i
からは“H”レベルが出力されように論理形成されている。 From is logically formed as the output "H" level. 例えば、一数値例として、周波数カウンタ2より出力されるカウント出力106のビット数を10とし、前記上位ビット数をN=5として、規格別判定回路8−1 For example, as one numerical example, the number of bits of the count output 106 output from the frequency counter 2 is 10, the number of upper bits as N = 5, standard based determination circuit 8-1
および8−2における下限周波数の規定値f1 およびf And the lower limit frequency in the 8-2 specified values ​​f1 and f
2 を、それぞれf1 =976MHzおよびf2 =480 2, respectively f1 = 976MHz and f2 = 480
MHzに設定するものとすると、規格別判定回路8−1 If it shall be set to MHz, standards-based determination circuit 8-1
においては、カウント出力106[11110**** In the count output 106 [11110 ****
*]の下位の5ビットは無視されて、上位5ビットが[11110]の数値以上のカウント出力106が入力される場合には、論理演算を介して常に判定出力信号1 *] 5 bits is ignored for the lower, when the upper five bits are input numeric or more count output 106 of the [11110] it is always compares the output signal 1 via logic operations
08−1として“L”レベルが出力されて判定結果は「合格」となり、また、当該上位5ビットのカウント出力106が[11110]の数値未満となる場合には、 "L" level determination result is output as 08-1 is "pass", and also, when the upper five bits of the count output 106 is less than the number in the 11110] is
論理演算を介して判定出力信号108−1として“H” As a determination output signal 108-1 through a logical operation "H"
レベルが出力されて判定結果は「不合格」となる。 Level is output determination result is "fail". 同様に、規格別判定回路8−2においては、カウント出力1 Similarly, in the specification-based determination circuit 8-2, the count output 1
06[01111*****]の下位の5ビットは無視されて、上位5ビットが[01111]の数値以上のカウント出力106が入力される場合には、論理演算を介して常に判定出力信号108−2として“L”レベルが出力されて判定結果は「合格」となり、また、当該上位5ビットのカウント出力106が[01111]の数値未満となる場合には、論理演算を介して判定出力信号1 06 5 least significant bits of the 01111 *****] is ignored, when the upper five bits are input numeric or more count output 106 of the [01111] is always compares the output signal through a logic operation "L" level determination result is output as 108-2 "pass", and also, when the upper five bits of the count output 106 is less than the number in the 01111], the determination output through the logical operation signal 1
08−2として“H”レベルが出力され、判定結果は「不合格」となる。 "H" level is output as 08-2, the decision result is "fail". このことは、他の規格別判定回路8 This other standards-based determination circuit 8
−iにおいても全く同様であり、それぞれの規格別判定回路8−i(i=1、2、…………、n)より出力される判定出力信号108−i(i=1、2、…………、 It is exactly same in -i, respectively standards-based determination circuit 8-i (i = 1,2, ............, n) determination output signal output from the 108-i (i = 1,2, ... .........,
n)は、それぞれセレクタ9に入力される。 n) is input to the selector 9.

【0019】セレクタ9においては、外部より入力される規格変更信号109により制御されて、ランク区分された規格別判定信号群110が出力される。 [0019] In the selector 9 is controlled by a standard change signal 109 input from the outside, ranked partitioned standards-based determination signal group 110 is output. この場合、 in this case,
規格変更信号109は複数ビットにより構成されており、セレクタ9に入力される判定出力信号108−1、 Standards change signal 109 is constituted by a plurality of bits, determining an output signal 108-1 is input to the selector 9,
108−2、………………、108−nは、当該規格変更信号109におけるビットの組合わせにより、セレクタ9より出力される各規格別判定信号に対応する出力端子(OUT 1 、OUT 2 、OUT 3 、………………、O 108-2, .................., 108-n is a combination of bits in the standard change signal 109, the output terminal (OUT 1 corresponding to each standard-based determination signal outputted from the selector 9, OUT 2 , OUT 3, .................., O
UT m )が任意に選択調整される。 UT m) is optionally selected adjustment. 従って、本実施例においては、下限周波数の各規定値ごとにランク区分された判定出力信号が、それぞれ出力端子OUT 1 、OUT Accordingly, in the present embodiment, the determination output signal ranked divided for each prescribed value of the lower limit frequency is, output terminals OUT 1, OUT
2 、OUT 3 、………………、OUT m等より適宜選択されて出力される。 2, OUT 3, .................., and output is appropriately selected from the OUT m like. これにより半導体集積回路の交流特性試験を簡便に実現することができるとともに、外部からの規格変更信号により規格値の異なる判定出力信号を適宜選択して出力することが可能となるため、半導体集積回路の交流特性試験における規格値変更等の要求に対して迅速に対応することが可能となる。 It is possible to easily realize the AC characteristic test of the semiconductor integrated circuit Thus, it becomes possible to appropriately select and output different decision output signal of standard values ​​according to the standard change signal from the outside, the semiconductor integrated circuit it is possible to respond quickly to the demand for such change specifications in AC characteristic test.

【0020】 [0020]

【発明の効果】以上説明したように、本発明は、半導体集積回路の交流特性の試験時において、当該半導体集積回路内に、リング発振器の発振周波数を計測する周波数カウンタの周波数カウント出力値を、所定の下限周波数設定値と比較照合して交流特性の合否を判定する手段を設けることにより、当該交流特性試験に必要とされるピン数を削減することが可能になるとともに、より簡便に交流特性試験を実施することができるという効果がある。 As described above, according to the present invention, during testing of the AC characteristics of a semiconductor integrated circuit, in the semiconductor integrated circuit, a frequency count output value of the frequency counter for measuring the oscillation frequency of the ring oscillator, by providing a means for determining the acceptability of the AC characteristic comparison and collation to a predetermined lower limit frequency setting value, it becomes possible to reduce the number of pins required on the AC characteristic test, more easily exchange properties test there is an effect that it is possible to implement.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1の実施例を示すブロック図である。 1 is a block diagram showing a first embodiment of the present invention.

【図2】第1の実施例におけるカウンタ出力判定回路の一実施例を示すブロック図である。 2 is a block diagram showing an embodiment of a counter output judging circuit in the first embodiment.

【図3】本発明の第2の実施例を示すブロック図である。 3 is a block diagram showing a second embodiment of the present invention.

【図4】第2の実施例におけるカウンタ出力判定回路の一実施例を示すブロック図である。 4 is a block diagram showing an embodiment of a counter output determination circuit in the second embodiment.

【図5】従来例を示すブロック図である。 5 is a block diagram showing a conventional example.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 リング発振器 2 周波数カウンタ 3 リセット付きDフリップフロップ 4 遅延ゲート 5 カウンタ出力判定回路 6 ビット選択回路 7 NAND回路 8−1〜8−n 規格別判定回路 9 セレクタ 10 周波数カウンタ出力回路 1 ring oscillator 2 frequency counter 3 resettable D flip-flop 4 delays the gate 5 counter output judging circuit 6 bit selection circuit 7 NAND circuits 8-1 to 8-n standard based determination circuit 9 selector 10 frequency counter output circuit

Claims (2)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 交流特性を測定する内部回路を内蔵する半導体集積回路において、 所定のクロック信号を介して、前記交流特性測定用の発振信号を生成して出力するリング発振器と、 前記クロック信号および所定のリセット信号の入力に対応して、前記リング発振器の発振周波数を計測し、当該発振周波数のカウント値を出力する周波数カウンタと、 前記周波数カウンタより出力される発振周波数のカウント値を入力し、当該カウンタ値を前記交流特性測定の周波数判定条件における下限周波数の規定ビット値と比較照合することにより、当該交流特性試験における周波数判定結果の合否判定を行うカウンタ出力判定回路と、 を少なくとも前記内部回路として備えることを特徴とする半導体集積回路。 1. A semiconductor integrated circuit incorporating an internal circuit for measuring the AC characteristics, via a predetermined clock signal, a ring oscillator for generating and outputting an oscillation signal for the AC testing, the clock signal and in response to the input of a predetermined reset signal, the oscillation frequency of the ring oscillator is measured, and inputs a frequency counter for outputting a count value of the oscillation frequency, the count value of the oscillation frequency output from the frequency counter, by comparing and collating the counter value and the specified bit values ​​of the lower limit frequency in the frequency determination condition of the AC testing, a counter output judging circuit for performing acceptability determination of the frequency determination result in the AC characteristic test, at least the internal circuit the semiconductor integrated circuit, characterized in that it comprises a.
  2. 【請求項2】 交流特性を測定する内部回路を内蔵する半導体集積回路において、 所定のクロック信号を介して、前記交流特性測定用の発振信号を生成して出力するリング発振器と、 前記クロック信号および所定のリセット信号の入力に対応して、前記リング発振器の発振周波数を計測し、当該発振周波数のカウント値を出力する周波数カウンタと、 前記周波数カウンタより出力される発振周波数のカウント値を入力し、当該カウンタ値を、前記交流特性測定における複数の異なる周波数判定条件における下限周波数の規定ビット値とそれぞれ個別に比較照合することにより、当該交流特性試験における周波数判定結果の合否判定を、前記複数の異なる周波数判定条件に対応してランク区分して行うカウンタ出力判定回路と、 を少なくとも 2. A semiconductor integrated circuit incorporating an internal circuit for measuring the AC characteristics, via a predetermined clock signal, a ring oscillator for generating and outputting an oscillation signal for the AC testing, the clock signal and in response to the input of a predetermined reset signal, the oscillation frequency of the ring oscillator is measured, and inputs a frequency counter for outputting a count value of the oscillation frequency, the count value of the oscillation frequency output from the frequency counter, the counter value, by comparing and collating individually and specified bit values ​​of the lower limit frequency in a plurality of different frequency determination condition in the AC testing, the acceptance determination of the frequency determination result in the AC characteristic test, the plurality of different a counter output judging circuit for performing and ranks classified in correspondence with the frequency determination conditions, at least 記内部回路として備えることを特徴とする半導体集積回路。 The semiconductor integrated circuit characterized in that it comprises a serial internal circuit.
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JPH09127186A (en) * 1995-10-31 1997-05-16 Nec Corp Semiconductor device
US6958659B2 (en) 2002-08-29 2005-10-25 Nec Electronics Corporation Test method and apparatus for verifying fabrication of transistors in an integrated circuit

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