JPH0697452A - 半導体記憶素子 - Google Patents
半導体記憶素子Info
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- JPH0697452A JPH0697452A JP4243232A JP24323292A JPH0697452A JP H0697452 A JPH0697452 A JP H0697452A JP 4243232 A JP4243232 A JP 4243232A JP 24323292 A JP24323292 A JP 24323292A JP H0697452 A JPH0697452 A JP H0697452A
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- crystal substrate
- semiconductor single
- ferroelectric
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Abstract
(57)【要約】
【目的】 高速かつ、強誘電体の疲労が少なく、面積縮
小化に適した不揮発性メモリを提供する。 【構成】 半導体単結晶基板上に形成されたトランジス
タにおけるゲート電極部分において、該半導体単結晶基
板（１）上に該半導体単結晶基板と界面において、単位
格子中原子間距離のミスマッチが３０パーセント以下の
酸化物薄膜（４）をエピタキシャル成長させ、さらにそ
の上に高配向の強誘電体薄膜（５）を順次積層した構造
をもつ。
小化に適した不揮発性メモリを提供する。 【構成】 半導体単結晶基板上に形成されたトランジス
タにおけるゲート電極部分において、該半導体単結晶基
板（１）上に該半導体単結晶基板と界面において、単位
格子中原子間距離のミスマッチが３０パーセント以下の
酸化物薄膜（４）をエピタキシャル成長させ、さらにそ
の上に高配向の強誘電体薄膜（５）を順次積層した構造
をもつ。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶素子に関
し、特に、トランジスタのゲートに強誘電体を用いてソ
ース−ドレイン間電流を直接制御することができる不揮
発性メモリに係るものである。
し、特に、トランジスタのゲートに強誘電体を用いてソ
ース−ドレイン間電流を直接制御することができる不揮
発性メモリに係るものである。
【０００２】
【従来の技術】半導体記憶素子には、電源を投入してい
る間のみ情報を記憶することができる揮発性メモリと、
電源を断たれた状態においても情報を記憶することがで
きる不揮発性メモリとがある。揮発性メモリとしては、
ＤＲＡＭ(Dynamic Random Access Memory)、ＳＲＡＭ(S
tatic Random Access Memory) があり、不揮発性メモリ
としては、マスクＲＯＭ(Mask Read Only Memory) 、Ｐ
ＲＯＭ(Programmable Read Only Memory) 、ＥＰＲＯＭ
(Erasable Programmable Read Only Memory)、ＥＥＰＲ
ＯＭ(Electrically Erasable and Programmable Read O
nly Memory) 等がある。
る間のみ情報を記憶することができる揮発性メモリと、
電源を断たれた状態においても情報を記憶することがで
きる不揮発性メモリとがある。揮発性メモリとしては、
ＤＲＡＭ(Dynamic Random Access Memory)、ＳＲＡＭ(S
tatic Random Access Memory) があり、不揮発性メモリ
としては、マスクＲＯＭ(Mask Read Only Memory) 、Ｐ
ＲＯＭ(Programmable Read Only Memory) 、ＥＰＲＯＭ
(Erasable Programmable Read Only Memory)、ＥＥＰＲ
ＯＭ(Electrically Erasable and Programmable Read O
nly Memory) 等がある。
【０００３】これらの不揮発性メモリの中でもＥＰＲＯ
Ｍ、ＥＥＰＲＯＭは、ＲＡＭのように記憶内容を書き換
えることができるＲＯＭで、コントロールゲートとチャ
ネルとの間にフローティングゲートをもつＭＯＳ−ＦＥ
Ｔ（ＭＯＳ型電解効果トランジスタ）構造をとるものが
一般的である。ＥＰＲＯＭは、紫外線を照射することに
よりフローティングゲート内のキャリアを放出させて消
去動作をさせ、コントロールゲートとドレインの間に高
電圧を加えた際に生じるホットエレクトロンがフローテ
ィングゲート内に残留することを利用して、書き込み動
作をさせる。ＥＥＰＲＯＭでは、紫外線を照射すること
なく消去動作をさせることができる。
Ｍ、ＥＥＰＲＯＭは、ＲＡＭのように記憶内容を書き換
えることができるＲＯＭで、コントロールゲートとチャ
ネルとの間にフローティングゲートをもつＭＯＳ−ＦＥ
Ｔ（ＭＯＳ型電解効果トランジスタ）構造をとるものが
一般的である。ＥＰＲＯＭは、紫外線を照射することに
よりフローティングゲート内のキャリアを放出させて消
去動作をさせ、コントロールゲートとドレインの間に高
電圧を加えた際に生じるホットエレクトロンがフローテ
ィングゲート内に残留することを利用して、書き込み動
作をさせる。ＥＥＰＲＯＭでは、紫外線を照射すること
なく消去動作をさせることができる。
【０００４】
【発明が解決しようとする課題】しかし、上記フローテ
ィングゲート型のＭＯＳ−ＦＥＴは、書き込み、消去動
作には、msec. オーダの時間と１０7 V/cmオーダの高電
界を必要とする。このため、ＥＥＰＲＯＭでは、通常の
ＤＲＡＭのように同一サイクルでの書き込み、消去動作
を実現することができず、また、電圧の高い電源も必要
となる。
ィングゲート型のＭＯＳ−ＦＥＴは、書き込み、消去動
作には、msec. オーダの時間と１０7 V/cmオーダの高電
界を必要とする。このため、ＥＥＰＲＯＭでは、通常の
ＤＲＡＭのように同一サイクルでの書き込み、消去動作
を実現することができず、また、電圧の高い電源も必要
となる。
【０００５】また、最近開発が進められているＦＲＡＭ
(Ferroelectric Random Access Memory)の多くはＤＲＡ
Ｍのキャパシタを強誘電体キャパシタに置き換えた構造
をしており（ラムトロン・コーポレーション 特開平２
−１１３４９６号）、書き込み、消去、読み出し動作い
ずれもが強誘電体の分極反転を伴うため、強誘電体の疲
労が激しい。また、トランジスタとキャパシタを別々に
設ける必要があり、面積縮小化に不利となる。
(Ferroelectric Random Access Memory)の多くはＤＲＡ
Ｍのキャパシタを強誘電体キャパシタに置き換えた構造
をしており（ラムトロン・コーポレーション 特開平２
−１１３４９６号）、書き込み、消去、読み出し動作い
ずれもが強誘電体の分極反転を伴うため、強誘電体の疲
労が激しい。また、トランジスタとキャパシタを別々に
設ける必要があり、面積縮小化に不利となる。
【０００６】本発明は、このような従来の技術が有する
未解決の課題を解決するべく行われたものであり、高速
かつ、強誘電体の疲労が少なく、面積縮小化に適した不
揮発性メモリを提供することを目的としている。
未解決の課題を解決するべく行われたものであり、高速
かつ、強誘電体の疲労が少なく、面積縮小化に適した不
揮発性メモリを提供することを目的としている。
【０００７】
【課題を解決するための手段】上記目的を達成するため
の、請求項１記載の半導体記憶素子は、半導体単結晶基
板上に形成されたトランジスタにおけるゲート電極部分
において、該半導体単結晶基板上に該半導体単結晶基板
と界面において、単位格子中の原子間距離のミスマッチ
が３０パーセント以下の酸化物薄膜をエピタキシャル成
長させ、さらにその上に高配向の強誘電体薄膜を順次積
層した構造をもつことを特徴とする半導体記憶素子であ
る。
の、請求項１記載の半導体記憶素子は、半導体単結晶基
板上に形成されたトランジスタにおけるゲート電極部分
において、該半導体単結晶基板上に該半導体単結晶基板
と界面において、単位格子中の原子間距離のミスマッチ
が３０パーセント以下の酸化物薄膜をエピタキシャル成
長させ、さらにその上に高配向の強誘電体薄膜を順次積
層した構造をもつことを特徴とする半導体記憶素子であ
る。
【０００８】ここで、ミスマッチとは、界面における基
板の単位格子中の原子間距離と、膜の単位格子中の原子
間距離とのずれを％で表したものである。
板の単位格子中の原子間距離と、膜の単位格子中の原子
間距離とのずれを％で表したものである。
【０００９】また、請求項２記載の半導体記憶素子は、
請求項１において、前記素子に使用する半導体単結晶基
板として、Ｓｉ単結晶基板を使用し、また、酸化物薄膜
として、ＣｅＯ 2、または酸化イットリウム安定化酸化
ジルコニウム、またはＹ2 Ｏ3 、またはＺｒＯ2 のエピ
タキシャル薄膜を用い、また、前記トランジスタゲート
に使用する高配向の強誘電体薄膜として、ＰｂＴｉＯ
3 、またはＰｂＺｒＴｉＯ3 、またはＰｂＬａＺｒＴｉ
Ｏ3 の薄膜を用いることを特徴とする半導体記憶素子で
ある。
請求項１において、前記素子に使用する半導体単結晶基
板として、Ｓｉ単結晶基板を使用し、また、酸化物薄膜
として、ＣｅＯ 2、または酸化イットリウム安定化酸化
ジルコニウム、またはＹ2 Ｏ3 、またはＺｒＯ2 のエピ
タキシャル薄膜を用い、また、前記トランジスタゲート
に使用する高配向の強誘電体薄膜として、ＰｂＴｉＯ
3 、またはＰｂＺｒＴｉＯ3 、またはＰｂＬａＺｒＴｉ
Ｏ3 の薄膜を用いることを特徴とする半導体記憶素子で
ある。
【００１０】
【作用】請求項１記載の発明にあっては、半導体単結晶
基板上に形成されたトランジスタにおけるゲート電極部
分とは、半導体単結晶基板上に不純物拡散によって形成
されたソースおよびドレインの間を流れる電流をオン、
オフすることを目的とした、電解効果型トランジスタの
ゲート電極のことである。
基板上に形成されたトランジスタにおけるゲート電極部
分とは、半導体単結晶基板上に不純物拡散によって形成
されたソースおよびドレインの間を流れる電流をオン、
オフすることを目的とした、電解効果型トランジスタの
ゲート電極のことである。
【００１１】また、該半導体単結晶基板上に該半導体単
結晶基板と界面において、単位格子中原子間距離のミス
マッチが３０パーセント以下の酸化物薄膜をエピタキシ
ャル成長させる、ということは、半導体単結晶基板と酸
化物薄膜の界面を形成する各々の結晶面において、半導
体単結晶基板の単位格子中の１対の原子間の距離と酸化
物薄膜の単位格子中の１対の原子間の距離の違いが３０
パーセント以下となるような酸化物薄膜を、半導体単結
晶基板表面面内おいて結晶方向の異方性を強く成長させ
ることをいう。
結晶基板と界面において、単位格子中原子間距離のミス
マッチが３０パーセント以下の酸化物薄膜をエピタキシ
ャル成長させる、ということは、半導体単結晶基板と酸
化物薄膜の界面を形成する各々の結晶面において、半導
体単結晶基板の単位格子中の１対の原子間の距離と酸化
物薄膜の単位格子中の１対の原子間の距離の違いが３０
パーセント以下となるような酸化物薄膜を、半導体単結
晶基板表面面内おいて結晶方向の異方性を強く成長させ
ることをいう。
【００１２】Ｓｉ単結晶基板上におけるＭｇＯ薄膜形成
（ミスマッチ約２２．５パーセント）、ＧａＡｓ単結晶
基板上におけるＭｇＯ薄膜形成（ミスマッチ約２５．５
パーセント）においては、エピタキシャル成長すること
を確認したが、３０パーセントを超えるミスマッチを持
つ組み合わせではエピタキシャル成長させることは出来
なかった。
（ミスマッチ約２２．５パーセント）、ＧａＡｓ単結晶
基板上におけるＭｇＯ薄膜形成（ミスマッチ約２５．５
パーセント）においては、エピタキシャル成長すること
を確認したが、３０パーセントを超えるミスマッチを持
つ組み合わせではエピタキシャル成長させることは出来
なかった。
【００１３】この基板表面面内における薄膜の異方性に
ついては、ＲＨＥＥＤ（高速反射電子回折法）による回
折像を観察することによって確認することができる。ま
た、さらにその上に高配向の強誘電体薄膜を順次積層す
るということは、該酸化物薄膜の上に該酸化物薄膜表面
に対し垂直方向に結晶方向の異方性を強く積層させるこ
とをいう。
ついては、ＲＨＥＥＤ（高速反射電子回折法）による回
折像を観察することによって確認することができる。ま
た、さらにその上に高配向の強誘電体薄膜を順次積層す
るということは、該酸化物薄膜の上に該酸化物薄膜表面
に対し垂直方向に結晶方向の異方性を強く積層させるこ
とをいう。
【００１４】本発明になるゲート電極を用い、強誘電体
の自発分極を反転させることによって、ソース−ドレイ
ン間電流をオン、オフすることができる。強誘電体の自
発分極を反転させるためには、基板−ゲート間、もしく
はドレイン−ゲート間、もしくはソース−ゲート間に電
圧を印加する必要がある。強誘電体の自発分極の反転速
度は極めて速く、ＤＲＡＭ並みの書き換え、消去の動作
速度を得ることができる。また、トランジスタのほかに
キャパシタを設ける必要がないので、面積縮小化に有利
となる。単結晶基板と強誘電体薄膜との間に設ける酸化
物薄膜は、単結晶基板と強誘電体薄膜とが相互拡散して
強誘電体が劣化するのを防ぐために不可欠である。
の自発分極を反転させることによって、ソース−ドレイ
ン間電流をオン、オフすることができる。強誘電体の自
発分極を反転させるためには、基板−ゲート間、もしく
はドレイン−ゲート間、もしくはソース−ゲート間に電
圧を印加する必要がある。強誘電体の自発分極の反転速
度は極めて速く、ＤＲＡＭ並みの書き換え、消去の動作
速度を得ることができる。また、トランジスタのほかに
キャパシタを設ける必要がないので、面積縮小化に有利
となる。単結晶基板と強誘電体薄膜との間に設ける酸化
物薄膜は、単結晶基板と強誘電体薄膜とが相互拡散して
強誘電体が劣化するのを防ぐために不可欠である。
【００１５】請求項２記載の発明にあっては、上記素子
に使用する半導体単結晶基板として、Ｓｉ単結晶基板を
使用し、酸化物薄膜として、ＣｅＯ2 、またはＹＳＺ
（イットリア安定化酸化ジルコニウム）、またはＹ2 Ｏ
3 、またはＺｒＯ2 のエピタキシャル薄膜を用いる。こ
れらの酸化物薄膜は、請求項（１）における、界面にお
ける単位格子中の原子間距離のミスマッチ条件を満たし
ており、実際にＳｉ単結晶基板上にエピタキシャル成長
することができる。また、これは、強誘電体の自発分極
を反転させる際、強誘電体薄膜に十分に電圧を印加する
ために、トンネル酸化膜として動作し、また、Ｓｉ単結
晶基板の単結晶性を上層に伝達し、上層の強誘電体薄膜
を高配向形成させるために不可欠である。
に使用する半導体単結晶基板として、Ｓｉ単結晶基板を
使用し、酸化物薄膜として、ＣｅＯ2 、またはＹＳＺ
（イットリア安定化酸化ジルコニウム）、またはＹ2 Ｏ
3 、またはＺｒＯ2 のエピタキシャル薄膜を用いる。こ
れらの酸化物薄膜は、請求項（１）における、界面にお
ける単位格子中の原子間距離のミスマッチ条件を満たし
ており、実際にＳｉ単結晶基板上にエピタキシャル成長
することができる。また、これは、強誘電体の自発分極
を反転させる際、強誘電体薄膜に十分に電圧を印加する
ために、トンネル酸化膜として動作し、また、Ｓｉ単結
晶基板の単結晶性を上層に伝達し、上層の強誘電体薄膜
を高配向形成させるために不可欠である。
【００１６】また、上記トランジスタゲートに使用する
高配向の強誘電体薄膜として、ＰｂＴｉＯ3 、またはＰ
ＺＴ（ＰｂＺｒＴｉＯ3 ）、またはＰＬＺＴ（ＰｂＬａ
ＺｒＴｉＯ3 ）の薄膜を用いるが、これらの強誘電体は
該酸化物薄膜上で、配向膜を形成する。
高配向の強誘電体薄膜として、ＰｂＴｉＯ3 、またはＰ
ＺＴ（ＰｂＺｒＴｉＯ3 ）、またはＰＬＺＴ（ＰｂＬａ
ＺｒＴｉＯ3 ）の薄膜を用いるが、これらの強誘電体は
該酸化物薄膜上で、配向膜を形成する。
【００１７】これらの構造的特徴により、強誘電体薄膜
の自発分極を反転させ、直接ソース−ドレイン間の電流
をオン、オフすることができ、不揮発性メモリとしての
作用をさせることができる。
の自発分極を反転させ、直接ソース−ドレイン間の電流
をオン、オフすることができ、不揮発性メモリとしての
作用をさせることができる。
【００１８】また好適には、該半導体単結晶基板上に該
半導体単結晶基板と界面において、単位格子中原子間距
離のミスマッチが３０パーセント以下で、かつ相互に５
周期以内の整数周期で当該原子間距離のミスマッチが５
パーセント以下の酸化物薄膜をエピタキシャル成長させ
ることができる。このことは、半導体単結晶基板と酸化
物薄膜の界面を形成する各々の結晶面において、半導体
単結晶基板の単位格子中の１対の原子間の距離と酸化物
薄膜の単位格子中の１対の原子間の距離の違いが３０パ
ーセント以下で、かつ、半導体単結晶基板の単位格子中
の１対の原子間の距離の整数倍（５倍以下）の長さと酸
化物薄膜の単位格子中の１対の原子間の距離の整数倍
（５倍以下）の長さの違いが５パーセント以下となるよ
うな酸化物薄膜を、半導体単結晶基板表面面内において
結晶方向の異方性を強く成長させることをいう。
半導体単結晶基板と界面において、単位格子中原子間距
離のミスマッチが３０パーセント以下で、かつ相互に５
周期以内の整数周期で当該原子間距離のミスマッチが５
パーセント以下の酸化物薄膜をエピタキシャル成長させ
ることができる。このことは、半導体単結晶基板と酸化
物薄膜の界面を形成する各々の結晶面において、半導体
単結晶基板の単位格子中の１対の原子間の距離と酸化物
薄膜の単位格子中の１対の原子間の距離の違いが３０パ
ーセント以下で、かつ、半導体単結晶基板の単位格子中
の１対の原子間の距離の整数倍（５倍以下）の長さと酸
化物薄膜の単位格子中の１対の原子間の距離の整数倍
（５倍以下）の長さの違いが５パーセント以下となるよ
うな酸化物薄膜を、半導体単結晶基板表面面内において
結晶方向の異方性を強く成長させることをいう。
【００１９】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００２０】図１は、本発明の一実施例における素子の
基本構造を断面形状より示した図である。ここで、
（Ａ）は基板より強誘電体にキャリアを注入する形式、
（Ｂ）はドレインより強誘電体にキャリアを注入する形
式を示している。
基本構造を断面形状より示した図である。ここで、
（Ａ）は基板より強誘電体にキャリアを注入する形式、
（Ｂ）はドレインより強誘電体にキャリアを注入する形
式を示している。
【００２１】ここで、１はＳｉ単結晶基板、２はソー
ス、３はドレイン、４は酸化物薄膜、５は強誘電体薄
膜、６はＡｌ電極である。
ス、３はドレイン、４は酸化物薄膜、５は強誘電体薄
膜、６はＡｌ電極である。
【００２２】まず、基板として、抵抗率２Ωcmのｎ型Ｓ
ｉ（１００）単結晶基板を用い、この基板を１×１０-6
Torrの真空中において、約９００℃に加熱した上で、Ｃ
ｅＯ2 タブレットを電子ビーム加熱し、膜厚約２００オ
ングストロームのＣｅＯ2 薄膜をＳｉ基板上に真空蒸着
により成膜した。このＣｅＯ2 薄膜をＲＨＥＥＤにより
表面観察したところ、いくつかのストリークパターンを
観測することができ、ほぼエピタキシャル成長している
ことが確認できた（図２）。Ｓｉ単結晶基板とＣｅＯ2
薄膜とは、格子定数（立方体の単位格子の１辺にあたる
原子間距離）のミスマッチは、約０．３７パーセントで
ある。膜厚２００オングストロームのＣｅＯ2 薄膜表面
に、Ａｌ電極を真空蒸着法により形成し、この電極を用
いて容量−電圧（Ｃ−Ｖ）特性を測定した。その結果、
図３に示すような極めて良好なＣ−Ｖ特性が得られ、Ｃ
ｅＯ2 薄膜がゲート酸化膜として利用可能であることが
証明できた。
ｉ（１００）単結晶基板を用い、この基板を１×１０-6
Torrの真空中において、約９００℃に加熱した上で、Ｃ
ｅＯ2 タブレットを電子ビーム加熱し、膜厚約２００オ
ングストロームのＣｅＯ2 薄膜をＳｉ基板上に真空蒸着
により成膜した。このＣｅＯ2 薄膜をＲＨＥＥＤにより
表面観察したところ、いくつかのストリークパターンを
観測することができ、ほぼエピタキシャル成長している
ことが確認できた（図２）。Ｓｉ単結晶基板とＣｅＯ2
薄膜とは、格子定数（立方体の単位格子の１辺にあたる
原子間距離）のミスマッチは、約０．３７パーセントで
ある。膜厚２００オングストロームのＣｅＯ2 薄膜表面
に、Ａｌ電極を真空蒸着法により形成し、この電極を用
いて容量−電圧（Ｃ−Ｖ）特性を測定した。その結果、
図３に示すような極めて良好なＣ−Ｖ特性が得られ、Ｃ
ｅＯ2 薄膜がゲート酸化膜として利用可能であることが
証明できた。
【００２３】次に、ＣｅＯ2 ／Ｓｉ（１００）上に、Ｍ
ＯＣＶＤ法によりＰｂＴｉＯ3 薄膜を成膜した。Ｐｂ
（Ｃ2 Ｈ5 ）4 、Ｔｉ［ｉ−ＯＣ3 Ｈ7 ］4 を材料と
し、それぞれ０℃、３０℃の温度に保ち、それぞれ２
０、１４．５cc/min. のキャリアＮ2 ガスで材料を運
び、２３cc/min. のＯ2 とともに基板温度６００℃のＣ
ｅＯ2／Ｓｉ（１００）基板に吹き付け、ＰｂＴｉＯ3
薄膜を成膜した。雰囲気圧力は、約３Torrであった。ま
た、膜厚は約５０００オングストロームであった。この
薄膜をＸ線回折装置を用いて分析を行ったところ、Ｐｂ
ＴｉＯ3 （１００）、（００１）面に強く配向している
ことが確認できた（図４）。
ＯＣＶＤ法によりＰｂＴｉＯ3 薄膜を成膜した。Ｐｂ
（Ｃ2 Ｈ5 ）4 、Ｔｉ［ｉ−ＯＣ3 Ｈ7 ］4 を材料と
し、それぞれ０℃、３０℃の温度に保ち、それぞれ２
０、１４．５cc/min. のキャリアＮ2 ガスで材料を運
び、２３cc/min. のＯ2 とともに基板温度６００℃のＣ
ｅＯ2／Ｓｉ（１００）基板に吹き付け、ＰｂＴｉＯ3
薄膜を成膜した。雰囲気圧力は、約３Torrであった。ま
た、膜厚は約５０００オングストロームであった。この
薄膜をＸ線回折装置を用いて分析を行ったところ、Ｐｂ
ＴｉＯ3 （１００）、（００１）面に強く配向している
ことが確認できた（図４）。
【００２４】さらに、このＰｂＴｉＯ3 ｏｎ ＣｅＯ
2 ／Ｓｉ（１００）表面にＡｌ電極を真空蒸着法により
形成し、この電極を用いてソイヤー・タワー回路により
自発分極を求めたところ、第５図より約１０μC/cm2 の
自発分極密度を得た。これにより、十分に強誘電体Ｐｂ
ＴｉＯ3 の自発分極により、Ｓｉトランジスタのソース
−ドレイン間電流をオン、オフすることができる。
2 ／Ｓｉ（１００）表面にＡｌ電極を真空蒸着法により
形成し、この電極を用いてソイヤー・タワー回路により
自発分極を求めたところ、第５図より約１０μC/cm2 の
自発分極密度を得た。これにより、十分に強誘電体Ｐｂ
ＴｉＯ3 の自発分極により、Ｓｉトランジスタのソース
−ドレイン間電流をオン、オフすることができる。
【００２５】実際に、ソース、ドレイン間に上記ＰｂＴ
ｉＯ3 ｏｎ ＣｅＯ2 を形成し、ソース−ドレイン間電
流のオン、オフをＰｂＴｉＯ3 の自発分極を用いて制御
する試みを行い、その現象を確認した。
ｉＯ3 ｏｎ ＣｅＯ2 を形成し、ソース−ドレイン間電
流のオン、オフをＰｂＴｉＯ3 の自発分極を用いて制御
する試みを行い、その現象を確認した。
【００２６】
【発明の効果】以上の説明のように、本発明によれば、
Ｓｉ基板上にエピタキシャル成長した酸化物薄膜を介し
て、高配向強誘電体薄膜を形成することにより、強誘電
体の自発分極により直接ソース−ドレイン間の電流をオ
ン、オフすることができる。このため、現在研究が進め
られているＦＲＡＭに比較して、読みだし動作では自発
分極の反転を伴わないため、強誘電体の膜疲労が極めて
少なく、また、トランジスタ以外の領域にキャパシタを
設ける必要がないため、面積縮小化に適した不揮発性メ
モリを提供できる。さらに、従来のＥＥＰＲＯＭに比較
して、ホットエレクトロンをフローティングゲートに注
入する必要がなく、より低電圧での駆動が可能となる。
このように、多くの優位性を有した不揮発性メモリを提
供できるなどの効果がある。
Ｓｉ基板上にエピタキシャル成長した酸化物薄膜を介し
て、高配向強誘電体薄膜を形成することにより、強誘電
体の自発分極により直接ソース−ドレイン間の電流をオ
ン、オフすることができる。このため、現在研究が進め
られているＦＲＡＭに比較して、読みだし動作では自発
分極の反転を伴わないため、強誘電体の膜疲労が極めて
少なく、また、トランジスタ以外の領域にキャパシタを
設ける必要がないため、面積縮小化に適した不揮発性メ
モリを提供できる。さらに、従来のＥＥＰＲＯＭに比較
して、ホットエレクトロンをフローティングゲートに注
入する必要がなく、より低電圧での駆動が可能となる。
このように、多くの優位性を有した不揮発性メモリを提
供できるなどの効果がある。
【図１】本発明の一実施例における素子の基本構造を断
面形状より示した図である。ここで、（Ａ）は基板より
強誘電体にキャリアを注入する形式、（Ｂ）はドレイン
より強誘電体にキャリアを注入する形式を示している。
面形状より示した図である。ここで、（Ａ）は基板より
強誘電体にキャリアを注入する形式、（Ｂ）はドレイン
より強誘電体にキャリアを注入する形式を示している。
【図２】Ｓｉ（１００）基板上にＣｅＯ2 を真空蒸着し
たものをＲＨＥＥＤ観察した際の解説パターンの写真で
ある。
たものをＲＨＥＥＤ観察した際の解説パターンの写真で
ある。
【図３】Ｓｉ（１００）基板上にＣｅＯ2 を真空蒸着し
たものに、Ａｌ電極を蒸着し、容量−電圧（Ｃ−Ｖ）特
性を測定した結果を示す図である。
たものに、Ａｌ電極を蒸着し、容量−電圧（Ｃ−Ｖ）特
性を測定した結果を示す図である。
【図４】Ｓｉ（１００）基板上にＣｅＯ2 を真空蒸着し
たものに、さらにＰｂＴｉＯ3薄膜をＣＶＤ成膜し、そ
の試料をＸ線回折装置を用いて分析を行った結果を示す
図である。
たものに、さらにＰｂＴｉＯ3薄膜をＣＶＤ成膜し、そ
の試料をＸ線回折装置を用いて分析を行った結果を示す
図である。
【図５】ＰｂＴｉＯ3 ｏｎ ＣｅＯ2 ／Ｓｉ（１０
０）表面に直径０．５mmのＡｌ電極を真空蒸着法により
形成し、この電極を用いてソイヤー・タワー回路によ
り、ヒステリシス曲線を求めた結果を示す図である。
０）表面に直径０．５mmのＡｌ電極を真空蒸着法により
形成し、この電極を用いてソイヤー・タワー回路によ
り、ヒステリシス曲線を求めた結果を示す図である。
１ Ｓｉ単結晶基板２ ソース ３ ドレイン ４ 酸化物薄膜 ５ 強誘電体薄膜 ６ Ａｌ電極
Claims (2)
- 【請求項１】 半導体単結晶基板上に形成されたトラン
ジスタにおけるゲート電極部分において、該半導体単結
晶基板上に該半導体単結晶基板と界面において、単位格
子中の原子間距離のミスマッチが３０パーセント以下の
酸化物薄膜をエピタキシャル成長させ、さらにその上に
高配向の強誘電体薄膜を順次積層した構造をもつことを
特徴とする半導体記憶素子。 - 【請求項２】 請求項１において、前記素子に使用する
半導体単結晶基板として、Ｓｉ単結晶基板を使用し、ま
た、酸化物薄膜として、ＣｅＯ 2、または酸化イットリ
ウム安定化酸化ジルコニウム、またはＹ2 Ｏ3 、または
ＺｒＯ2 のエピタキシャル薄膜を用い、また、前記トラ
ンジスタゲートに使用する高配向の強誘電体薄膜とし
て、ＰｂＴｉＯ3 、またはＰｂＺｒＴｉＯ3 、またはＰ
ｂＬａＺｒＴｉＯ3 の薄膜を用いることを特徴とする半
導体記憶素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24323292A JP3222569B2 (ja) | 1992-09-11 | 1992-09-11 | 半導体記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24323292A JP3222569B2 (ja) | 1992-09-11 | 1992-09-11 | 半導体記憶素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0697452A true JPH0697452A (ja) | 1994-04-08 |
| JP3222569B2 JP3222569B2 (ja) | 2001-10-29 |
Family
ID=17100805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24323292A Expired - Fee Related JP3222569B2 (ja) | 1992-09-11 | 1992-09-11 | 半導体記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3222569B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828080A (en) * | 1994-08-17 | 1998-10-27 | Tdk Corporation | Oxide thin film, electronic device substrate and electronic device |
| US5955755A (en) * | 1996-03-25 | 1999-09-21 | Asahi Kasei Kogyo Kabushiki Kaisha | Semiconductor storage device and method for manufacturing the same |
| WO2001093336A1 (en) * | 2000-05-31 | 2001-12-06 | Motorola, Inc. | Semiconductor device and method for manufacturing the same |
| US6960539B2 (en) | 2002-09-05 | 2005-11-01 | Seiko Epson Corporation | Substrate for electronic devices, manufacturing method therefor, and electronic device |
| DE19610907B4 (de) * | 1995-03-22 | 2006-10-05 | Samsung Electronics Co., Ltd., Suwon | Ferroelektrisches Halbleiterspeicherbauelement und Verfahren zu seiner Herstellung |
| US8385099B2 (en) | 2009-02-24 | 2013-02-26 | Panasonic Corporation | Semiconductor memory cell and manufacturing method thereof, and semiconductor memory devices |
-
1992
- 1992-09-11 JP JP24323292A patent/JP3222569B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828080A (en) * | 1994-08-17 | 1998-10-27 | Tdk Corporation | Oxide thin film, electronic device substrate and electronic device |
| DE19610907B4 (de) * | 1995-03-22 | 2006-10-05 | Samsung Electronics Co., Ltd., Suwon | Ferroelektrisches Halbleiterspeicherbauelement und Verfahren zu seiner Herstellung |
| US5955755A (en) * | 1996-03-25 | 1999-09-21 | Asahi Kasei Kogyo Kabushiki Kaisha | Semiconductor storage device and method for manufacturing the same |
| US6084260A (en) * | 1996-03-25 | 2000-07-04 | Asahi Kasei Kogyo Kabushiki Kaisha | Semiconductor storage device and method for manufacturing the same |
| WO2001093336A1 (en) * | 2000-05-31 | 2001-12-06 | Motorola, Inc. | Semiconductor device and method for manufacturing the same |
| US6960539B2 (en) | 2002-09-05 | 2005-11-01 | Seiko Epson Corporation | Substrate for electronic devices, manufacturing method therefor, and electronic device |
| US8385099B2 (en) | 2009-02-24 | 2013-02-26 | Panasonic Corporation | Semiconductor memory cell and manufacturing method thereof, and semiconductor memory devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3222569B2 (ja) | 2001-10-29 |
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