JPH0695775B2 - 時間スイッチ - Google Patents
時間スイッチInfo
- Publication number
- JPH0695775B2 JPH0695775B2 JP17116988A JP17116988A JPH0695775B2 JP H0695775 B2 JPH0695775 B2 JP H0695775B2 JP 17116988 A JP17116988 A JP 17116988A JP 17116988 A JP17116988 A JP 17116988A JP H0695775 B2 JPH0695775 B2 JP H0695775B2
- Authority
- JP
- Japan
- Prior art keywords
- selector
- output
- sel
- call
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、時分割交換機に関し、特に、時間スイッチの
構成方式に関する。
構成方式に関する。
従来の技術 従来より時間スイッチの構成として代表的な例は次の３
つが知られており、以下にそれぞれについて説明する。
つが知られており、以下にそれぞれについて説明する。
第１の例は、１つの通話メモリと１つの保持メモリが１
対１に接続され、通話メモリは書込み動作と読出し動作
をタイムスロット単位に交互にくり返す構成であり、第
３図にその構成図を示す。
対１に接続され、通話メモリは書込み動作と読出し動作
をタイムスロット単位に交互にくり返す構成であり、第
３図にその構成図を示す。
第２の例は、２つの通話メモリと１つの保持メモリを設
け、１つの保持メモリが２つの通話メモリを１フレーム
毎に交互に制御する構成であり、第４図にその構成図を
示す。この構成においては、通話メモリは１フレーム毎
に書込み動作と読出し動作を交互にくり返し、かつ一方
が書込み（読出し）動作の時に他方は読出し（書込み）
動作を行う。
け、１つの保持メモリが２つの通話メモリを１フレーム
毎に交互に制御する構成であり、第４図にその構成図を
示す。この構成においては、通話メモリは１フレーム毎
に書込み動作と読出し動作を交互にくり返し、かつ一方
が書込み（読出し）動作の時に他方は読出し（書込み）
動作を行う。
第３の例は、複数の通話メモリをマトリクス状に配置し
てスイッチ容量を拡大する構成であり、第５図にその構
成例を示す。第５図において、SPM1〜SPM4は通話メモ
リ、SCM1、SCM2は保持メモリ、SEL1、SEL2はセレクタ、
HWI1、HWI2は入力ハイウェイ、HWO1、HWO2は出力ハイウ
ェイである。保持メモリSCM1及びSCM2の最上位ビットは
それぞれセレクタSEL1及びSEL2の切替信号として使用さ
れ、保持メモリSCM1及びSCM2の最上位ビットを除く全ビ
ットはそれぞれ通話メモリSPM1、SPM2及びSPM2、SPM3に
接続されている。今、入力ハイウェイHWI1、HWI2及び出
力ハイウェイHWO1、HWO2の多重度をｎとすれば本図の時
間スイッチの容量は2n×2nとなり、通話メモリが１個の
時のスイッチ容量（ｎ×ｎ）の２倍の容量をもつ時間ス
イッチを構成することができる。
てスイッチ容量を拡大する構成であり、第５図にその構
成例を示す。第５図において、SPM1〜SPM4は通話メモ
リ、SCM1、SCM2は保持メモリ、SEL1、SEL2はセレクタ、
HWI1、HWI2は入力ハイウェイ、HWO1、HWO2は出力ハイウ
ェイである。保持メモリSCM1及びSCM2の最上位ビットは
それぞれセレクタSEL1及びSEL2の切替信号として使用さ
れ、保持メモリSCM1及びSCM2の最上位ビットを除く全ビ
ットはそれぞれ通話メモリSPM1、SPM2及びSPM2、SPM3に
接続されている。今、入力ハイウェイHWI1、HWI2及び出
力ハイウェイHWO1、HWO2の多重度をｎとすれば本図の時
間スイッチの容量は2n×2nとなり、通話メモリが１個の
時のスイッチ容量（ｎ×ｎ）の２倍の容量をもつ時間ス
イッチを構成することができる。
発明が解決しようとする課題 しかしながら、第３図〜第５図に示した従来の時間スイ
ッチはそれぞれの場合に応じて必要最小限のメモリある
いはセレクタを用いて所望の機能動作を満足するよう構
成されていたために、それぞれの場合に応じて専用のハ
ードウェアを設計・製造する必要があるという欠点を有
し、さらに時間スイッチの構成の変更が柔軟に出来ず、
スイッチ構成の変更の必要性が生じた場合には、ハード
ウェアを交換しなければならないという欠点を生じる。
ッチはそれぞれの場合に応じて必要最小限のメモリある
いはセレクタを用いて所望の機能動作を満足するよう構
成されていたために、それぞれの場合に応じて専用のハ
ードウェアを設計・製造する必要があるという欠点を有
し、さらに時間スイッチの構成の変更が柔軟に出来ず、
スイッチ構成の変更の必要性が生じた場合には、ハード
ウェアを交換しなければならないという欠点を生じる。
本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記欠点
を解消することを可能とした新規な時間スイッチを提供
することにある。
従って本発明の目的は、従来の技術に内在する上記欠点
を解消することを可能とした新規な時間スイッチを提供
することにある。
課題を解決するための手段 上記目的を達成する為に、本発明に係る時間スイッチ
は、第１及び第２の入力ハイウェイと第１及び第２の出
力ハイウェイを収容し、第１から第４の４つのブロック
から成る通話メモリと、第１及び第２の２つのブロック
から成る保持メモリと、第１から第８の８つのセレクタ
を有し、第１のセレクタは第１及び第２の保持メモリの
出力データの一方を選択し第１及び第２の通話メモリに
供給し、第２のセレクタは第１及び第２の保持メモリの
出力データの一方を選択し第３及び第４の通話メモリに
供給し、第３のセレクタは第１の入力ハイウェイと第２
の入力ハイウェイの一方を選択しその出力を第２の通話
メモリに供給し、第４のセレクタは第１の入力ハイウェ
イと第２の入力ハイウェイの一方を選択しその出力を第
４の通話メモリに供給し、第５のセレクタは第１の通話
メモリの出力データと第２の通話メモリの出力データの
一方を選択しその出力を第８のセレクタに供給し第６の
セレクタは第３の通話メモリの出力データと第４の通話
メモリの出力データと第４の通話メモリの出力データの
一方を選択しその出力を第８のセレクタに供給しかつ第
２の出力ハイウェイに接続し、第７のセレクタは第１及
び第２の入力ハイウェイの一方を選択しその出力を第３
の通話メモリに供給し、第８のセレクタは第５及び第６
のセレクタの出力の一方を選択し、その出力を第１の出
力ハイウェイに接続して構成される。
は、第１及び第２の入力ハイウェイと第１及び第２の出
力ハイウェイを収容し、第１から第４の４つのブロック
から成る通話メモリと、第１及び第２の２つのブロック
から成る保持メモリと、第１から第８の８つのセレクタ
を有し、第１のセレクタは第１及び第２の保持メモリの
出力データの一方を選択し第１及び第２の通話メモリに
供給し、第２のセレクタは第１及び第２の保持メモリの
出力データの一方を選択し第３及び第４の通話メモリに
供給し、第３のセレクタは第１の入力ハイウェイと第２
の入力ハイウェイの一方を選択しその出力を第２の通話
メモリに供給し、第４のセレクタは第１の入力ハイウェ
イと第２の入力ハイウェイの一方を選択しその出力を第
４の通話メモリに供給し、第５のセレクタは第１の通話
メモリの出力データと第２の通話メモリの出力データの
一方を選択しその出力を第８のセレクタに供給し第６の
セレクタは第３の通話メモリの出力データと第４の通話
メモリの出力データと第４の通話メモリの出力データの
一方を選択しその出力を第８のセレクタに供給しかつ第
２の出力ハイウェイに接続し、第７のセレクタは第１及
び第２の入力ハイウェイの一方を選択しその出力を第３
の通話メモリに供給し、第８のセレクタは第５及び第６
のセレクタの出力の一方を選択し、その出力を第１の出
力ハイウェイに接続して構成される。
実施例 次に、本発明をその好ましい一実施例について図面を参
照して具体的に説明する。
照して具体的に説明する。
第１図は本発明に係る時間スイッチの一実施例を示すブ
ロック構成図である。
ロック構成図である。
第１図を参照するに、参照符号SPM1〜SPM4は通話メモ
リ、SCM1、SCM2は保持メモリ、SEL1〜SEL8はセレクタ、
HWI1、HWI2は入力ハイウェイ、HWO1、HWO2は出力ハイウ
ェイをそれぞれ示す。セレクタSEL1〜SEL8を制御するこ
とにより、第３図〜第５図に示した従来の時間スイッチ
が容易に実現できることを以下に説明する。
リ、SCM1、SCM2は保持メモリ、SEL1〜SEL8はセレクタ、
HWI1、HWI2は入力ハイウェイ、HWO1、HWO2は出力ハイウ
ェイをそれぞれ示す。セレクタSEL1〜SEL8を制御するこ
とにより、第３図〜第５図に示した従来の時間スイッチ
が容易に実現できることを以下に説明する。
第１図において、セレクタSEL1、SEL5〜SEL8の各セレク
タが０側入力選択となり、セレクタSEL2が１側入力選択
となるように制御する。この場合、セレクタSEL3、SEL4
及び通話メモリSPM2、SPM4は使用しないこととする。従
って、保持メモリSCM1の出力データは通話メモリSPM1に
供給され、保持メモリSCM2の出力データは通話メモリSP
M3に供給され、入力ハイウェイHWI1は通話メモリSPM
1に、入力ハイウェイHWI2は通話メモリSPM3に、出力ハ
イウェイHWO1は通話メモリSPM1に、出力ハイウェイHWO2
は通話メモリSPM3にそれぞれ接続されることになるため
に、第３図の時間スイッチが２つあることと等価にな
る。
タが０側入力選択となり、セレクタSEL2が１側入力選択
となるように制御する。この場合、セレクタSEL3、SEL4
及び通話メモリSPM2、SPM4は使用しないこととする。従
って、保持メモリSCM1の出力データは通話メモリSPM1に
供給され、保持メモリSCM2の出力データは通話メモリSP
M3に供給され、入力ハイウェイHWI1は通話メモリSPM
1に、入力ハイウェイHWI2は通話メモリSPM3に、出力ハ
イウェイHWO1は通話メモリSPM1に、出力ハイウェイHWO2
は通話メモリSPM3にそれぞれ接続されることになるため
に、第３図の時間スイッチが２つあることと等価にな
る。
次に第１図において、セレクタSEL1、SEL3、SEL4、SE
L7、SEL8の各セレクタが０側入力選択となり、セレクタ
SEL2が１側入力選択となるように制御する。セレクタSE
L5、SEL6は０側入力及び１側入力を１フレーム毎に交互
に選択するように制御する。このように各セレクタを制
御することにより、第４図に示した時間スイッチが２つ
あることと等価になる。
L7、SEL8の各セレクタが０側入力選択となり、セレクタ
SEL2が１側入力選択となるように制御する。セレクタSE
L5、SEL6は０側入力及び１側入力を１フレーム毎に交互
に選択するように制御する。このように各セレクタを制
御することにより、第４図に示した時間スイッチが２つ
あることと等価になる。
さらに第１図において、セレクタSEL1、SEL4、SEL8の各
セレクタが０側入力選択となり、セレクタSEL2、SEL3、
SEL7の各セレクタが１側入力選択となるよう制御する。
セレクタSEL5の選択制御信号として、セレクタSEL1から
出力されるデータ（つまり保持メモリSCM1の出力デー
タ）の最上位ビットを使用し、セレクタSEL6についても
同様にセレクタSEL2の出力の最上位ビットを選択制御信
号として使用する。このように各セレクタを制御するこ
とにより、第５図に示した時間スイッチと同じ構成の時
間スイッチが実現できることになる。
セレクタが０側入力選択となり、セレクタSEL2、SEL3、
SEL7の各セレクタが１側入力選択となるよう制御する。
セレクタSEL5の選択制御信号として、セレクタSEL1から
出力されるデータ（つまり保持メモリSCM1の出力デー
タ）の最上位ビットを使用し、セレクタSEL6についても
同様にセレクタSEL2の出力の最上位ビットを選択制御信
号として使用する。このように各セレクタを制御するこ
とにより、第５図に示した時間スイッチと同じ構成の時
間スイッチが実現できることになる。
以上、第３図〜第５図に示した従来の時間スイッチが本
発明の時間スイッチにより容易に実現できることを述べ
たが、最後に第４図で示した時間スイッチ２回路を１回
路に結合した実施例につき説明する。
発明の時間スイッチにより容易に実現できることを述べ
たが、最後に第４図で示した時間スイッチ２回路を１回
路に結合した実施例につき説明する。
第１図において、セレクタSEL3は０側入力選択となり、
セレクタSEL4、SEL7は１側入力選択となるように制御す
る。セレクタSEL1及びSEL2はタイムスロット単位に０入
力と１入力を交互に選択するように制御する。セレクタ
SEL5及びSEL6の選択制御信号としてはそれぞれセレクタ
SEL1とSEL2の出力データの最上位ビットを使用する。セ
レクタSEL8は１フレーム毎に０入力及び１入力の選択を
交互に行うこととする。また、通話メモリSPM1とSPM2を
論理的に１つの通話メモリと見なし、通話メモリSPM3と
SPM4も同様に１つの通話メモリと見なす。つまり、通話
メモリSPM1とSPM3は１フレーム内の前半のアドレス空間
をもつメモリと見なし、通話メモリSPM2とSPM4は１フレ
ーム内の後半のアドレス空間をもつメモリと見なす。例
えば、シーケンシャル書込み動作時には１フレーム内の
前半の時間に入力ハイウェイHWI1のデータが通話メモリ
SPM1あるいはSPM3にシーケンシャルに書かれ、１フレー
ム内の後半の時間に入力ハイウェイHWI1のデータが通話
メモリSPM2あるいはSPM4にシーケンシャルに書かれる。
一方、保持メモリSCM1及びSCM2についても論理的に２つ
の保持メモリを１つの保持メモリと見なし、例えば偶数
番地を保持メモリSCM1に、奇数番地を保持メモリSCM2に
対応づける。以上の通り各セレクタを制御することによ
り、第４図で示した時間スイッチの容量を２倍にした時
間スイッチが構成できることになる。この容量を２倍に
した時間スイッチの構成図を第２図に示す。
セレクタSEL4、SEL7は１側入力選択となるように制御す
る。セレクタSEL1及びSEL2はタイムスロット単位に０入
力と１入力を交互に選択するように制御する。セレクタ
SEL5及びSEL6の選択制御信号としてはそれぞれセレクタ
SEL1とSEL2の出力データの最上位ビットを使用する。セ
レクタSEL8は１フレーム毎に０入力及び１入力の選択を
交互に行うこととする。また、通話メモリSPM1とSPM2を
論理的に１つの通話メモリと見なし、通話メモリSPM3と
SPM4も同様に１つの通話メモリと見なす。つまり、通話
メモリSPM1とSPM3は１フレーム内の前半のアドレス空間
をもつメモリと見なし、通話メモリSPM2とSPM4は１フレ
ーム内の後半のアドレス空間をもつメモリと見なす。例
えば、シーケンシャル書込み動作時には１フレーム内の
前半の時間に入力ハイウェイHWI1のデータが通話メモリ
SPM1あるいはSPM3にシーケンシャルに書かれ、１フレー
ム内の後半の時間に入力ハイウェイHWI1のデータが通話
メモリSPM2あるいはSPM4にシーケンシャルに書かれる。
一方、保持メモリSCM1及びSCM2についても論理的に２つ
の保持メモリを１つの保持メモリと見なし、例えば偶数
番地を保持メモリSCM1に、奇数番地を保持メモリSCM2に
対応づける。以上の通り各セレクタを制御することによ
り、第４図で示した時間スイッチの容量を２倍にした時
間スイッチが構成できることになる。この容量を２倍に
した時間スイッチの構成図を第２図に示す。
第２図と第４図の違いは通話メモリ及び保持メモリの容
量と入力ハイウェイ及び出力ハイウェイの多重度であ
り、論理的動作は全く同一である。
量と入力ハイウェイ及び出力ハイウェイの多重度であ
り、論理的動作は全く同一である。
発明の効果 以上説明したように、本発明によれば、８つのセレクタ
を用いて４つの通話メモリと２つの保持メモリの間を有
機的に接続することにより、４通りの時間スイッチの構
成が容易に実現でき、それぞれの場合に応じた時間スイ
ッチを個別に設計・製造する必要がなくなる効果が得ら
れ、時間スイッチの構成の変更に対しても柔軟に対応で
きる長所がある。
を用いて４つの通話メモリと２つの保持メモリの間を有
機的に接続することにより、４通りの時間スイッチの構
成が容易に実現でき、それぞれの場合に応じた時間スイ
ッチを個別に設計・製造する必要がなくなる効果が得ら
れ、時間スイッチの構成の変更に対しても柔軟に対応で
きる長所がある。
第１図は本発明に係る時間スイッチを示すブロック構成
図、第２図は本発明の変形例を示すブロック構成図、第
３図〜第５図は従来の時間スイッチを示すブロック図で
ある。 SPM1〜SPM4…通話メモリ、SCM1、SCM2…保持メモリ、SE
L1〜SEL8…セレクタ、HWI1、HWI2…入力ハイウェイ、HW
O1、HWO2…出力ハイウェイ
図、第２図は本発明の変形例を示すブロック構成図、第
３図〜第５図は従来の時間スイッチを示すブロック図で
ある。 SPM1〜SPM4…通話メモリ、SCM1、SCM2…保持メモリ、SE
L1〜SEL8…セレクタ、HWI1、HWI2…入力ハイウェイ、HW
O1、HWO2…出力ハイウェイ
Claims (1)
- 【請求項１】第１及び第２の入力ハイウェイと第１及び
第２の出力ハイウェイを収容し、第１から第４の４つの
ブロックから成る通話メモリと、第１及び第２の２つの
ブロックから成る保持メモリと、第１から第８の８つの
セレクタとを有し、該セレクタのうち第１のセレクタは
前記第１及び第２の保持メモリの出力データの一方を選
択して前記第１及び第２の通話メモリに供給し、第２の
セレクタは前記第１及び第２の保持メモリの出力データ
の一方を選択して前記第３及び第４の通話メモリに供給
し、第３のセレクタは前記第１の入力ハイウェイと第２
の入力ハイウェイの一方を選択してその出力を前記第２
の通話メモリに供給し、第４のセレクタは前記第１の入
力ハイウェイと第２の入力ハイウェイの一方を選択して
その出力を前記第４の通話メモリに供給し、第５のセレ
クタは前記第１の通話メモリの出力データと前記第２の
通話メモリの出力データの一方を選択してその出力を第
８のセレクタに供給し、第６のセレクタは前記第３の通
話メモリの出力データと前記第４の通話メモリの出力デ
ータの一方を選択してその出力を前記第８のセレクタに
供給しかつ前記第２の出力ハイウェイに接続し、第７の
セレクタは前記第１及び第２の入力ハイウェイの一方を
選択してその出力を前記第３の通話メモリに供給し、第
８のセレクタは前記第５及び第６のセレクタの出力の一
方を選択してその出力を前記第１の出力ハイウェイに接
続したことを特徴とする時間スイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17116988A JPH0695775B2 (ja) | 1988-07-08 | 1988-07-08 | 時間スイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17116988A JPH0695775B2 (ja) | 1988-07-08 | 1988-07-08 | 時間スイッチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0220994A JPH0220994A (ja) | 1990-01-24 |
| JPH0695775B2 true JPH0695775B2 (ja) | 1994-11-24 |
Family
ID=15918279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17116988A Expired - Lifetime JPH0695775B2 (ja) | 1988-07-08 | 1988-07-08 | 時間スイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695775B2 (ja) |
-
1988
- 1988-07-08 JP JP17116988A patent/JPH0695775B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0220994A (ja) | 1990-01-24 |
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