JPH069226B2 - Semiconductor integrated circuit - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ＥＥＰＲＯＭにおいて誤書込みや誤消去を防
止するための電圧印加手段に関するものであり、特に５
Ｖ単一電源方式等のＥＥＰＲＯＭにおいて好適な電圧印
加手段を提供する回路に関するものである。Description: FIELD OF THE INVENTION The present invention relates to voltage application means for preventing erroneous writing and erasing in an EEPROM, and in particular, 5
The present invention relates to a circuit that provides a suitable voltage applying means in an EEPROM such as a V single power supply system.
ＥＥＰＲＯＭにおいては、書込みや消去を行なう際に高
い電圧を印加するが、その際誤書込みや誤消去を防止す
るために一定の順序で電圧を印加しなければならない。
これを、ＮＭＯＳ（金属−窒化膜−酸化膜−半導体）素
子をメモリ素子として用いる場合を例にとって説明する
が、趣旨は他の型の素子、例えば浮遊ゲート型素子を用
いる場合でも同様である。In an EEPROM, a high voltage is applied when writing or erasing, but at that time, the voltage must be applied in a fixed order to prevent erroneous writing or erasing.
This will be described by taking an example in which an NMOS (metal-nitride film-oxide film-semiconductor) element is used as a memory element, but the gist is the same when another type element, for example, a floating gate type element is used.
第１図にＭＮＯＳ素子の断面図を示す。本素子はＭＯＳ
のゲート酸化膜をシリコン窒化膜１（例えば厚さ３００
Å）と極めて薄いSiO2２（例えば厚さの２０Å）に置換
えた構造をしており、以後これを第２図に示す記号で表
わす。第１図、第２図における３はゲート、４はｎ型ソ
ース、５はｎ型ドレイン、６はｎ型基板、７はＭＮＯＳ
形成領域に設けたｐ型ウエルである。FIG. 1 shows a sectional view of the MNOS element. This element is a MOS
Of the gate oxide film of the silicon nitride film 1 (for example, a thickness of 300
Å) and extremely thin SiO 2 2 (for example, 20 Å of thickness) are substituted, and this is represented by the symbol shown in FIG. In FIGS. 1 and 2, 3 is a gate, 4 is an n-type source, 5 is an n-type drain, 6 is an n-type substrate, and 7 is MNOS.
This is a p-type well provided in the formation region.
本素子に書込みや消去を行なう場合の電圧印加方法を第
３図に示す。書込みビットには第３図(a)に示すよう
に、ゲート３に高い電圧Ｖp（例えば１５Ｖ）を印加
し、ソース４、ドレイン５、ウエル７はいずれも接地す
る。このビットとゲート電極を共有し、かつ記憶情報を
変更したくないビットに対しては、第３図(b)に示す様
にドレイン５はフローティングとし、ソース４にＶpと
等しいか或いはＶpよりも高い電圧Ｖiを印加する。以降
説明の便宜のため、ＶiはＶpと同一であると仮定する
が、本発明の趣旨はＶiとＶpと異なっていても全く同様
である。FIG. 3 shows a voltage application method when writing or erasing data in this element. As shown in FIG. 3 (a), a high voltage V p (for example, 15 V) is applied to the gate 3 of the write bit, and the source 4, the drain 5, and the well 7 are all grounded. For the bit that shares the gate electrode with this bit and does not want to change the stored information, the drain 5 is made floating and the source 4 is equal to V p or V p as shown in FIG. 3 (b). A higher voltage V i is applied. For convenience of description below, it is assumed that V i is the same as V p , but the gist of the present invention is the same even if V i and V p are different.
一方消去時には第３図(c)の様に、ウエルに高電圧Ｖpを
印加し、ゲートは接地する。この時ドレインはフローテ
ィングとし、ソースには、ウエル−ソース間の接合が順
方向となって電流が流れることのない様Ｖiを印加す
る。さらにこのビットとウエルを共有し、かつ消去を行
なわないビットについては、第３図に示す様にゲートに
もＶｐを印加する。On the other hand, at the time of erasing, as shown in FIG. 3 (c), a high voltage V p is applied to the well and the gate is grounded. At this time, the drain is made floating, and V i is applied to the source so that the well-source junction does not flow in the forward direction. Further, for a bit that shares a well with this bit and is not erased, V p is also applied to the gate as shown in FIG.
以上の様な電圧印加により本素子の書込み消去がなされ
る訳であるが、これを５Ｖ単一電源のＥＥＰＲＯＭにお
いて実現する際には、次の様な問題がある。それは、Ｖ
pやＶiが同一基板上に設けられた昇圧回路において発生
されるために、各電極にＶpやＶiを印加する前に一旦電
圧電圧と同じか或いは電源電圧よりも低い所定の電圧を
印加する必要のある事である。Although writing and erasing of the present element are performed by applying the voltage as described above, there are the following problems when this is realized in an EEPROM of a 5V single power source. That is V
Since p and V i are generated in the booster circuit provided on the same substrate, a predetermined voltage that is the same as the voltage or lower than the power supply voltage is applied before applying V p and V i to each electrode. It is necessary to apply.
５Ｖ単一電源ＥＥＰＲＯＭ等において用いられる電圧印
加回路の例を第４図に示す。図において１０１は同一基
板上に設けられた昇圧回路で、信号Ａによって制御さ
れ、昇圧時にはノード１１０に高電圧Ｖpを発生する。
１０２は高電圧デコーダで、入力信号（本図において
Ｂ、Ｃ、Ｄ等の記号で示す）がHigh（通常電源電圧員Ｖ
ccに等しく、以降そのままに仮定する）の時は、ノード
１１０の電圧Ｖpをそのまま出力ノード（３，４，７）
に通過させ、入力信号がLow（接地）の場合は、出力ノ
ードも接地する。高電圧デコーダ１０２の回路例を第５
図に示すが、本回路はトランジスタ１２０、１２１とキ
ャパシタ１２２及びクロック信号１２３よりなる。An example of a voltage application circuit used in a 5V single power supply EEPROM or the like is shown in FIG. In the figure, 101 is a booster circuit provided on the same substrate, which is controlled by a signal A and generates a high voltage V p at a node 110 at the time of boosting.
Reference numeral 102 denotes a high voltage decoder, which has an input signal (indicated by symbols such as B, C, and D in this figure) High (normal power supply voltage member V
equal to cc , and hereafter assumed as it is), the voltage V p of the node 110 remains the output node (3, 4, 7).
If the input signal is low (ground), the output node is also grounded. A fifth circuit example of the high-voltage decoder 102
As shown in the figure, this circuit includes transistors 120 and 121, a capacitor 122, and a clock signal 123.
本回路を用いる場合、入力ノード１２４にまずHigh信号
を加え、出力ノード１２５をＶccに近い電圧Ｖ1にまで
上昇させる。ノード１２５がＶccに近い電圧Ｖ1に上昇
すると、トランジスタ103がカットオフとなり、高電圧
デコーダ１０２が働らき始めて出力ノード１２５の電位
はさらに上昇して最終的に高電圧デコーダの入力ノード
１２６の電圧（即ち昇圧回路出力電圧Ｖp）と同じ電圧
にまで上昇する。When using this circuit, a high signal is first applied to the input node 124 to raise the output node 125 to a voltage V 1 close to V cc . When the node 125 rises to a voltage V 1 close to V cc , the transistor 103 is cut off, the high voltage decoder 102 starts to work, the potential of the output node 125 further rises, and finally the input node 126 of the high voltage decoder. The voltage rises to the same voltage as the voltage (that is, the booster circuit output voltage V p ).
ノード１２５がＶ1からＶpにまで上昇する時間は、通常
昇圧回路１０１の昇圧時間にほぼ等しく、数十μｓない
し数百μｓ程度であり、従って第４図におけるメモリ素
子の各ノード（３，４，７）はほぼ等しい上昇速度を有
するが、ノード１２５をＶ1にする時間は、入力ノード
１２４に印加する信号の立上り時間や、出力ノード１２
５の浮遊容量等できまるため、その出力ノードがメモリ
素子のゲートに接続されている場合、ソースに接続され
ている場合、ウエルに接続されている場合で異なる。従
って入力ノード１２４に信号印加するタイミングによっ
ては、出力ノードに接続されているメモリ素子に瞬間的
に誤書込みや誤消去を起させる様な電圧が印加される恐
れがある。The time required for the node 125 to rise from V 1 to V p is generally equal to the boosting time of the booster circuit 101 and is about several tens μs to several hundreds μs. Therefore, each node (3, 3) of the memory device in FIG. 4, 7) have almost the same rising speed, but the time required to bring the node 125 to V 1 depends on the rise time of the signal applied to the input node 124 and the output node 12
Since the floating capacitance of 5 can be obtained, it differs depending on whether the output node is connected to the gate of the memory element, connected to the source, or connected to the well. Therefore, depending on the timing of applying a signal to the input node 124, there is a possibility that a voltage that momentarily causes erroneous writing or erasing may be applied to the memory element connected to the output node.
本発明の目的は、５Ｖ単一電源方式等の同一基板上に昇
圧回路を有するＥＥＰＲＯＭにおいて、上記の欠点をな
くし、誤読込みや誤消去を起さない電圧印加方法を提供
することにある。It is an object of the present invention to provide a voltage application method which eliminates the above-mentioned drawbacks and does not cause erroneous reading or erasing in an EEPROM having a booster circuit on the same substrate, such as a 5V single power supply system.
本発明は、半導体基板と、該半導体基板上に設けられた
書き込み電圧発生回路と、該半導体基板上に設けられた
複数の不揮発性メモリ素子とを有する半導体集積回路に
おいて、上記書き込み電圧発生回路は電源電圧とは異な
る書き込み電圧を発生し、上記不揮発性メモリ素子は第
１、第２及び第３のノードを有し、該ノードの少なくと
も１つを共通に接続された少なくとも２つの上記不揮発
性メモリ素子のうち所望の不揮発性メモリ素子に情報が
書き込まれ、上記ノードの少なくとも１つを共通に接続
された少なくとも２つの不揮発性メモリ素子のうち、情
報を書き込む必要の無い不揮発性メモリ素子の少なくと
も１つのノードには、該不揮発性メモリ素子への書き込
みを防止する電圧が印加され上記書き込み防止電圧は、
上記書き込み電圧より先に印加され、かつ、上記書き込
み防止電圧と上記書き込み電圧は一旦所定の電圧にされ
たのち、書き込み防止電圧と書き込み電圧にされる半導
体集積回路であり、更に、上記共通に接続されたノード
は、上記不揮発性メモリ素子のゲート電極である半導体
集積回路であり、更に、上記書き込みを阻止する電圧が
印加されるノードは、上記不揮発性メモリ素子のソース
電極である半導体集積回路であり、更に、上記１、第２
及び第３のノードは、それぞれ上記不揮発性メモリ素子
のゲート電極、ソース電極及びウエル領域である半導体
集積回路であり、更に、上記電源電圧は単一である半導
体集積回路であり、更に、上記不揮発性メモリ素子はＭ
ＮＯＳ素子である半導体集積回路であり、更に、上記書
き込み防止電圧と上記書き込み電圧は上記電源電圧より
高い半導体集積回路である。また、本発明は、半導体基
板と、該半導体基板上に設けられた昇圧回路と、該半導
体基板上に設けられた複数の不揮発性メモリ素子とを有
する半導体集積回路において、上記昇圧回路は電源電圧
とは異なる第１の電圧を発生し、上記不揮発性メモリ素
子は第１、第２及び第３のノードを有し、該ノードのう
ち所望のノードに対して、まず電源電圧と等しいか或い
は電源電圧よりも低い第２の電圧を所定の時間遅れを持
って順次印加する手段を有ししかる後に次の所望のノー
ドに対して第１の電圧を印加する手段を有することを特
徴とする半導体集積回路であり、更に、上記電源電圧と
は異なる第１の電圧を印加すべき複数個のノードには、
互いに等しいか、或いは異なった電圧を印加する手段を
有する半導体集積回路であり、更に、上記複数個のノー
ドは不揮発性メモリ素子のゲート及びソースであり、上
記所定の時間遅れは、最初にソースノードが、次にゲー
トノードが上昇するように設定されている半導体集積回
路であり、更に、上記複数個のノードは不揮発性メモリ
素子のゲート、ソース及びウエル又は基板ノードであ
り、上記所定の時間遅れは、最初にソースノードが、次
にゲートノードが、最後にウエル又は基板ノードが上昇
するように設定されている半導体集積回路であり、更
に、上記電源電圧は単一である半導体集積回路であり、
更に、上記不揮発性メモリ素子はＭＮＯＳ素子である半
導体集積回路であり、更に、上記第１の電圧は上記電源
電圧より高い半導体集積回路である。The present invention provides a semiconductor integrated circuit having a semiconductor substrate, a write voltage generating circuit provided on the semiconductor substrate, and a plurality of nonvolatile memory elements provided on the semiconductor substrate, wherein the write voltage generating circuit is At least two non-volatile memory devices generate a write voltage different from a power supply voltage, the non-volatile memory device has first, second and third nodes, and at least one of the nodes is commonly connected. At least one of the non-volatile memory elements that does not need to be written among at least two non-volatile memory elements in which information is written in a desired non-volatile memory element among the elements and at least one of the nodes is commonly connected. A voltage that prevents writing to the nonvolatile memory element is applied to one node, and the write-preventing voltage is
A semiconductor integrated circuit which is applied prior to the write voltage, and in which the write protection voltage and the write voltage are once set to predetermined voltages and then set to the write protection voltage and the write voltage, and further connected in common. The selected node is a semiconductor integrated circuit that is the gate electrode of the nonvolatile memory element, and the node to which the voltage that blocks writing is applied is the semiconductor integrated circuit that is the source electrode of the nonvolatile memory element. Yes, in addition to the above 1st and 2nd
And a third node are a semiconductor integrated circuit which is a gate electrode, a source electrode and a well region of the nonvolatile memory element, respectively, and a semiconductor integrated circuit in which the power supply voltage is single. Memory element is M
The semiconductor integrated circuit is a NOS element, and the write protection voltage and the write voltage are higher than the power supply voltage. Further, the present invention provides a semiconductor integrated circuit having a semiconductor substrate, a booster circuit provided on the semiconductor substrate, and a plurality of nonvolatile memory elements provided on the semiconductor substrate, wherein the booster circuit is a power supply voltage. Generate a first voltage different from that of the non-volatile memory device, and the non-volatile memory device has first, second and third nodes. A semiconductor integrated circuit having means for sequentially applying a second voltage lower than the voltage with a predetermined time delay, and then means for applying the first voltage to a next desired node. And a plurality of nodes to which a first voltage different from the power supply voltage is to be applied,
A semiconductor integrated circuit having means for applying voltages equal to or different from each other, further, the plurality of nodes are a gate and a source of a non-volatile memory device, and the predetermined time delay is the source node first. Is a semiconductor integrated circuit in which the gate node is set to rise next, and the plurality of nodes are gates, sources and wells or substrate nodes of the non-volatile memory element, and the predetermined time delay Is a semiconductor integrated circuit in which first the source node, then the gate node, and finally the well or substrate node are set to rise, and further, the power supply voltage is a single semiconductor integrated circuit. ,
Further, the non-volatile memory device is a semiconductor integrated circuit that is a MNOS device, and the first voltage is a semiconductor integrated circuit that is higher than the power supply voltage.
本発明の実施例を第６図に示す。前と同様、ＭＮＯＳ素
子の場合を例にとって説明する。本実施例は、所定のビ
ットに書込みを行なう場合にそれとゲートを共有し、か
つ書込みを行ないたくないビットに対する電圧印加タイ
ミングを示したものである。An embodiment of the present invention is shown in FIG. As in the previous case, the case of the MNOS element will be described as an example. The present embodiment shows a voltage application timing for a bit that shares a gate with a predetermined bit when writing to a predetermined bit and does not want to write.
本発明の要旨は、書込み開始時に入力信号ＢをHigh（通
常Ｖcc）とする前に、入力信号ＣをHighとする点にあ
る。入力信号Ｄは、書込みを行なう場合は常に接地に保
持する。入力信号Ａは昇圧回路を起動する信号であるの
で、Ｂ、Ｃとのタイミングはどういう関係にあっても構
わないが、この例ではＢがHighになる前にHighとなるこ
ととした（これを線１５１で示す）。この場合、第４図
におけるノード１１０、３，４，７における電圧波形を
第７図の１１０′、３′、４′、７′に示す。まずノー
ド１１０の電圧が上り始め、次いでソースノード４がＶ
ccまたはそれに近い電圧Ｖ1に上昇し、最後にゲートノ
ード３がＶ1に上昇し、その後３つのノードは電圧差が
ほぼゼロとなって一緒にＶpまで上昇する。書込み終了
時は、開始時とは逆の順序で、いずれのノードも接地に
戻す。The gist of the present invention is that the input signal C is set to High before the input signal B is set to High (usually V cc ) at the start of writing. Input signal D is always held at ground when writing is performed. Since the input signal A is a signal that activates the booster circuit, it does not matter what the timing with B and C is. However, in this example, it is decided that it becomes High before B becomes High. (Shown by line 151). In this case, the voltage waveforms at the nodes 110, 3, 4, 7 in FIG. 4 are shown at 110 ', 3', 4 ', 7'in FIG. First, the voltage of the node 110 starts to rise, and then the source node 4 becomes V
It rises to a voltage V 1 at or near cc , and finally the gate node 3 rises to V 1 , after which the three nodes have a voltage difference of almost zero and together rise to V p . At the end of writing, all nodes are returned to ground in the reverse order of the start.
本実施例のごとき電圧印加方法をとれば、いずれの時
点においてもメモリ素子は第３図(a)に示すような書込
み状態に相当する電圧印加条件におかれる事はなく、従
って後書込みは起こらない なお、前にも述べた様に本図は書込み行なうべきビット
とゲートを共有し、かつ書込みを行ないたくないビット
に対する電圧波形を描いたものである。書込みを行なう
べきビットにおいては、メモリ素子のソース線を接地に
しておく、従って第６図においては波形Ｃが、又第７図
においては波形４′が接地となる。According to the voltage application method of this embodiment, the memory element is not subjected to the voltage application condition corresponding to the write state as shown in FIG. 3 (a) at any time point, so that the post write operation does not occur. Note that, as described above, this drawing shows the voltage waveform for a bit that shares a gate with a bit to be written and does not want to write. In the bit to be written, the source line of the memory element is grounded, so that waveform C in FIG. 6 and waveform 4'in FIG. 7 are grounded.
第８図には、入力信号Ａが、第６図の線１５２の様に入
力信号Ｂ、Ｃより後から印加された場合の電圧波形を示
す。この場合、ノード４及び３にＶcc又はそれに近い電
圧Ｖ1が印加された後に昇圧回路が起動されて、ノード
１１０が上昇し、ノード４及び３は同時に高電圧Ｖpに
まで昇圧される。FIG. 8 shows a voltage waveform when the input signal A is applied after the input signals B and C as shown by the line 152 in FIG. In this case, the booster circuit is activated after V cc or a voltage V 1 close thereto is applied to the nodes 4 and 3, the node 110 rises, and the nodes 4 and 3 are simultaneously boosted to the high voltage V p .
第９図には、本発明の第２の実施例を示す。本実施例
は、消去時の電圧印加波形であって、消去したいビット
とウエルを共有し、かつ消去したくないビットに対する
ものを示した。FIG. 9 shows a second embodiment of the present invention. The present embodiment shows a voltage application waveform at the time of erasing, which is for a bit sharing a well with a bit to be erased and not to be erased.
消去を行う際には、まず入力信号ＣをHighとするが、入
力信号Ａ（第４図における昇圧回路１０１を起動する信
号）がHighとなるのは書込みの場合と同様Ｃより前であ
っても後であっても構わない。第１０図には、昇圧回路
起動信号Ａが最初に印加された場合の第７図におけるノ
ード１１０，４，３，７の電圧波形をそれぞれ１１
０′，４′，３′，７′に示す。１１０′，４′，３′
の電圧印加順序は前の書込みの場合と同様である。消去
時には、消去信号Ｄを最後に印加する。これにより第１
０図に示す様にソース線４′、ゲート３′にＶccまたは
それより低い電圧Ｖ1が印加された後にウエル７にＶ1が
印加され、その後ノード３，４，７がほぼ同時にＶpに
まで上昇する。降圧時は、ウエル７を最後に、次いでゲ
ート、ソースの順で接地に戻す。本実施例の様な電圧印
加方法をとれば、いずれの時点においても、メモリ素子
は第３図(a)に示す様な書込み状態や、第３図(c)に示す
様な消去状態に相当する電圧印加条件におかれる事はな
く、従って誤書込み、誤消去は起こらない。When erasing, the input signal C is first set to High, but the input signal A (a signal that activates the booster circuit 101 in FIG. 4) becomes High before C as in the case of writing. It may be later. FIG. 10 shows the voltage waveforms of the nodes 110, 4, 3, and 7 in FIG. 7 when the booster circuit starting signal A is first applied.
0 ', 4', 3 ', 7'. 110 ', 4', 3 '
The voltage application order is the same as in the previous writing. At the time of erasing, the erasing signal D is applied last. This makes the first
0 source line 4 as shown in FIG. ', Gate 3' V cc or lower voltage V 1 is V 1 is applied to the well 7 after being applied to almost simultaneously V p subsequent nodes 3,4,7 Rise to. At the time of step-down, the well 7 is returned to ground last, then the gate and the source in that order. If the voltage applying method as in this embodiment is adopted, the memory element is in a written state as shown in FIG. 3 (a) or an erased state as shown in FIG. 3 (c) at any time. Therefore, erroneous writing and erasing will not occur.
なお、本図は消去ビットとウエルを共有し、かつ消去を
行なわないビットに対する電圧波形を描いたものであ
る。消去を行なうべきビットにおいては、ゲートを常に
接地としておくので、第９図においてはＢが、第１０図
においては３′が接地となる。It should be noted that this figure shows voltage waveforms for a bit that shares a well with an erase bit and is not erased. Since the gate is always grounded in the bit to be erased, B is grounded in FIG. 9 and 3'is grounded in FIG.
第１１図には、入力信号Ａが、第９図の線１５２′の様
に入力信号Ｂ、Ｃ、Ｄより後に印加された場合の電圧波
形を示す。この場合、ノード４、３及び７にＶcc又はそ
れに近い電圧Ｖ1が印加された後に、昇圧回路が起動さ
れて、ノード１１０が上昇し、ノード４、３及び７は同
時に高電圧Ｖpにまで昇圧される。FIG. 11 shows a voltage waveform when the input signal A is applied after the input signals B, C and D as shown by the line 152 'in FIG. In this case, after Vcc or a voltage V 1 close thereto is applied to the nodes 4, 3 and 7, the booster circuit is activated and the node 110 rises, so that the nodes 4, 3 and 7 are simultaneously set to the high voltage V p . Boosted to.
なお、第１、第２の実施例とも、Ｖ1からＶpへの昇圧時
は、高電圧の印加されるべきノードを同時に上昇させる
が、降圧時は、Ｖ1を印加する順序と逆の順序で降圧さ
せなければならない。これは、降圧速度は昇圧速度に比
べて非常に速いため（通常昇圧時間は数十μｓ、降圧時
間は数十ｎｓ）、マトリックス状に配列された各メモリ
素子に対して、同時に電圧を降下させる事は、マトリッ
クス内の浮遊容量や寄生抵抗により発生する時間遅れの
ため困難であり、従って所定の順序がいかなる場合も逆
転する事がない様、十分な時間遅れをもって順次降圧す
る必要があるためである。In both the first and second embodiments, when boosting from V 1 to V p , the nodes to which a high voltage should be applied are simultaneously raised, but when lowering, the order of applying V 1 is opposite. You have to step down in order. This is because the step-down speed is much faster than the step-up speed (usually, the step-up time is tens of μs and the step-down time is tens of ns). Therefore, the voltage is simultaneously dropped for each memory element arranged in a matrix. This is difficult because of the time delay that occurs due to stray capacitance and parasitic resistance in the matrix. Therefore, it is necessary to step down the voltage with a sufficient time delay so that the prescribed sequence will not be reversed in any case. is there.
以上説明したごとく、本発明によれば、５Ｖ単一電源Ｅ
ＥＰＲＯＭ等において後書込みや後消去の起きない電圧
印加方法を提供できる。As described above, according to the present invention, the 5V single power source E
It is possible to provide a voltage application method that does not cause post-writing or post-erasing in EPROM or the like.
第１図はＭＮＯＳ素子の断面図、第２図はその略記号を
示す図、第３図は同素子に対する電圧印加方法を示す
図、第４図、第５図は同素子に対する電圧印加回路を示
す図、第６図ないし第１１図は、本発明における電圧印
加方法の実施例を示す図である。 ３：ゲート ４：ソース ５：ドレイン ７：素子の設けられる基体FIG. 1 is a sectional view of the MNOS element, FIG. 2 is a diagram showing its abbreviations, FIG. 3 is a diagram showing a voltage applying method for the element, and FIGS. 4 and 5 are voltage applying circuits for the element. FIGS. 6 to 11 are views showing an embodiment of the voltage applying method according to the present invention. 3: Gate 4: Source 5: Drain 7: Substrate on which the device is provided
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鍋谷 慎二 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (72)発明者 内田 憲 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (72)発明者 安井 徳政 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Shinji Nabeya 1450, Kamimizuhoncho, Kodaira-shi, Tokyo Hitachi, Ltd. Musashi factory (72) Inventor Ken Uchida 1450, Kamimizumoto-cho, Kodaira, Tokyo Hitachi, Ltd. Musashi Plant (72) Inventor Tokumasa Yasui 1450, Josuihonmachi, Kodaira-shi, Tokyo Hitachi Ltd. Musashi Plant
Claims (14)
た書き込み電圧発生回路と、該半導体基板上に設けられ
た複数の不揮発性メモリ素子とを有する半導体集積回路
において、 上記書き込み電圧発生回路は電源電圧とは異なる書き込
み電圧を発生し、 上記不揮発性メモリ素子は第１、第２及び第３のノード
を有し、該ノードの少なくとも１つを共通に接続された
少なくとも２つの上記不揮発性メモリ素子のうち所望の
不揮発性メモリ素子に情報が書き込まれ、 上記ノードの少なくとも１つを共通に接続された少なく
とも２つの不揮発性メモリ素子のうち、情報を書き込む
必要の無い不揮発性メモリ素子の少なくとも１つのノー
ドには、該不揮発性メモリ素子への書き込みを防止する
電圧が印加され、 上記書き込み防止電圧は、上記書き込み電圧より先に印
加され、かつ、 上記書き込み防止電圧と上記書き込み電圧は一旦所定の
電圧にされたのち、書き込み防止電圧と書き込み電圧に
されることを特徴とする半導体集積回路。1. A semiconductor integrated circuit having a semiconductor substrate, a write voltage generating circuit provided on the semiconductor substrate, and a plurality of nonvolatile memory elements provided on the semiconductor substrate, wherein the write voltage generating circuit is provided. Generate a write voltage different from a power supply voltage, the nonvolatile memory element has first, second and third nodes, and at least two of the nonvolatile memory elements are commonly connected to at least one of the nodes. Of the at least two nonvolatile memory elements in which information is written in a desired nonvolatile memory element among the memory elements and at least one of the nodes is commonly connected, at least a nonvolatile memory element that does not need to be written A voltage that prevents writing to the nonvolatile memory element is applied to one node, and the write protection voltage is the write protection voltage. A semiconductor integrated circuit characterized in that it is applied prior to the normal voltage, and the write protection voltage and the write voltage are once set to predetermined voltages and then set to the write protection voltage and the write voltage.
発性メモリ素子のゲート電極であることを特徴とする特
許請求の範囲第１項記載の半導体集積回路。2. The semiconductor integrated circuit according to claim 1, wherein the commonly connected nodes are gate electrodes of the nonvolatile memory element.
ノードは、上記不揮発性メモリ素子のソース電極である
ことを特徴とする特許請求の範囲第１項又は第２項記載
の半導体集積回路。3. The semiconductor integrated circuit according to claim 1, wherein the node to which the voltage for preventing writing is applied is the source electrode of the nonvolatile memory element.
ぞれ上記不揮発性メモリ素子のゲート電極、ソース電極
及びウエル領域であることを特徴とする特許請求の範囲
第１項乃至第３項の何れかに記載の半導体集積回路。4. The first, second and third nodes are a gate electrode, a source electrode and a well region of the non-volatile memory element, respectively. The semiconductor integrated circuit according to any one of items.
る特許請求の範囲第１項乃至第４項の何れかに記載の半
導体集積回路。5. The semiconductor integrated circuit according to any one of claims 1 to 4, wherein the power supply voltage is single.
あることを特徴とする特許請求の範囲第１項乃至第５項
の何れかに記載の半導体集積回路。6. The semiconductor integrated circuit according to any one of claims 1 to 5, wherein the nonvolatile memory element is an MNOS element.
は上記電源電圧より高いことを特徴とする特許請求の範
囲第１項乃至第６項の何れかに記載の半導体集積回路。7. The semiconductor integrated circuit according to any one of claims 1 to 6, wherein the write protection voltage and the write voltage are higher than the power supply voltage.
た昇圧回路と、該半導体基板上に設けられた複数の不揮
発性メモリ素子とを有する半導体集積回路において、 上記昇圧回路は電源電圧とは異なる第１の電圧を発生
し、 上記不揮発性メモリ素子は第１、第２及び第３のノード
を有し、該ノードのうち所望のノードに対して、まず電
源電圧と等しいか或いは電源電圧よりも低い第２の電圧
を所定の時間遅れを持って順次印加する手段を有し、し
かる後に次の所望のノードに対して第１の電圧を印加す
る手段を有することを特徴とする半導体集積回路。8. A semiconductor integrated circuit having a semiconductor substrate, a booster circuit provided on the semiconductor substrate, and a plurality of nonvolatile memory elements provided on the semiconductor substrate, wherein the booster circuit is a power supply voltage. Generate different first voltages, and the non-volatile memory device has first, second and third nodes, which are equal to or equal to the power supply voltage with respect to a desired one of the nodes. A semiconductor integrated circuit having means for sequentially applying a lower second voltage with a predetermined time delay, and then means for applying the first voltage to the next desired node. circuit.
すべき複数個のノードには、互いに等しいか、或いは異
なった電圧を印加する手段を有することを特徴とする特
許請求の範囲第８項記載の半導体集積回路。9. A plurality of nodes to which a first voltage different from the power supply voltage should be applied have means for applying a voltage equal to or different from each other. 8. The semiconductor integrated circuit according to item 8.
子のゲート及びソースであり、上記所定の時間遅れは、
最初にソースノードが、次にゲートノードが上昇するよ
うに設定されていることを特徴とする特許請求の範囲第
８項又は第９項記載の半導体集積回路。10. The plurality of nodes are a gate and a source of a non-volatile memory device, and the predetermined time delay is
10. The semiconductor integrated circuit according to claim 8 or 9, wherein the source node is set first and the gate node is set next.
子のゲート、ソース及びウエル又は基板ノードであり、
上記所定の時間遅れは、最初にソースノードが、次にゲ
ートノードが、最後にウエル又は基板ノードが上昇する
ように設定されていることを特徴とする特許請求の範囲
第８項乃至第９項の何れかに記載の半導体集積回路。11. The plurality of nodes are gates, sources and wells or substrate nodes of a non-volatile memory device,
10. The predetermined time delay is set such that a source node, a gate node, and a well or substrate node are raised first, then a gate node, and finally, a well node or a substrate node is raised. The semiconductor integrated circuit according to any one of 1.
する特許請求の範囲第８項乃至第１１項の何れかに記載
の半導体集積回路。12. The semiconductor integrated circuit according to claim 8, wherein the power supply voltage is single.
であることを特徴とする特許請求の範囲第８項乃至第１
２項の何れかに記載の半導体集積回路。13. The non-volatile memory device is an MNOS device, and the non-volatile memory device is an MNOS device.
3. The semiconductor integrated circuit according to any one of items 2.
ことを特徴とする特許請求の範囲第８項乃至第１３項の
何れかに記載の半導体集積回路。14. The semiconductor integrated circuit according to claim 8, wherein the first voltage is higher than the power supply voltage.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3602484A JPH069226B2 (en) | 1984-02-29 | 1984-02-29 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3602484A JPH069226B2 (en) | 1984-02-29 | 1984-02-29 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60182173A JPS60182173A (en) | 1985-09-17 |
| JPH069226B2 true JPH069226B2 (en) | 1994-02-02 |
Family
ID=12458153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3602484A Expired - Lifetime JPH069226B2 (en) | 1984-02-29 | 1984-02-29 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH069226B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2798921B2 (en) * | 1987-08-18 | 1998-09-17 | 株式会社東芝 | Semiconductor integrated circuit device |
| JPH04310697A (en) * | 1991-04-10 | 1992-11-02 | Nec Corp | Actuating method for nonvolatile semiconductor storage device |
-
1984
- 1984-02-29 JP JP3602484A patent/JPH069226B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60182173A (en) | 1985-09-17 |
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