JPH0680827B2 - Inverted stagger type amorphous silicon thin film transistor and manufacturing method thereof - Google Patents
Inverted stagger type amorphous silicon thin film transistor and manufacturing method thereofInfo
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、アクティブマトリクス型液晶表示器等に用い
られる逆スタガー型非晶質シリコン薄膜トランジスタお
よびその製造方法に関するものである。TECHNICAL FIELD The present invention relates to an inverted stagger type amorphous silicon thin film transistor used for an active matrix type liquid crystal display and the like, and a manufacturing method thereof.
［従来の技術］ 第２図は、従来の逆スタガー型非晶質シリコン薄膜トラ
ンジスタの一例を示したものである。[Prior Art] FIG. 2 shows an example of a conventional inverted stagger type amorphous silicon thin film transistor.
同図において、１は絶縁性の基板、２はゲート電極、３
および4cはゲート絶縁層となる酸化シリコン層および窒
化シリコン層、５は活性層となる非晶質シリコン層、６
はオーミックコンタクトを形成するために設けられたド
ナーあるいはアクセプタとなる不純物を適量含んだ不純
物シリコン層、７および８はソース電極およびドレイン
電極である。In the figure, 1 is an insulating substrate, 2 is a gate electrode, 3
And 4c are a silicon oxide layer and a silicon nitride layer which will be a gate insulating layer, 5 is an amorphous silicon layer which will be an active layer, and 6
Is an impurity silicon layer provided for forming an ohmic contact and containing an appropriate amount of impurities serving as a donor or an acceptor, and 7 and 8 are a source electrode and a drain electrode.
同図に示すように、ゲート電極２と、ソース電極７およ
びドレイン電極８が、ゲート絶縁層および非晶質シリコ
ン層５をはさんで形成され、しかもゲート電極２が、ソ
ース７およびドレイン電極８よりも基板１側に形成され
たものを逆スタガー型非晶質シリコン薄膜トランジスタ
と呼んでいる。As shown in the figure, the gate electrode 2, the source electrode 7 and the drain electrode 8 are formed so as to sandwich the gate insulating layer and the amorphous silicon layer 5, and the gate electrode 2 is the source 7 and the drain electrode 8. What is formed closer to the substrate 1 side than that is called an inverted stagger type amorphous silicon thin film transistor.
［解決しようとする課題］ ところで、上記窒化シリコン層4cには、 （ａ）SiH4（シラン）およびNH3（アンモニア）の化学
反応により形成された２元系窒化シリコン層、 または、 （ｂ）SiH4、NH3およびN2（チッ素）の化学反応により
形成された３元系窒化シリコン層が用いられる。、 しかしながら、それぞれ以下に示す欠点があった。[Problems to be Solved] By the way, the silicon nitride layer 4c includes (a) a binary silicon nitride layer formed by a chemical reaction of SiH 4 (silane) and NH 3 (ammonia), or (b) A ternary silicon nitride layer formed by a chemical reaction of SiH 4 , NH 3 and N 2 (nitrogen) is used. However, each has the following drawbacks.
（ａ）２元系窒化シリコン層のみを用いたものでは、膜
はがれが多発する。特に、トランジスタのオン電流を増
加するため、窒化シリコン層4cおよび非晶質シリコン層
５の膜形成湿度を300℃以上とすると、上記の現象は顕
著なものとなる。(A) In the case where only the binary silicon nitride layer is used, film peeling frequently occurs. In particular, when the film formation humidity of the silicon nitride layer 4c and the amorphous silicon layer 5 is set to 300 ° C. or higher in order to increase the on-current of the transistor, the above phenomenon becomes remarkable.
（ｂ）３元系窒化シリコン層のみを用いたものでは、ト
ランジスタのオン電流が小さくなる。特に、上記逆スタ
ガー型非晶質シリコン薄膜トランジスタをアクティブマ
トリクス型液晶表示器に利用する場合、表示品質の観点
からオン電流はできるだけ大きい方がよい。(B) When only the ternary silicon nitride layer is used, the on-current of the transistor is small. In particular, when the reverse stagger type amorphous silicon thin film transistor is used for an active matrix type liquid crystal display, it is preferable that the on-current is as large as possible from the viewpoint of display quality.
本発明の目的は、膜はがれが生じ難く、またオン電流を
大きくすることが可能な逆スタガー型シリコン薄膜トラ
ンジスタおよびその製造方法を提供することを目的とし
ている。An object of the present invention is to provide an inverted stagger type silicon thin film transistor in which film peeling hardly occurs and an ON current can be increased, and a manufacturing method thereof.
［課題を解決するための手段］ 本発明における逆スタガー型非晶質シリコン薄膜トラン
ジスタは、酸化シリコン層と、この酸化シリコン層上に
SiH4（シラン）およびNH3（アンモニア）の化学反応に
より形成された２元系窒化シリコン層と、この２元系窒
化シリコン層上にSiH4（シラン）、NH3（アンモニア）
およびN2（チッ素）の化学反応により形成された３元系
窒化シリコン層と、この３元系窒化シリコン層上に形成
された非晶質シリコン層とを有し、上記酸化シリコン
層、上記２元系窒化シリコン層および上記３元系窒化シ
リコン層によりゲート絶縁層を形成したことを特徴とす
る。[Means for Solving the Problems] An inverted stagger type amorphous silicon thin film transistor according to the present invention has a silicon oxide layer and a silicon oxide layer on the silicon oxide layer.
SiH 4 (silane) and NH 3 and binary silicon nitride layer chemical reaction formed by the (ammonia), SiH 4 into the binary system silicon nitride layer (silane), NH 3 (ammonia)
And a ternary silicon nitride layer formed by a chemical reaction of N 2 (nitrogen) and an amorphous silicon layer formed on the ternary silicon nitride layer. The gate insulating layer is formed of the binary silicon nitride layer and the ternary silicon nitride layer.
本発明における逆スタガー型非晶質シリコン薄膜トラン
ジスタの製造方法は、酸化シリコン層上にSiH4（シラ
ン）およびNH3（アンモニア）の化学反応により２元系
窒化シリコン層を形成する工程と、この２元系窒化シリ
コン層上にSiH4（シラン）、NH3（アンモニア）およびN
2（チッ素）の化学反応により３元系窒化シリコン層を
形成する工程と、この３元系窒化シリコン層上に非晶質
シリコン層を形成する工程とを有し、上記酸化シリコン
層、上記２元系窒化シリコン層および上記３元系窒化シ
リコン層によりゲート絶縁層を形成したことを特徴とす
る。A method of manufacturing an inverted stagger type amorphous silicon thin film transistor according to the present invention comprises a step of forming a binary silicon nitride layer on a silicon oxide layer by a chemical reaction of SiH 4 (silane) and NH 3 (ammonia), and SiH 4 (silane), NH 3 (ammonia) and N on the original silicon nitride layer
A step of forming a ternary silicon nitride layer by a chemical reaction of 2 (nitrogen) and a step of forming an amorphous silicon layer on the ternary silicon nitride layer. The gate insulating layer is formed of the binary silicon nitride layer and the ternary silicon nitride layer.
［実施例］ 以下図面に基き、本発明における一実施例の説明を行
う。[Embodiment] An embodiment of the present invention will be described below with reference to the drawings.
第１図において、１は絶縁性の基板、２はゲート電極、
３、4a、4bは、それぞれゲート絶縁層となる酸化シリコ
ン層、SiH4およびNH3のプラズマ反応により形成された
２元系窒化シリコン層、SiH4、NH3およびN2のプラズマ
反応により形成された３元系窒化シリコン層、５は活性
層となる非晶質シリコン層、６は不純物シリコン層、７
および８はソース電極およびドレイン電極である。In FIG. 1, 1 is an insulating substrate, 2 is a gate electrode,
3, 4a and 4b are formed by a silicon oxide layer serving as a gate insulating layer, a binary silicon nitride layer formed by a plasma reaction of SiH 4 and NH 3, and a plasma reaction of SiH 4 , NH 3 and N 2 , respectively. Also, a ternary silicon nitride layer, 5 is an amorphous silicon layer to be an active layer, 6 is an impurity silicon layer, 7
And 8 are a source electrode and a drain electrode.
各層の生成条件、膜厚等は以下の通りである。The generation conditions and film thickness of each layer are as follows.
酸化シリコン層３ 生成方法 常圧CVD法 生成温度 430℃ 膜厚 400（nm） ２元系窒化シリコン層4a 生成方法 プラズマCVD法 生成温度 320℃ 圧力 0.3（torr） ガス流量比 SiH4：NH3＝10:25（sccm） 膜厚 140（nm） ３元系窒化シリコン層4b 生成方法 プラズマCVD法 生成温度 320℃ 圧力 0.3（torr） ガス流量比 SiH4：NH3：N2＝10:50:75（scc
m） 膜厚 10（nm） 非晶質シリコン層５ 生成方法 プラズマCVD法 生成温度 300℃ 圧力 1.2（torr） ガス流量比 SiH4：H2＝20:80（sccm） 膜厚 150（nm） なお、２元系窒化シリコン層4a、３元系窒化シリコン層
4bおよび非晶質シリコン層５は、真空を破らずに連続形
成している。Silicon oxide layer 3 generation method atmospheric pressure CVD method generation temperature 430 ℃ film thickness 400 (nm) binary silicon nitride layer 4a generation method plasma CVD method generation temperature 320 ℃ pressure 0.3 (torr) gas flow rate ratio SiH 4 : NH 3 ＝ 10:25 (sccm) Thickness 140 (nm) Ternary silicon nitride layer 4b Generation method Plasma CVD method Generation temperature 320 ℃ Pressure 0.3 (torr) Gas flow ratio SiH 4 : NH 3 : N 2 ＝ 10: 50: 75 (Scc
m) Film thickness 10 (nm) Amorphous silicon layer 5 Generation method Plasma CVD method Generation temperature 300 ° C Pressure 1.2 (torr) Gas flow ratio SiH 4 : H 2 = 20:80 (sccm) Thickness 150 (nm) Binary silicon nitride layer 4a, ternary silicon nitride layer
The 4b and the amorphous silicon layer 5 are continuously formed without breaking the vacuum.
第３図は、上記生成条件により形成された、本例におけ
る逆スタガー型非晶質シリコン薄膜トランジスタの静特
性（同図（ａ））および第２図に示した従来例の非晶質
シリコン薄膜トランジスタの静特性（同図（ｂ））であ
る。従来例では、窒化シリコン層を３元系窒化シリコン
層のみで形成したこと以外は、上記本例の生成条件と同
じである。FIG. 3 shows the static characteristics of the inverted stagger type amorphous silicon thin film transistor in this example (FIG. 3 (a)) formed under the above generation conditions and the amorphous silicon thin film transistor of the conventional example shown in FIG. It is a static characteristic (FIG. 7B). In the conventional example, the production conditions are the same as in the present example except that the silicon nitride layer is formed of only the ternary silicon nitride layer.
同図から明らかなように、ゲート電圧Vg＝20（Ｖ）、す
なわちトランジスタがオン状態のときのドレイン電流Id
は、５（μＡ）（本例）、および３（μＡ）（従来例）
であり、本例におけるオン電流の方が従来例に比べ約２
倍大きいことがわかる。As is clear from the figure, the gate voltage Vg = 20 (V), that is, the drain current Id when the transistor is on.
Is 5 (μA) (this example) and 3 (μA) (conventional example)
And the on-current in this example is about 2 compared to the conventional example.
You can see that it is twice as large.
特に、非晶質シリコン薄膜トランジスタをアクティブマ
トリクス型液晶表示器に用いる場合、本例におけるオン
電流の増加により、設計の自由度を大幅に増大させるこ
とができる。In particular, when an amorphous silicon thin film transistor is used for an active matrix type liquid crystal display, the increase in on-current in this example can significantly increase the degree of freedom in design.
また本例によれば、窒化シリコン層を２元系窒化シリコ
ン層のみで形成したときに生じる膜はがれを皆無にする
ことができる。Further, according to this example, it is possible to completely eliminate film peeling that occurs when the silicon nitride layer is formed of only the binary silicon nitride layer.
なお、上記の２元系窒化シリコン層および３元系窒化シ
リコン層を形成するとき、SiH4の希釈に、H2（水素）、
He（ヘリウム）、Ar（アルゴン）等を用いてもよい。When forming the above-mentioned binary silicon nitride layer and ternary silicon nitride layer, H 2 (hydrogen) was added to dilute SiH 4 .
He (helium), Ar (argon) or the like may be used.
［発明の効果］ 本発明における逆スタガー型シリコン薄膜トランジスタ
およびその製造方法よれば、膜はがれが生じ難く、また
オン電流を大きくすることが可能となる。[Effects of the Invention] According to the inverted stagger type silicon thin film transistor and the method for manufacturing the same in the present invention, film peeling is unlikely to occur, and the on-current can be increased.
第１図は本発明の一実施例を示した断面図、第２図は従
来例を示した断面図、第３図は実施例および従来例の逆
スタガー型非晶質シリコン薄膜トランジスタの静特性を
図した特性図である。 ３…酸化シリコン層 4a…２元系窒化シリコン層 4b…３元系窒化シリコン層 ５…非晶質シリコン層FIG. 1 is a sectional view showing an embodiment of the present invention, FIG. 2 is a sectional view showing a conventional example, and FIG. 3 shows static characteristics of an inverted stagger type amorphous silicon thin film transistor of the embodiment and the conventional example. It is the characteristic diagram illustrated. 3 ... Silicon oxide layer 4a ... Binary silicon nitride layer 4b ... Ternary silicon nitride layer 5 ... Amorphous silicon layer
Claims (2)
にSiH4（シラン）およびNH3（アンモニア）の化学反応
により形成された２元系窒化シリコン層と、この２元系
窒化シリコン層上にSiH4（シラン）、NH3（アンモニ
ア）およびN2（チッ素）の化学反応により形成された３
元系窒化シリコン層と、この３元系窒化シリコン層上に
形成された非晶質シリコン層とを有し、上記酸化シリコ
ン層、上記２元系窒化シリコン層および上記３元系窒化
シリコン層によりゲート絶縁層を形成したことを特徴と
する逆スタガー型非晶質シリコン薄膜トランジスタ。1. A silicon oxide layer, a binary silicon nitride layer formed on the silicon oxide layer by a chemical reaction of SiH 4 (silane) and NH 3 (ammonia), and a binary silicon nitride layer on the binary silicon nitride layer. Formed by the chemical reaction of SiH 4 (silane), NH 3 (ammonia) and N 2 (nitrogen)
A source silicon nitride layer and an amorphous silicon layer formed on the ternary silicon nitride layer. The silicon oxide layer, the binary silicon nitride layer, and the ternary silicon nitride layer An inverted stagger type amorphous silicon thin film transistor having a gate insulating layer.
NH3（アンモニア）の化学反応により２元系窒化シリコ
ン層を形成する工程と、この２元系窒化シリコン層上に
SiH4（シラン）、NH3（アンモニア）およびN2（チッ
素）の化学反応により３元系窒化シリコン層を形成する
工程と、この３元系窒化シリコン層上に非晶質シリコン
層を形成する工程とを有し、上記酸化シリコン層、上記
２元系窒化シリコン層および上記３元系窒化シリコン層
によりゲート絶縁層を形成したことを特徴とする逆スタ
ガー型非晶質シリコン薄膜トランジスタの製造方法。2. SiH 4 (silane) and
A step of forming a binary silicon nitride layer by a chemical reaction of NH 3 (ammonia), and a step of forming the binary silicon nitride layer on this binary silicon nitride layer.
Forming a ternary silicon nitride layer by chemical reaction of SiH 4 (silane), NH 3 (ammonia) and N 2 (nitrogen), and forming an amorphous silicon layer on this ternary silicon nitride layer And a step of forming a gate insulating layer from the silicon oxide layer, the binary silicon nitride layer and the ternary silicon nitride layer. .
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Citations (3)
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- 1988-08-12 JP JP63201446A patent/JPH0680827B2/en not_active Expired - Fee Related
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