JPH0677398A - Overmolded semiconductor device and manufacture thereof - Google Patents

Overmolded semiconductor device and manufacture thereof

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JPH0677398A
JPH0677398A JP5187240A JP18724093A JPH0677398A JP H0677398 A JPH0677398 A JP H0677398A JP 5187240 A JP5187240 A JP 5187240A JP 18724093 A JP18724093 A JP 18724093A JP H0677398 A JPH0677398 A JP H0677398A
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Abstract

PURPOSE: To enable a small overmolded type multi-chip semiconductor device to be manufactured at low cost. CONSTITUTION: A first semiconductor die 20 is interconnected to a first electrically conductive trace 14 on a substrate 12, and a package body 24 is formed around the first die and a part of the trace. A second semiconductor die 27 is interconnected to a second trace 16 on a second surface of the substrate. A second package body 28 is formed around the second die and a part of the trace 16. Solder balls are applied to the exposed part of the second trace 16 around the package body 28, to establish an external power supply and ground connection for each die. Edge leads 36 are soldered externally to the traces 14 and 16 around the substrate 12 to establish remaining electrical connections.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】この発明は一般的には半導体装置に関し、かつより特定的には複数の電子部品または構成要素を有するオーバモールドされた半導体装置およびそのような装置の製造方法に関する。 BACKGROUND OF THE INVENTION This invention relates generally to semiconductor devices, and a method of manufacturing a over-molded semiconductor device and such a device having more particularly a plurality of electronic parts or components to.

【0002】 [0002]

【従来の技術】半導体装置は種々の形式の電子製品、コンシューマ製品、自動車、集積回路カード、その他に広く用いられている。 BACKGROUND OF THE INVENTION Semiconductor devices various types electronic products, consumer products, automotive, integrated circuit cards, are widely used in other. これらの用途の多くにおいて重要な半導体装置の1つの特徴は、半導体ダイ(semico One important feature of the semiconductor device in many of these applications, the semiconductor die (Semico
nductor die)およびその中に半導体ダイが収容されるパッケージの双方を含む、半導体装置の小さなサイズである。 nductor die) and both packages the semiconductor die is housed therein, a small size of the semiconductor device. 装置の寸法をできるだけ小さく保つことは単一チップの装置にとって重要であるばかりでなく、マルチチップ装置にとっても重要である。 Be kept small as possible the dimensions of the device is not only important for devices of a single chip, it is also important for multi-chip device. しかしながら、半導体装置の全体のサイズが増大する傾向にあるか、あるいはエンドユーザが取り扱うのが困難になるような非常に微細なリードピッチを有する装置となるような、付加的なI/Oに対する競合する希望が存在する。 However, it tends to overall size increases of the semiconductor device, or the end user that becomes an apparatus having a very fine lead pitch as difficult to handle, additional I / O for competition I hope exist that.

【0003】小さな装置サイズを確立することに加えて、製造者はまた装置の製造の低いコストを維持することに駆り立てられる。 [0003] In addition to establishing a small device size, manufacturer is also urged to maintain a low-cost manufacture of the device. 半導体ダイ以外の半導体装置を製造する上でのかなりの材料コストになるのがリードフレームである。 Become significant material costs in producing a semiconductor device other than the semiconductor die is a lead frame. 多くの装置に対し、各半導体ダイのためにカスタム化されたリードフレームが設計されかつ製造されなければならずこれはコストおよび時間がかかる。 For many devices, this is costly and time must lead frame customized is by and manufacturing design for each semiconductor die.

【0004】多チップ半導体装置は増大しつつあるが、 [0004] The multi-chip semiconductor device, but is increasing,
それは多チップ装置は基板、例えばプリント回路(P It multichip device substrate, such as a printed circuit (P
C)基板上のデバイスのパッキング密度をかなり増大するからである。 This is because significantly increase the packing density of devices on C) substrate. しかしながら、多チップ装置の産業上の受入れを遅らせている1つの問題は許容できない製造コストである。 However, one problem that delaying the acceptance of industrial multi-chip device is a manufacturing cost unacceptable. 多くの多チップ装置は高価なセラミック基板を使用しかつ半導体ダイ上に付加的な薄膜プロセスを使用し、該プロセスは製造コストを大幅に増大させる。 Many of the multi-chip device using additional thin film process using an expensive ceramic substrate and on the semiconductor die, the process greatly increase the manufacturing cost.

【0005】樹脂封入された半導体装置は通常2つの方法の内のいずれか1つによってパッケージングされる。 [0005] Resin encapsulated semiconductor device is packaged by any one of the usual two ways.
1つの方法では、半導体ダイ、または複数のダイ、はパッケージに入れられ、該パッケージは次に個別に回路基板上に装着される。 In one method, a semiconductor die or multiple dies, is placed in a package, the package is then attached to individual circuit board. 別の方法では、半導体ダイ、または複数のダイ、は回路基板上に直接実装され、かつ次に保護用の封じ構造が設けられる。 Alternatively, the semiconductor die, or several dies, and are directly mounted on a circuit board, and sealing structure for protection is provided next. 上記第1の方法はダイがパッケージによって密閉されかつ保護されるという利点を有する。 The first method has the advantage that the die is sealed by the package and protection. パッケージに入れられた装置は試験し、取り扱い、かつ組込むのが容易であり、かつ封じパッケージは環境に対し所望の程度の保護を提供する。 Device encased in the package is tested, handling, and is easy to integrate, and sealed package provides protection desired degree on the environment. これに対し、ダイが直接基板に接続される上記第2の方法はダイによって必要とされる面積を最小化し、かつ従って非常に高い基板実装密度を可能にする。 In contrast, the second method the die is connected directly to the substrate to minimize the area required by the die, and thus allowing very high substrate mounting density. しかしながら、この方法では、パッケージングされていないダイは取り扱い、試験、および組込みがそれ程容易ではなく、かつ環境の望ましくない影響によりさらされ易い。 However, in this method, a die not packaged handling, testing, and integration not as easy, and easily exposed by unwanted environmental influences.

【0006】パッキング密度の増大のために複数の半導体ダイス(dice)を基板上に実装することに加えて、基板スペースは半導体装置を縦方向に実装することにより節約できる。 [0006] Packing density multiple semiconductor dice (dice) to increase in addition to be mounted on a substrate, the substrate space can be saved by mounting the semiconductor device in the vertical direction. 縦形装置はそれらが非常に狭い横方向断面を有するため魅力的であり、より大きな回路基板実装密度を可能にする。 Vertical devices are attractive because they have a very narrow transverse cross-section, allowing a larger circuit board mounting density. 典型的な縦方向実装装置はジグザグインラインパッケージ(ZIP)であり、リードは該パッケージのより下のエッジを通って出る。 Typical longitudinal mounting apparatus is zigzag in-line package (ZIP), leads out through a more under the edge of the package. ZIPの不都合はそれがスルーホール形のパッケージであり、かつリードが損傷または曲がることがありこれは基板に対する接続を信頼性のないものにするということである。 A disadvantage of ZIP it is through-hole-shaped package, and may lead damage or bend which is that to have no connection to the substrate and reliable.
他の形式の縦形装置はシングルインライン・メモリモジュール(SIMM)である。 Other forms of vertical apparatus is a single-line memory module (SIMM). SIMMは実際にはソケットにプラグインするためのエッジコネクタを有する基板上に装着された複数の個別にパッケージングされた装置からなる。 SIMM is actually composed of a plurality of individually packaged device mounted on a substrate having an edge connector for plugging into the socket.

【0007】 [0007]

【発明が解決しようとする課題】前記SIMM基板の不都合は個別パッケージによるその大きさである。 A disadvantage of the SIMM board [SUMMARY OF THE INVENTION] is its size due to individual packages. SIM SIM
Mのさらに他の不都合は各々の半導体ダイを別個にパッケージングする組立てプロセスに関連するコストである。 Yet another disadvantage of the M is the cost associated with each of the semiconductor die packaged separately assembling process.

【0008】従って、本発明の目的は、完全にパッケージングされた装置の大きさを増大させることなく、多チップモジュールを実現可能な低価格、オーバモールド形半導体装置およびその製造方法を提供することにある。 It is therefore an object of the present invention, completely without increasing the size of the packaged device, low cost can be realized a multi-chip module, to provide over-molded type semiconductor device and manufacturing method thereof It is in.

【0009】 [0009]

【課題を解決するための手段および作用】本発明の1つの実施例によれば、半導体装置は基板の表面上に導電性トレースのパターンが設けられる該基板を準備することにより製造される。 According to one embodiment of the device and operation for solving the problems] The present invention, a semiconductor device is produced by providing a substrate on which a pattern is provided in the conductive traces on the surface of the substrate. 少なくとも1つの電子部品または要素が前記導電性トレースのパターンに相互接続され、かつパッケージ本体は前記電子部品および前記導電性トレースのパターンの第1の部分の回りにオーバモールドされ、前記導電性トレースのパターンの第2の部分を露出した状態とする。 At least one electronic component or element are interconnected to a pattern of the conductive traces, and the package body is around the overmold of the first portion of the pattern of the electronic component and the conductive traces, the conductive traces and it is exposed a second portion of the pattern. 複数の半田ボールが前記導電性トレースの第2の部分の一部に取り付けられ、かつ複数のエッジリードが外部的に基板の周辺に接続され、前記複数の半田ボールおよび前記複数のエッジリードの双方は装置に対する外部電気接続を提供する。 Both the plurality of solder balls is attached to a portion of the second portion of the conductive traces, and a plurality of edges leads are externally connected to the periphery of the substrate, the plurality of solder balls and the plurality of edge leads provide external electrical connection to the device.

【0010】これらおよび他の特徴、および利点は、添付の図面と共に以下の詳細な説明からより明瞭に理解できるであろう。 [0010] These and other features, and advantages will be more clearly understood from the following detailed description taken in conjunction with the accompanying drawings. 図面は必ずしも寸法通り描かれておらず、かつ特に示されていない本発明の他の実施例も存在し得ることを指摘することが重要である。 The drawings are not necessarily drawn to scale, and it is important to point out that may also be present other embodiments of the present invention which are not specifically shown.

【0011】 [0011]

【実施例】図1、図3および図4は、断面図で、本発明の1実施例にかかわるプロセス段階を示し、図4はさらに完成したマルチチップ半導体装置10を示す。 EXAMPLES 1, 3 and 4, in cross section, illustrates the process steps according to an embodiment of the present invention, Figure 4 shows a multi-chip semiconductor device 10 further completed. 図2 Figure 2
は、図1の別のプロセス段階を示すが、図3〜図4に示された残りのプロセス段階に影響しない。 Is shows another process step of Figure 1, it does not affect the rest of the process steps shown in FIGS. 3-4. 図1に示されるように、基板12が準備され、該基板12の第1の側に導電性トレース(coductive trace As shown in FIG. 1, a substrate 12 is prepared, the first side to the conductive traces of the substrate 12 (coductive trace
s)の第1のパターン14が設けられかつ該基板12の第2の反対側に導電性トレースの第2のパータン16が設けられる。 First second Patan 16 of the conductive traces on the second opposite side of pattern 14 is provided and the substrate 12 s) is provided. 基板12は樹脂充填ガラス繊維からなる伝統的なプリント回路基板とすることができ、例えば基板の頭部面および底部面の双方に導電性トレースのパターン14および16を有するFR4またはG10材料である。 Substrate 12 may be a traditional printed circuit board made of resin filled glass fiber, such as FR4 or G10 materials with patterns 14 and 16 of the conductive traces on both the top surface and bottom surface of the substrate. PCB基板上に導電性トレースのパターンを形成する方法は技術的によく知られている。 A method of forming a pattern of conductive traces on the PCB substrate are well known in the art. 図1に示されるように、基板12の第1の(頭部)面上にあるトレース1 As shown in FIG. 1, trace 1 in the first (head) on the surface of the substrate 12
4の一部は基板12の第2の(底部)面上のトレース1 4 Some second substrate 12 traces 1 on (bottom) surface
6の一部と複数の導電性スルーホール18によって接続されており、これは各トレースが装置の部品間で共有できるようにするためである。 6 are connected by a portion and a plurality of conductive through-holes 18, this is because each trace is to be shared between parts of the device. 共有トレースの典型的な例は電源のために使用されるトレースおよびグランドのために使用されるトレースを含む。 Typical examples of a shared trace includes a trace that is used for tracing and ground is used for the power supply.

【0012】図1に示されるように、半導体ダイ20はワイヤボンド22によって導電性トレースの第1のパターン14に電気的に接続されている。 [0012] As shown in FIG. 1, the semiconductor die 20 is electrically connected to the first pattern 14 of the conductive traces by wire bonds 22. しかしながら、テープ自動化ボンディング(TAB)、フリップチップ/ However, tape automated bonding (TAB), flip chip /
ダイレクトチップ取り付け、その他のような他の電気的接続の方法も使用できる。 Direct chip attach, other otherwise electrical connection, such as may be used. ダイ20はまた機械的に基板12に取り付けられている。 Die 20 is also attached to the mechanical substrate 12. 機械的な取り付けはダイ取り付けエポキシまたは任意の他の適切な接着媒体を使用することによって行うことができる。 Mechanical attachment may be performed by using a die attach epoxy or any other suitable adhesive medium. ダイ20が導電性トレース14に電気的に接続された後、第1のモールド操作が行われて半導体ダイ20、ワイヤボンド22、および導電性トレースの第1のパターン14の第1の部分を封じ材料でオーバモールドし第1のパッケーシゲ本体24を形成する。 After the die 20 is electrically connected to the conductive traces 14, sealing a first portion of the first semiconductor die 20 and molding operation is performed, the wire bond 22 and conductive first pattern 14 of the trace, overmolded to form a first Pakkeshige body 24 of a material. パッケージ本体24は、トランスファモールドのような、伝統的な方法で形成され、その場合半導体ダイ20が取り付けられた基板12はモールドキャビティ内に挿入されかつ封じ材料が該キャビティ内に高い温度および高い圧力で送り込まれる。 Package body 24, such as a transfer mold, are formed in the traditional way, in which case substrate 12 where the semiconductor die 20 is attached is inserted into the mold cavity and sealing material is high temperature and high pressure in the cavity It is fed in. あるいは、パッケージ本体24はインジェクションモールド、ポアモールド(pour molding)、あるいは「グロブトップ(glob−top)」プロセスで形成できる。 Alternatively, the package body 24 can be formed by injection molding, Poamorudo (pour molding), or "glob top (glob-top)" process. これらのオーバモールド形操作の各々において、封じ材料は基板12の一方の側に形成される。 In each of these overmold type operation, seal material is formed on one side of the substrate 12. 該封じ材料は従って半導体ダイ、ワイヤボンド、および導電性トレース14のパターンの少なくとも第1の部分をおおう。 Encapsulating Ji material thus semiconductor die, will oh at least a first portion of the pattern of the wire bonds, and conductive traces 14.

【0013】図2には、前に述べたように、半導体ダイ20のためのフリップチップ取り付け方法が示されている。 [0013] Figure 2, as mentioned before, the flip chip mounting method for semiconductor die 20 is shown. 複数の半田バンプ(solder bumps)2 A plurality of solder bumps (solder bumps) 2
5が使用されてダイ20を直接基板12に取り付ける。 5 is used attaching the die 20 to the substrate directly 12.
フリップチップ/ダイレクトチップ取り付けが使用される場合、半田バンプ25のアンダフィリング(unde If the flip-chip / direct chip attachment is used, the under-filling of the solder bumps 25 (unde
rfilling)26がモールド操作の前に必要である。 rfilling) 26 is needed in front of the mold operation. アンダフィリング26は典型的には低い粘性を有するポリマ接着材料である。 Under-filling 26 is typically a polymeric adhesive material having a low viscosity. アンダフィリング26はダイ20の下の容積を完全に満たす。 Under-filling 26 is completely fills the volume of the lower die 20. アンダフィリング26 Anda filling 26
はまたダイのためのストレス緩和媒体として作用する。 Also it acts as a stress relaxation medium for the die.
アンダフィリング26はストレス緩和媒体であるから、 Since the under filling 26 is stress-relieving medium,
アンダフィリングのために使用される材料はシリコンダイ20と基板12との間の熱的不整合を最小化するようにアンダフィリング26の熱膨脹係数を制御するために適切な量の添加材料を有するべきである。 The material used for the under-filling should have the appropriate amount of additive material in order to control the thermal expansion coefficient of the under filling 26 so as to minimize the thermal mismatch between the silicon die 20 and the substrate 12 it is. いったんダイ20が基板12に対してフリップチップ接合されると、 Once die 20 is flip-chip bonded to the substrate 12,
オーバモールド操作は上に述べたように行うことができる。 Overmolding operation can be carried out as described above.

【0014】オーバモールド操作の後に、半導体ダイ2 [0014] After the over-molding operation, the semiconductor die 2
0は導電性トレース14を介して機能的に試験することができる。 0 can be tested functionally via conductive traces 14. ダイ20の試験は現存する試験方法および装置を使用して行うことができ、例えば伝統的な試験プローブ、ポーゴーピン(pogo−pins)、またはソケットを使用して行うことができる。 Test of the die 20 can be carried out using the test methods existing and apparatus can be performed, for example, using traditional test probe, pogo pins (pogo-pins), or a socket.

【0015】ダイの試験が完了すると、付加的な半導体ダイ27、または他の電子部品が、図3に示されるように、基板12の第2の面に実装される。 [0015] Test of the die is completed, additional semiconductor die 27 or other electronic components, it is, as shown in FIG. 3, is mounted on the second surface of the substrate 12. 図3は、半導体ダイ27が半導体ダイ20のすぐ反対側に装着されているように示されているが、そのような配置は本発明を実施する上で必ずしも必要なものではない。 Figure 3 is a semiconductor die 27 is shown mounted immediately opposite side of the semiconductor die 20 is not necessarily required on such an arrangement for implementing the present invention. ダイ27は、 Die 27,
導電性トレース16の第2の部分に対する適切な相互接続が可能な限り、基板12の第2の面上の任意の位置に配置できる。 As possible suitable interconnection to the second portion of the conductive traces 16, it can be placed in any position on the second surface of the substrate 12. 図3に示されるように、半導体ダイ27はワイヤボンド22を使用して導電性トレース13に電気的に接続されている。 As shown in FIG. 3, the semiconductor die 27 is electrically connected to the conductive traces 13 using wire bonds 22.

【0016】半導体ダイ27が基板12の第2の面に取り付けられかつ適切な相互接続が導電性トレース16に対して行われた後、第2のモールド段階が行われて第2 [0016] After the semiconductor die 27 is performed on the second attached to the surface and suitable interconnection conductive traces 16 of the substrate 12, first and second mold stage is carried out 2
のパッケージ本体28が形成され、この場合導電性トレース16の一部は半導体ダイ27への電気的アクセスを可能にするため露出されている。 The package body 28 is formed, part of the case the conductive traces 16 are exposed to allow electrical access to semiconductor die 27. パッケージ本体28はまたパッケージ本体24と同様のオーバモールドされた樹脂パッケージ本体である。 The package body 28 is also a resin package body that is similar overmolded package body 24. 2つのパッケージ本体の間の1つの差異はパッケージ本体28はパッケージ本体2 One difference between the two package body package body 28 of the package body 2
4よりも小さいことである。 It is less than 4. 本発明によれば、下側のパッケージ本体28は上側のパッケージ本体24よりも小さくして電気的接続が基板の底部表面領域上の導電性トレースの第2の部分に対して行うことができるようにすべきである。 According to the present invention, as the lower side of the package body 28 which can be electrically connected to be smaller than the upper package body 24 makes relative to the second portion of the conductive traces on the bottom surface region of the substrate in it should be. モールドされると、パッケージ本体28は導電性トレースの一部16をパッケージ本体28の周囲に露出する。 Once molded, the package body 28 to expose a portion 16 of the conductive traces around the package body 28.

【0017】図4に示されるように、複数の半田ボール32が取り付けられかつ電気的に導電性トレース16の露出部分の一部に結合される。 [0017] As shown in FIG. 4, is coupled to a portion of the exposed portion of the plurality of solder balls 32 are attached and electrically conductive traces 16. 該半田ボールは装置から次のレベルの基板、例えばPC基板、に対し熱的経路をも形成することができる。 Solder balls can also form a thermal path to the substrate of the next level, for example, a PC board, from the device. 半田ボール32およびトレース16の接着性および該トレースの半田ぬれ性(sol Solder wettability of the adhesive and the traces of the solder balls 32 and traces 16 (sol
der−wettability)を改善するため、中間導電層(図示せず)を前記導電性トレースの露出部分に加えることができる。 To improve der-Wettability), it can be added the intermediate conductive layer (not shown) on the exposed portion of the conductive traces. 接着性およびぬれ性を促進するために使用する共通の材料は金、銅、その他を含む。 Common materials used to promote adhesion and wettability include gold, copper, and other. 複数の半田ボール32は、図4に示されるように、パッケージ本体28を超えて存在するよう十分な大きさのものとすべきである。 A plurality of solder balls 32, as shown in FIG. 4, should be of sufficient size so that there exist beyond the package body 28. 半田ボールがパッケージ本体28を超えて存在することは該半田ボールがパッケージ本体からの妨害なしに基板に容易に結合できるようにさせる。 Solder balls solder balls be present beyond the package body 28 makes for easy coupling to the substrate without interference from the package body.

【0018】パッケージ本体24および28は傾斜した(tapered)側壁30を有することに注目すべきである。 [0018] The package body 24 and 28 It should be noted that having the inclined (Tapered,) side walls 30. 本発明の要求ではないが、本発明にかかわる装置の底部側に形成されるパッケージのための傾斜した側壁は半田ボールの取り付けを容易にする。 Not the requirements of the invention, but sloped sidewalls for the package to be formed on the bottom side of the device according to the present invention is to facilitate mounting of the solder balls. 半田ボール位置に隣接するパッケージ本体上の縦方向の側壁は半田ボールを定位置に配置するために使用される製造機器を妨げる。 Longitudinal direction of the side wall on the package body adjacent to the solder ball position prevents the manufacturing equipment used to place the solder balls in place. 傾斜した側壁は種々の製造機器を収容するためのより多くのスペースを提供する。 Sloped sidewall provides more space to accommodate the various manufacturing equipment. 傾斜した側壁はまたパッケージ本体をモールド用ツールから解放する上での助けとなる。 Sloped sidewalls also helps in order to release the package body from the mold tool.

【0019】さらに、図4には選択的に外側に取り付けられかつ電気的に基板12の周囲の回りの上部および下部導電性トレース14および16の一方または双方に結合された複数のエッジリード36が示されている。 Furthermore, a plurality of edge leads 36 coupled to one or both of selectively attached to the outer and electrically around the periphery of the substrate 12 the upper and lower conductive traces 14 and 16 in FIG. 4 It is shown. これらのリードは、0.65mmまたは0.5mmのような、標準のリードピッチを有するストリップ形式で商業的に入手可能であり、かつリフロー処理によって導電性トレース14および16に半田付けされる。 These leads, such as 0.65mm or 0.5 mm, is commercially available in strips form with a standard lead pitch, and are soldered to the conductive traces 14 and 16 by a reflow process. 複数のリード36が取り付けられた後、それらは所望のリード形状にトリミングされかつ形成することができる。 After a plurality of leads 36 are attached, they can by and form trimmed to the desired lead shape. この図では、各リードはかもめの羽根形状(gull−wing In this figure, each lead gull wing shape (gull-WinG
configuration)に形成されているが、 Are formed in the configuration),
Jリード(J−leaded)のような、他の形状もまた可能である。 J such as lead (J-leaded), also other geometries are possible.

【0020】外部的に取り付けられたリードはいくつかの理由で有利である。 [0020] The externally attached lead is advantageous for several reasons. 各々の特定の半導体ダイに対しコストおよび時間を浪費するリードフレームをカスタム化する代わりに、基板12とその付随する導電性トレースのパターン14および16のみが与えられたダイに対してカスタム化されればよい。 The lead frame wasting cost and time for the particular semiconductor die each instead of customized, it only patterns 14 and 16 of the conductive traces and the substrate 12 the attendant is customized for die given Bayoi. 基板の変更はリードフレームの設計変更よりもより早いサイクルタイムを有する単純なマスクの変更のみを必要とし、数週間に対する数日の違いになる。 Change of the board requires only a change of simple mask having a faster cycle time than the design change of the lead frame, and the difference of a few days for a few weeks. さらに、5mm×5mm〜40mm×4 In addition, 5mm × 5mm~40mm × 4
0mmのボディサイズを有しリードの数が32〜520 Has a 0mm of body size number of leads 32-520
の範囲の、同じリードピッチが半導体装置に対して使用できる。 In the range of the same lead pitch it may be used for a semiconductor device. モールド段階の後に外部リードを取り付ける他の利点は、一般にリードフレームにおいて使用されている、ダムバー(dam bar)が必要なくなり、従ってダムバーを除去する引き続く処理段階が除去される。 Another advantage of attaching the external leads after the molding step is commonly used in the lead frame, eliminates the need for the dam bar (dam bar), hence subsequent processing steps to remove the dam bars are removed.
金属リードフレームを有する伝統的な半導体装置においては、ダムバーはモールド操作の間にモールドコンパウンドのフラッシュおよびはみだし(bleeding) In traditional semiconductor device having a metal lead frame, dam bars are protruding flush and molding compound during molding operations (bleeding)
を制御するために使用されるリードの間の物理的障壁である。 It is a physical barrier between the leads which are used to control. このダムバーは次の操作で装置から機械的に除去されリードをショートしないようにしなければならない。 The dam bars must avoid shorting the leads are mechanically removed from the apparatus in the following operation. リード間のダムバーを除去することはリードピッチがより微細になるに応じてより困難になる。 Removing the dam bars between leads is more difficult depending on lead pitch becomes finer. 従って、ダムバーの除去ステップがなければ組立てプロセスはより容易に制御可能になる。 Therefore, the assembly process becomes more readily controllable Without removal step dam bar.

【0021】図4は、さらに、完成したマルチチップ半導体装置10を示しており、この場合該装置は位置的に半田ボール32およびエッジリード36に対応する複数の導電性トレース40を有する、PC基板のような、伝統的な基板38上に配置されている。 [0021] Figure 4 further shows a multi-chip semiconductor device 10 was completed, in this case the device comprises a plurality of conductive traces 40 corresponding to the position to the solder balls 32 and edge leads 36, PC board such are arranged on a traditional substrate 38. 複数の半田ボール32は電源およびグランド接続のために使用できる。 A plurality of solder balls 32 can be used for power and ground connections. 装置と電源およびグランド面との間の短い距離のため、該装置のインダクタンスおよび抵抗は最小限に保たれる。 For short distance between the device and the power supply and the ground plane, the inductance and resistance of the device is kept to a minimum.
従って、装置における半田ボールおよびエッジリードの組合わせはパッケージングされた装置のサイズを増大させることなく増大したI/Oを可能にする。 Thus, the combination of the solder balls and the edge leads in the device allows for increased I / O without increasing the size of the packaged device.

【0022】装置10における半導体ダイ20の試験は製造上の種々のポイントで行うことができる。 The test of the semiconductor die 20 in the device 10 can be performed at various points in the production. 例えば、 For example,
ダイは第2のモールドプロセスの後であるが、半田ボールが取り付けられる前に機能的に試験することができる。 Die but is after the second molding process, can be tested functionally before the solder balls are attached. あるいは、試験は半田ボールが取り付けられた後に行うことができる。 Alternatively, the test may be performed after the solder balls are attached. しかしながら、装置10に対する最も高い歩留りのダイを得るために、始めにより低い歩留りのダイが組立てられ、かつ2番目により高い歩留りのダイが組立てられることが推奨される。 However, in order to obtain a die with the highest yield with respect to the apparatus 10, the assembled die of low yield by beginning and that is die high yield by second assembled is recommended. そうすることにより、最も不良になり易いダイは第1のモールド段階の後でかつ付加的な部品が基板の他の側に取り付けられる前に行われる第1の機能試験操作の間に識別される。 By doing so, tends die become the most defective are identified between the first functional test operations after the and additional components of the first mold step is performed prior to attachment to the other side of the substrate . 初期の不良の識別は第1のモールドプロセスの後までの不必要な製造ステップを除去する。 Identification of the early failure to remove unwanted production steps up after the first molding process. 図面に関しては、図3 With respect to the drawings, FIG. 3
および図4に示された各ステップはもしダイ20が不良部品であると記録されれば除去され、かつ引き続く製造コストが避けられる。 And the steps shown in FIG. 4 is if removed if it is recorded and the die 20 is defective parts, and subsequent production costs are avoided. あるいは、もしダイ27がダイ2 Alternatively, if die 27 is die 2
0よりも低い歩留りのものであれば、製造は不良が識別される前に第2の封じ段階まで継続することが生じ易い。 As long as the lower yield than 0, production can continue until the second sealing step tends to occur before the failure is identified.

【0023】図5は、基板12の底面図である。 [0023] FIG. 5 is a bottom view of the substrate 12. 図5に示されるように、かつ前に述べたように、パッケージ本体28は基板12の第2の面の全表面領域をおおっておらず、従って導電性トレースの一部16を露出している。 As shown in FIG. 5, and as mentioned previously, the package body 28 is exposed a second not covering the entire surface area of ​​the surface, hence the conductive portion 16 of the trace of the substrate 12 . 導電性トレース16はパッケージ本体28の周囲に複数の半田パッド42を有する。 Conductive trace 16 has a plurality of solder pads 42 on the periphery of the package body 28. 半田ボール32は電気的かつ物理的に半田パッド42に結合されている。 The solder balls 32 are electrically and physically coupled to the solder pads 42. 半田パッド42に加えて、導電性トレース16はまた基板1 In addition to the solder pads 42, conductive traces 16 are also substrate 1
2の周辺に複数のエッジコネクタ44を有する。 Having a plurality of edge connectors 44 on the periphery of two. エッジリード36は電気的かつ物理的にこれらのエッジコネクタ44に結合されている。 Edge lead 36 is electrically and physically coupled to these edge connector 44. 基板12の第1の(上部)側もまた導電性トレース14のパターンの一部としてエッジコネクタを有する。 The first (top) side of substrate 12 also has an edge connector as part of the pattern of conductive traces 14. 任意選択的なプロセス段階はエッジリードをそれらがエッジコネクタに半田付けされた後にポリマによってコーティングすることであり、半田接合に機械的強度を加えかつそれらを可能な腐食またはリード間のリーケージから保護する。 Optional process step is to coat the polymer after the edge leads they are soldered to the edge connector, to protect against leakage between added mechanical strength and their possible corrosion or lead to solder joint .

【0024】本発明のさらに別の実施例を示す残りの図面は装置12に関して上に説明したものと同じまたは同様の要素の多くを導入している。 The remaining figures showing still another embodiment of the present invention introduces a number of the same or similar elements as those described above with respect to device 12. 従って、同様の参照数字は引き続くいくつかの図面にわたり同じまたは対応する部分を示している。 Therefore, like reference numerals indicate like or corresponding parts throughout the several views of the drawings subsequent.

【0025】図6は、本発明の他の実施例につながる別のプロセス段階を示す。 [0025] Figure 6 illustrates another process step leading to another embodiment of the present invention. この実施例では、図1において説明された方法が使用されて半導体ダイ20を基板12 In this embodiment, a substrate 12 of semiconductor die 20 is used a method described in FIG. 1
上に組立てる。 Assemble above. いったん半導体ダイ20が基板12の第1の側に装着され、ワイヤボンドされかつオーバモールドされると、基板12は第2の電子部品の装着のために反転される。 Once the semiconductor die 20 is mounted on a first side of the substrate 12, if it is wire bonded and over-molding, the substrate 12 is reversed for mounting the second electronic component. 図6に示されるように、抵抗、ダイオード、デカップリング容量、その他のような、受動電子部品50が半田接合51によって導電性トレース16に電気的に結合されている。 As shown in FIG. 6, resistors, diodes, decoupling capacitance and other like, it is electrically coupled to the conductive traces 16 by passive electronic component 50 solder joint 51. 電子部品50は封じ材料によってオーバモールドされる必要はない。 Electronic parts 50 need not be over-molded by the sealing material. いったん部品50 Once the parts 50
が基板12の第2の面に取り付けられると、半田ボール32およびエッジリード36は上に述べたように基板に取り付けることができ、図7に示されるような半導体装置52が形成される。 There when mounted to a second surface of the substrate 12, the solder balls 32 and edge lead 36 can be attached to the substrate as described above, the semiconductor device 52 as shown in FIG 7 is formed.

【0026】本発明の別の実施例において、図8はPC [0026] In another embodiment of the present invention, FIG. 8 PC
ボード62上に縦方向に実装された半導体装置60の断面図を示す。 It shows a cross-sectional view of a semiconductor device 60 mounted vertically on the board 62. 装置60は通常のパッドアレイキャリアのような第1の段階によって処理されかつ組立てられる。 60 is processed by the first stage such as a conventional ball grid array and assembled.
半導体ダイ64はワイヤボンド70によって導電性トレース68のパターンを有する基板66に実装されかつ電気的に接続される。 The semiconductor die 64 is mounted on a substrate 66 having a pattern of conductive traces 68 by wire bonds 70 and electrically connected. しかしながら、テープ自動化ボンディング(TAB)、フリップチップ/ダイレクトチップ取り付け、その他のような、他の電気的接続方法も使用できる。 However, tape automated bonding (TAB), flip chip / direct chip attach, and other like, other electrical connection methods can be used. ダイ64が電気的に導電性トレース68に接続された後、オーバモールド操作が行われて半導体ダイ6 After the die 64 is electrically connected to the conductive traces 68, the semiconductor die 6 overmolding operation is performed
4、ワイヤボンド70、および導電性トレースのパターンの第1の部分68が封じ材料によっておおわれパッケージ本体72が形成される。 4, the package body 72 enveloped by the first portion 68 is sealed material of the pattern of wire bonds 70 and conductive traces, it is formed. パッケージ本体72は、トランスファモールドのような、伝統的な方法で形成される。 Package body 72, such as a transfer mold, are formed in the traditional way. あるいは、パッケージ本体72はまたインジェクションモールド、ポアモールド(pour moldin Alternatively, the package body 72 is also injection molding, Poamorudo (pour moldin
g)、あるいは「グロブトップ(glob−top)」 g), or "glob top (glob-top)."
プロセスによって形成できる。 It can be formed by the process. これらのオーバモールド形式の操作の各々において、封じ材料は基板66の一方の側に形成される。 In each operation of these overmold form, seal material is formed on one side of the substrate 66. 封じ材料は従って半導体ダイ64、 Sealing material is therefore semiconductor die 64,
ワイヤボンド70、および導電性トレースのパターンの少なくとも第1の部分68を取り囲む。 Wire bonds 70, and the pattern of conductive traces surrounding at least a first portion 68. しかしながら、 However,
前の実施例と異なり、装置60の1つのエッジに沿った導電性トレースの一部のみが露出されており、従ってシングル・イン・ラインコンタクト構成を与えている。 Unlike the previous embodiment, only a portion of the conductive traces along one edge of the device 60 is exposed, thus giving single-in-line contact configuration.

【0027】オーバモールド操作の後に、半導体ダイ6 [0027] After the over-molding operation, semiconductor die 6
4は導電性トレース68を介して機能的に試験できる。 4 can be functionally tested via conductive traces 68.
いったんダイが機能することが確認されれば、複数の半田ボール74が導電性トレース68の一部である半田ランド76に取り付けられる。 Once the die it is confirmed that the function attached a plurality of solder balls 74 on the solder land 76 is a part of the conductive traces 68. 半田ランド76はパッケージ本体によっておおわれておらずかつ基板66の下部エッジ78に沿って配置されている。 The solder lands 76 are arranged along the bottom edge 78 of yet not and substrate 66 are covered by the package body. 下部エッジ78はP The lower edge 78 is P
Cボード62に挿入され、該PCボード62は半導体装置60を縦方向に装着する目的でスロット80を有する。 Is inserted into the C board 62, the PC board 62 has a slot 80 for the purpose of mounting the semiconductor device 60 in the vertical direction. PCボード62は半田ボール74の位置に対応する導電性トレース82を有し、挿入によって、半田ボール74がトレース82と整列する。 PC board 62 has a conductive trace 82 corresponding to the position of the solder balls 74, by the insertion, the solder balls 74 are aligned with trace 82. 半田ボール74は次に半導体装置60をPCボード62に強固に固定するためにリフローされる。 The solder balls 74 are reflowed semiconductor device 60 then in order to firmly fix the PC board 62.

【0028】図9は、別の実施例を示し、その場合は半導体装置86は本質的に図8の装置60と同じ要素を有している。 [0028] Figure 9 shows another embodiment, in which case the semiconductor device 86 has the same elements as device 60 essentially FIG. しかしながら、基板88は多層化されており、それによって導電性トレース68′が該基板の両方の面に導くことができるようになっている。 However, the substrate 88 is multilayered, it by the conductive traces 68 'and is capable to lead to both surfaces of the substrate. 図9の実施例においては、複数の半田ボール74′が半田ランド7 In the embodiment of FIG. 9, a plurality of solder balls 74 'is solder lands 7
6′の位置に対応する基板88の両方の面に取り付けられている。 It is attached to both surfaces of the substrates 88 correspond to the position of the 6 '. 基板88の下部エッジ78′はPCボード9 Bottom edge 78 of the substrate 88 'is PC board 9
0に挿入され、そこでPCボード90は半田ボール7 0 is inserted into, where PC board 90 is solder balls 7
4′と整列された導電性トレース94を備えたスロット92を有する。 It has a slot 92 having conductive traces 94 aligned with 4 '. 半田ボール74をリフローすることにより基板88の両側に対称的な半田接合が形成され縦方向に実装された装置に対し強固なサポートを提供する。 Providing robust support to the device symmetrical solder joint on both sides is mounted in the longitudinal direction is formed in the substrate 88 by reflowing the solder balls 74.

【0029】図10は、本発明のさらに別の実施例を示し、この場合はマルチチップ半導体装置98がPCボード90′上に縦方向に装着されている。 [0029] Figure 10 illustrates yet another embodiment of the present invention, in this case the multi-chip semiconductor device 98 is mounted longitudinally on the PC board 90 '. この実施例では、半導体ダイ100は基板102の各々の側に実装され、それによって装置あたりのダイスの密度を増大している。 In this embodiment, the semiconductor die 100 is mounted on each side of the substrate 102, thereby increasing the density of the die per unit. この実施例は基板の側部ごとに1つのダイのみを示しているが、本発明は実際には側部ごとに1個のダイのみに限定されるものではなく、側部ごとに複数の半導体ダイスを収容できる。 This embodiment shows only one die for each side of the substrate, the present invention is not in practice be limited only to one die for each side, a plurality each side semiconductor It can accommodate the dice. 従って、パッキング密度が装置の縦方向装着によるのみならず各装置のマルチチップ能力により増大される。 Therefore, the packing density is increased by the multi-chip capabilities of the devices not only by the longitudinal mounting of the device. 図10においては、半田接合10 In Figure 10, the solder joint 10
4は装置98がすでにPCボード90′にリフローされたものとして示されている。 4 is shown as device 98 has already been reflowed PC board 90 '.

【0030】図11は、本発明の別の実施例を示し、この場合は半導体装置110は2つの構成の内の1つを持つことができる。 [0030] Figure 11 shows another embodiment of the present invention, a semiconductor device 110 in this case can have one of two configurations. 装置110はPC基板116に挿入するために基板114の両端にアライメント用ピン112 Device 110 is an alignment pin 112 at both ends of the substrate 114 for insertion into a PC board 116
を持つことができ、あるいは装置110は該アライメント用ピンなしに製造することもできる。 It can have, or apparatus 110 may also be manufactured without pin the alignment. アライメント用ピンがない場合は、装置が基板に半田付けされる前に該装置を定位置に保持するために配置用機器が必要である。 If no alignment pins, the device is required placement device to hold the device in place before it is soldered to the substrate. アライメント用ピン112を備えた実施例においては、PC基板116は図8〜図10によるスロットの代りに基板114の両端に2つの穴118を持つ。 In embodiments with an alignment pin 112, PC board 116 has two holes 118 on both ends of the substrate 114 instead of the slot by 8-10. これらの穴118はいずれの導電性トレースにも接続されていない。 These holes 118 are not connected to any conductive trace. 複数の半田ボール74′が基板114の半田パッド(図示せず)に取り付けられている。 A plurality of solder balls 74 'is attached to the solder pads of the substrate 114 (not shown). いったんピン1 Once the pin 1
12が穴118に挿入されると、半田ボール74′はP When 12 is inserted into the hole 118, the solder balls 74 'P
C基板116上の導電性トレース120と接触を行なう。 Make contact with conductive traces 120 on the C substrate 116. 基板114の下部エッジ120はピン112が穴1 Bottom edge 120 of the substrate 114 pin 112 hole 1
18に挿入された時進行限界手段として作用する。 18 acts as a travel limit means when inserted. 半田ボール74′は次にPC基板116にリフローされ、それによって半導体装置110を定位置に保持する。 Solder balls 74 'is then reflowed to the PC board 116, thereby holding the semiconductor device 110 in place.

【0031】図12は、本発明の第7の実施例を示す、 [0031] Figure 12 shows a seventh embodiment of the present invention,
PC基板(図示せず)に装置を縦方向に装着するために使用されるエッジ・ハーフビアス(edge half Edge Hafubiasu used to mount the device in a vertical direction to the PC board (not shown) (edge ​​half
−vias)126を備えた半導体装置124の斜視図である。 -vias) 126 is a perspective view of a semiconductor device 124 having a. 該ハーフビアス126は装置124の基板13 Substrate 13 of the Hafubiasu 126 124
0の下部エッジ128にめっきされかつ配置されている。 And plated at the bottom edge 128 of 0 are located. 図12にはハーフビアス126に取り付けられた複数の半田ボール132も示されている。 Also shows a plurality of solder balls 132 attached to Hafubiasu 126 in FIG.

【0032】図13には導電性トレース136を有するPC基板134上に縦方向に配置された装置124が示されている。 The device 124 disposed longitudinally on the PC board 134 having conductive traces 136 are shown in FIG. 13. 図12の、半田ボール132は装置124 In Figure 12, the solder balls 132 124
と導電性トレース136との間の物理的及び電気的半田接続138を形成するためにリフローされている。 It is reflowed to form a physical and electrical solder connections 138 between the conductive traces 136 and. この実施例では、PC基板134は装置をPC基板上に装着するためのスロットまたはホールを必要としない。 In this embodiment, PC board 134 does not require slots or holes for mounting the device on the PC board.

【0033】 [0033]

【発明の効果】以上の説明及び図示は本発明に関連する数多くの利点を示している。 Above described and illustrated according to the present invention shows a number of advantages associated with the present invention. 特に、PCB基板の手法を利用する製造プロセスは低価格のマルチチップ半導体装置を製造するのに使用できることが明らかとなった。 In particular, manufacturing processes that utilize the technique of PCB substrate was found to be useful in making the multi-chip semiconductor device of low cost. さらに、本発明に係わるマルチチップ半導体装置のフットプリント(footprint)は半導体ダイまたは他の部品を装置内の2つの異なるレベルに持つことにより非常に小さくすることができる。 Moreover, the footprint of the multi-chip semiconductor device according to the present invention (footprint) can be made very small by having a semiconductor die or other component into two different levels in the device. 前記2つのレベルは2 The two levels 2
つの封じ操作の結果として生成され、その内の第1のものは好ましくはより低い歩留りのダイを封入し、一方第2のものはより高い歩留りのダイを封入するのに使用される。 One of generated as a result of the sealing operation, preferably the first ones of which encapsulates the die lower yield, while the second one is used to encapsulate the die higher yield. 多くの伝統的なマルチチップ装置と異なり、機能的な試験は第2の封入操作の前に行なうことができる。 Unlike many traditional multi-chip device, functional tests can be carried out before the second encapsulant operation.
従って、不良が早期に検出できかつ不必要なプロセスに伴う製造コストが避けられる。 Therefore, failure is avoided production costs associated with possible early detection and unnecessary processes.

【0034】従って、本発明によれば、従来技術の装置及び方法に関連する問題を克服するマルチチップ半導体装置及びその製造のための方法が提供されたことが明らかである。 [0034] Therefore, according to the present invention, it is apparent that the method for multi-chip semiconductor device and a manufacturing which overcomes the problems associated with the apparatus and methods of the prior art has been provided. 本発明はその特定の実施例に関して説明されかつ図示されたが、本発明はこれらの説明された実施例に限定されるものではない。 The present invention has been described and illustrated with reference to specific embodiments, the present invention is not limited to the embodiments set these descriptions. 当業者は本発明の精神から離れることなく変更及び修正を成すことが可能なことを認識するであろう。 Those skilled in the art will recognize that it is possible to form a changes and modifications without departing from the spirit of the present invention. 例えば、基板上に使用される半導体トレースのパターンは本発明によって限定されるものではない。 For example, a pattern of a semiconductor traces used on the substrate is not limited by the present invention. 該導電性トレースのパターンは装置において使用される種々の半導体ダイ及び電子部品の形式及び形状に依存する。 Pattern of conductive traces depends on the type and shape of the various semiconductor die and electronic components used in the device. さらに、多層基板をいずれかの実施例においてもめっきされたスルーホールを有する基板と、あるいは逆に、相互交換することが可能である。 Further, a substrate having through holes which are plated in any of embodiments the multilayer substrate, or, conversely, it is possible to interchange. さらに、本発明は使用されたいずれかの特定の数または種類の半導体ダイに限定されるものではない。 Furthermore, the present invention is not limited to any particular number or type of the semiconductor die used. また、半導体ダイスの代りに、あるいは半導体ダイスに加えて他の部品を使用することができる。 Moreover, it is possible to place a semiconductor die, or in addition to the semiconductor dies using other components. 一例として、抵抗及び容量を含む、通常使用される受動部品は本発明に係わる装置において有利に使用できる。 As an example, including a resistor and a capacitor, a passive component that is normally used can be advantageously used in a device according to the present invention. さらに、装置を封入するための説明されたもの以外の材料及び方法も可能である。 In addition, the materials and methods other than those described for encapsulating apparatus is also possible. また、特に示されたもの以外の半田ボール構成または形状も本発明を実施するうえで適切なものと予期される。 Further, it is expected that appropriate in the practice of the solder ball configuration or shape present invention other than those specifically shown. さらに、装置をPC基板に取り付けるために半田ボールの代りに導電性エポキシを使用することも可能である。 Furthermore, it is also possible to use a conductive epoxy instead of solder balls to attach the device to the PC board. さらに、示された実施例の内のいくつかは基板に半田付けされる代りにソケットに挿入されるようにすることもできる。 Furthermore, some of the illustrated embodiment may be to be inserted into the socket instead of being soldered to the substrate. 従って、添付の特許請求の範囲で規定される範囲内にある全てのそのような変形及び修正は本発明に含まれるものと考える。 Accordingly, all such variations and modifications that are within the scope defined by the appended claims are intended to be included in the present invention.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】半導体装置の製造のための本発明の第1の実施例に係わるプロセス段階を示す断面図である。 1 is a cross-sectional view showing the process steps according to a first embodiment of the present invention for the manufacture of a semiconductor device.

【図2】図1に示されるものとは別のプロセス段階である、フリップチップ/ダイレクトチップ取り付け方法を示す断面図である。 From that shown in FIG. 2 FIG. 1 which is a separate process step, is a sectional view showing a flip chip / direct chip attachment method.

【図3】半導体装置の製造のための本発明の第1の実施例に係わる残りのプロセス段階を示す断面図である。 3 is a cross-sectional view showing the rest of the process steps according to a first embodiment of the present invention for the manufacture of a semiconductor device.

【図4】半導体装置の製造のための本発明の第1の実施例に係わる残りのプロセス段階を示す断面図である。 4 is a sectional view showing the rest of the process steps according to a first embodiment of the present invention for the manufacture of a semiconductor device.

【図5】図4に示される半導体装置の基板を示す底面図である。 5 is a bottom view showing the substrate of the semiconductor device shown in FIG.

【図6】半導体装置の製造のための本発明の第2の実施例に係わるプロセス段階を示す断面図である。 6 is a sectional view showing the process steps according to the second embodiment of the present invention for the manufacture of a semiconductor device.

【図7】半導体装置の製造のための本発明の第2の実施例に係わるプロセス段階を示す断面図である。 7 is a sectional view showing the process steps according to the second embodiment of the present invention for the manufacture of a semiconductor device.

【図8】本発明の第3の実施例に係わる、基板の一方の側に半田ボールを有する縦方向実装半導体装置を示す断面図である。 According to a third embodiment of the present invention; FIG is a sectional view showing a longitudinal mounting a semiconductor device having solder balls on one side of the substrate.

【図9】本発明の第4の実施例に係わる、基板の両側に半田ボールを有する縦方向実装多層基板半導体装置を示す断面図である。 According to a fourth embodiment of the present invention; FIG is a sectional view showing a longitudinal mounting multilayer substrate a semiconductor device having solder balls on both sides of the substrate.

【図10】本発明の第5の実施例に係わる、縦方向実装マルチチップ半導体装置を示す断面図である。 [10] according to a fifth embodiment of the present invention, is a cross-sectional view showing a longitudinal mounting the multi-chip semiconductor device.

【図11】本発明の第6の実施例に係わる、任意選択的なアライメント用ピン構成を備えた縦方向実装半導体装置を示す正面図である。 [11] according to a sixth embodiment of the present invention, it is a front view showing a longitudinal mounting a semiconductor device having an optional alignment pin arrangement.

【図12】本発明の第7の実施例に係わる、半田ボールで充填されたエッジ・ハーフビアスを備えた半導体装置を示す斜視図である。 [12] according to a seventh embodiment of the present invention, it is a perspective view showing a semiconductor device having a filled edge Hafubiasu with solder balls.

【図13】図11の半導体装置をリフローされた半田ボール接合によってPC基板上に縦方向に実装した状態を示す正面図である。 [13] by a solder ball bonded reflowed semiconductor device of FIG. 11 is a front view showing a state of mounting in the longitudinal direction on the PC board.

【符号の説明】 DESCRIPTION OF SYMBOLS

10 マルチチップ半導体装置 12 基板 14 導電性トレースの第1のパターン 16 導電性トレースの第2のパターン 18 導電性スルーホール 20 半導体ダイ 22 ワイヤボンド 24 第1のパッケージ本体 25 半田ダンプ 26 アンダフィリング 27 付加的な半導体ダイ 28 第2のパッケージ本体 30 傾斜した側壁 32 半田ボール 36 エッジリード 38 基板 40 導電性トレース 10 multi-chip semiconductor device 12 first pattern 16 conductive second pattern 18 conductive through-holes 20 semiconductor die 22 wire bonds 24 first package body 25 solder dump 26 under-filling 27 additional traces of the substrate 14 a conductive trace independent semiconductor die 28 and the second package body 30 sloped sidewalls 32 solder balls 36 edge leads 38 substrate 40 conductive traces

Claims (8)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 オーバモールド形半導体装置(10)であって、 基板(12)であって、該基板の面上に導電性トレース(14)のパターンを有し、該基板はまた外周を有するもの、 前記導電性トレースのパターンに電気的に接続されかつ実装された少なくとも1つの電子部品(20)、 前記電子部品及び前記導電性トレースのパターンの第1 1. A overmolded type semiconductor device (10), a substrate (12) has a pattern of conductive traces (14) on the surface of the substrate, the substrate also having an outer peripheral things, the conductive least one electronic component (20) is electrically connected and mounted on the pattern of traces, the first electronic component and the pattern of the conductive traces
    の部分をオーバモールドし、前記導電性トレースのパターンの第2の部分を露出した状態に残すパッケージ本体(24)、 前記導電性トレースのパターンの前記第2の部分の一部上の複数の半田ボール(32)、そして前記基板の外周に外部的に接続された複数のエッジリード(36)であって、前記複数の半田ボール及び前記複数のエッジリードの双方は前記装置への外部電気接続を提供するもの、 を具備することを特徴とするオーバモールド形半導体装置(10)。 Portion was overmold the package body to leave the state of being exposed second portion of the pattern of the conductive traces (24), a plurality of solder on the part of the second portion of the pattern of the conductive traces ball (32), and an externally-connected plurality of edge leads (36) on the outer periphery of the substrate, both the plurality of solder balls and the plurality of edge leads the external electrical connection to the device overmolded type semiconductor device characterized by comprising a, which provides (10).
  2. 【請求項2】 オーバモールド形半導体装置(52)であって、 基板(12)であって、該基板の第1の面上に第1のパターンの導電性トレース(14)を有しかつ該基板の第2の面上に第2のパターンの導電性トレース(16)を有し、該基板はまた外周を有するもの、 前記基板の前記第1の面上の第1のパターンの導電性トレースに電気的に接続されかつ実装された第1の電子部品(20)、 前記基板の第2の面上の前記第2のパターンの導電性トレースに電気的に接続されかつ実装された第2の電子部品(50)、 前記第1の電子部品及び前記基板の第1の面上の第1のパターンの導電性トレースの第1の部分をオーバモールドし、前記第1のパターンの導電性トレースの第2の部分を露出した状態に残す第1のパッケージ本体(2 2. A overmolded type semiconductor device (52), a substrate (12) having a first pattern of conductive traces (14) on the first surface of the substrate and the electrically conductive traces of the second pattern (16) on the second surface of the substrate, the substrate also having an outer periphery, conductive traces of the first pattern on the first surface of the substrate the first electronic component (20) which is electrically connected and mounted, the second of said substrate said on the surface a second pattern to the conductive traces electrically connected to and implemented the second of electronic components (50), wherein a first portion of the first electronic component and the conductive traces of the first pattern on the first surface of the substrate by over-molding, the conductive traces of the first pattern first package body to leave an exposed state the second part (2
    4)、 前記基板の第2の面上の複数の半田ボール(32)、そして前記基板の外周に外部的に接続された複数のエッジリード(36)であって、前記複数の半田ボール及び前記複数のエッジリードの双方は前記装置への外部電気接続を提供するもの、 を具備することを特徴とするオーバモールド形半導体装置(52)。 4), a plurality of solder balls on the second surface of the substrate (32), and wherein an external connected to a plurality of edges leads to the outer periphery of the substrate (36), said plurality of solder balls and the a plurality of over-mold type semiconductor device which is characterized in that what is provided, comprising a external electrical connections to both the edge leads the device (52).
  3. 【請求項3】 オーバモールド形半導体装置(10)であって、 基板(12)であって、該基板の第1の面上に第1のパターンの導電性トレース(14)を有しかつ該基板の第2の面上に第2のパターンの導電性トレース(16)を有し、該基板はまた外周を有するもの、 前記基板の第1の面上において前記第1のパターンの導電性トレースに電気的に接続されかつ実装された第1の半導体ダイ(20)、 前記基板の第2の面上において前記第2のパターンの導電性トレースに電気的に接続されかつ実装された第2の半導体ダイ(27)、 前記第1の半導体ダイ及び前記基板の第1の面上の前記第1のパターンの導電性トレースの第1の部分をオーバモールドし、該第1のパターンの導電性トレースの第2 3. A overmolded type semiconductor device (10), a substrate (12) having a first pattern of conductive traces (14) on the first surface of the substrate and the a second pattern of conductive traces (16) on the second surface of the substrate, the substrate also having an outer periphery, conductive traces of the first pattern on a first surface of said substrate the first semiconductor die (20) which is electrically connected and mounted, a second of the substrate on the plane the second pattern to the conductive traces electrically connected to and implemented the second of semiconductor die (27), the first semiconductor die and the first of the first portion of the conductive traces of the first pattern on the surface and the overmold, conductive traces of the first pattern of the substrate the second of
    の部分を露出した状態に残す第1のパッケージ本体(2 First package body to leave the parts in a state exposed (2
    4)、 前記第2の半導体ダイ及び前記基板の第2の面上の前記第2のパターンの導電性トレースの第1の部分をオーバモールドし、前記第2のパターンの導電性トレースの第2の部分を露出した状態に残す第2のパッケージ本体(28)、 前記基板の第2の面上の第2のパターンの導電性トレースの前記露出された第2の部分上の複数の半田ボール(32)、そして前記基板の外周に外部的に接続された複数のエッジリード(36)であって、前記複数の半田ボール及び前記複数のエッジリードの双方は前記装置に対し外部的電気接続を提供するもの、 を具備することを特徴とするオーバモールド形半導体装置(10)。 4), wherein the second semiconductor die and the second first portion of the conductive traces of the second pattern on the surface of the substrate by over-molding, the second conductive trace of said second pattern second package body to leave the parts in a state exposed (28), a plurality of solder balls on the exposed second portion of the conductive traces of the second pattern on the second surface of the substrate ( 32), and wherein an external connected to a plurality of edges leads to the outer periphery of the substrate (36), providing an external electrical connection both of the plurality of solder balls and the plurality of edge leads to said device overmolded type semiconductor device characterized by comprising ones, (10).
  4. 【請求項4】 オーバモールド形半導体装置(52)であって、 基板(12)であって、該基板の第1の面上に第1のパターンの導電性トレース(14)を有しかつ該基板の第2の面上に第2のパターンの導電性トレース(16)を有し、該基板はまた外周を有するもの、 前記基板の第1の面上において前記第1のパターンの導電性トレースに電気的に接続されかつ実装された半導体ダイ(20)、 前記基板の第2の面上において前記第2のパターンの導電性トレースに電気的に接続されかつ実装された受動電子部品(50)、 第1の半導体ダイ及び前記基板の第1の面上の第1のパターンの導電性トレースの第1の部分をオーバモールドし、前記第1のパターンの導電性トレースの第2の部分を露出した状態に残す第1のパッケージ本体 4. A overmolded type semiconductor device (52), a substrate (12) having a first pattern of conductive traces (14) on the first surface of the substrate and the a second pattern of conductive traces (16) on the second surface of the substrate, the substrate also having an outer periphery, conductive traces of the first pattern on a first surface of said substrate and electrically connected to the and mounted semiconductor die (20), second on the plane to the conductive traces of the second pattern are electrically connected and implemented passive electronic components of the substrate (50) , a first portion of the conductive traces of the first pattern on the first surface of the first semiconductor die and the substrate and overmold, expose the second portion of the conductive traces of the first pattern the first of the package body to leave the state 24)、 前記基板の第2の面上の複数の半田ボール(32)、そして前記基板の外周に外部的に接続された複数のエッジリード(36)であって、前記複数の半田ボール及び前記複数のエッジリードの双方は前記装置に対する外部的電気接続を提供するもの、 を具備することを特徴とするオーバモールド形半導体装置(52)。 24), a plurality of solder balls on the second surface of the substrate (32), and wherein an external connected to a plurality of edges leads to the outer periphery of the substrate (36), said plurality of solder balls and the a plurality of over-mold type semiconductor device characterized by comprising that provides external electrical connection, the to both the said device edge lead (52).
  5. 【請求項5】 半導体装置(60)であって、 PCB基板(66)であって、該PCB基板のエッジ(78)に沿って複数の半田ランド(76)を含む導電性トレースのパターン(68)を有し、前記複数の半田ランドはエッジコネクタとして使用されるもの、 前記PCB基板の第1の側に直接実装された第1の半導体ダイ(64)であって、該第1の半導体ダイは前記導電性トレースのパターンに電気的に結合されているもの、 前記第1の半導体ダイ及び前記PCB基板の上の導電性トレースのパターンの第1の部分を保護し、前記PCB 5. A semiconductor device (60), a PCB substrate (66), said along the PCB substrate edge (78) of conductive traces, including a plurality of solder lands (76) patterns (68 ) has said one plurality of solder lands to be used as an edge connector, said a first semiconductor die mounted directly on a first side of the PCB substrate (64), the first semiconductor die the thing that is electrically coupled to the pattern of conductive traces, to protect the first portion of the pattern of conductive traces on the first semiconductor die and the PCB substrate, the PCB
    基板のエッジに沿った複数の半田ランドを露出した状態に残す第1のパッケージ本体(72)、そして前記PC First package body to leave the exposed state a plurality of solder lands along the edge of the substrate (72), and the PC
    B基板上の複数の半田ランドに取り付けられた複数の半田ボール(74)、 を具備することを特徴とする半導体装置(60)。 The semiconductor device characterized by comprising a plurality of solder balls (74), which is attached to a plurality of solder lands on the B substrate (60).
  6. 【請求項6】 半導体装置(124)であって、 PCB基板(130)であって、該PCB基板(13 6. A semiconductor device (124), a PCB substrate (130), the PCB substrate (13
    0)は該PCB基板のエッジ(128)に沿った複数のめっきされたハーフビアス(126)を含む導電性トレースのパターンを有し、前記複数のハーフビアスはエッジコネクタとして使用されるもの、 前記PCB基板の第1の側に直接実装された半導体ダイであって、該半導体ダイは前記導電性トレースのパターンに電気的に結合されているもの、 前記半導体ダイ及び前記PCB基板上の導電性トレースのパターンの第1の部分を保護し、前記PCB基板のエッジに沿った複数のハーフビアスを露出した状態に残す第1のパッケージ本体(72′)、そして前記PCB基板上の複数のハーフビアスに取り付けられた複数の半田ボール(132)、 を具備することを特徴とする半導体装置(124)。 0) shall have a pattern of conductive traces, including a plurality of plated Hafubiasu (126) along the PCB substrate edge (128), said plurality of Hafubiasu is used as an edge connector, the PCB substrate pattern of the first a semiconductor die mounted directly to the side, as the semiconductor die are electrically coupled to the pattern of the conductive traces, the semiconductor die and conductive traces on the PCB substrate plurality of first portions to the protected, the first package body to leave the exposed state multiple Hafubiasu along the edge of the PCB substrate (72 '), and attached to a plurality of Hafubiasu on the PCB substrate the semiconductor device characterized by comprising a solder ball (132), the (124).
  7. 【請求項7】 オーバモールド形半導体装置(10)を製造する方法であって、 基板(12)であって該基板は該基板の第1の面上に第1のパターンの導電性トレース(14)を有しかつ該基板の第2の面上に第2のパターンの導電性トレース(1 7. A process for producing an over-mold type semiconductor device (10), the substrate (12) is a by substrate a first pattern of conductive traces on the first surface of the substrate (14 ) and has and substrate of the second of the on the surface 2 of the pattern of conductive traces (1
    6)を有し、該基板はまた外周を有するもの、を提供する段階、 前記基板の第1の面上においてダイ面を有する第1の半導体ダイ(20)を実装しかつ導電性トレースの第1のパターンに電気的に結合する段階、 前記第1の半導体ダイ及び前記基板の第1の面上の第1 Has 6), the substrate also having a periphery, providing a, the first on the plane implement first semiconductor die having a die surface (20) and conductive traces of the substrate first the step of electrically coupling the first pattern, the first on the first surface of the first semiconductor die and the substrate
    のパターンの導電性トレースの第1の部分をオーバモールドして第1のパッケージ本体(24)を形成し、前記第1のパターンの導電性トレースの第2の部分を露出した状態に残す段階、 前記基板上の第1の半導体ダイを試験する段階、 前記基板の第2の面上において第2の半導体ダイ(2 Stage leaving the first part of the pattern conductive traces of the first to form a package body (24) to overmold, in a state of exposing the second portion of the conductive traces of said first pattern, step of testing the first semiconductor die on the substrate, the second semiconductor die on the second surface of the substrate (2
    7)を実装しかつ第2のパターンの導電性トレースに電気的に接続する段階、 前記第2の半導体ダイ及び前記基板の第2の面上の第2 7) the mounting and the step of electrically connecting to the conductive traces of the second pattern, the second on the second surface of the second semiconductor die and the substrate
    のパターンの導電性トレースの第1の部分をオーバモールドして第2のパッケージ本体(28)を形成し、第2 Second to form a package body (28) by the first overmold portion of the pattern conductive traces, the second
    のパターンの導電性トレースの第2の部分を露出した状態に残す段階、 前記基板の第2の面上の第2のパターンの導電性トレースの前記第2の部分の上に複数の半田ボール(32)を取り付ける段階、そして前記基板の外周に複数のエッジリード(36)を半田付けする段階であって、前記複数の半田ボール及び前記複数のエッジリードの双方は装置に対する外部的電気接続を提供するもの、 を具備することを特徴とするオーバモールド形半導体装置(10)を製造する方法。 Second phase leaving portions in a state of exposing the plurality of solder balls on the second portion of the conductive traces of the second pattern on the second surface of the substrate of the patterned conductive traces ( stage mounting 32), and a step of soldering a plurality of edge leads (36) on the outer periphery of the substrate, both the plurality of solder balls and the plurality of edge leads provide external electrical connection to the device method for producing over-molded type semiconductor device (10), characterized by comprising ones and.
  8. 【請求項8】 オーバモールド形半導体装置(52)を製造する方法であって、 基板(12)であって該基板は該基板の第1の面上に第1のパターンの導電性トレース(14)を有しかつ該基板の第2の面上に第2のパターンの導電性トレース(1 8. A process for producing an over-mold type semiconductor device (52), the substrate (12) is a by substrate a first pattern of conductive traces on the first surface of the substrate (14 ) and has and substrate of the second of the on the surface 2 of the pattern of conductive traces (1
    6)を有し、該基板はまた外周を有するもの、を準備する段階、 前記基板の第1の面上において半導体ダイ(20)を実装しかつ第1のパターンの導電性トレースに電気的に結合する段階、 前記半導体ダイ及び前記基板の第1の面上の第1のパターンの導電性トレースの第1の部分をオーバモールドして第1のパッケージ本体(24)を形成し、前記第1のパターンの導電性トレースの第2の部分を露出した状態に残す段階、 前記基板上の第1の半導体ダイを試験する段階、 前記基板の第2の面上において受動電子部品(50)を実装しかつ第2のパターンの導電性トレースに電気的に結合する段階、 前記基板の第2の面上の第2のパターンの導電性トレースに複数の半田ボール(32)を取り付ける段階、そして前記基板の外周に複数 Has 6), having a substrate also periphery, a step of preparing a semiconductor die on a first surface of said substrate (20) mounted to and electrically to the conductive traces of the first pattern binding step, to form the semiconductor die and the first package body by overmolding a first portion of the conductive traces of the first pattern on the first surface of the substrate (24), said first step to leave an exposed state the second portion of the pattern conductive traces, the step of testing the first semiconductor die on the substrate, mounting the passive electronic components (50) on the second surface of the substrate Shikatsu second pattern conductive traces step of electrically coupling, stage mounting a plurality of solder balls to the conductive traces of the second pattern on the second surface of the substrate (32) and said substrate, multiple on the outer periphery of the エッジリード(36)を半田付けする段階であって、前記複数の半田ボール及び前記複数のエッジリードの双方は前記装置に対し外部的電気接続を提供するもの、 を具備することを特徴とするオーバモールド形半導体装置(52)を製造する方法。 Comprising the steps of soldering the edges leads (36), both of the plurality of solder balls and the plurality of edge leads is characterized by comprising, intended to provide an external electrical connection to said device over method of manufacturing molded type semiconductor device (52).
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