JPH0676495A - Compact disk recorder and reproducer - Google Patents

Compact disk recorder and reproducer

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Publication number
JPH0676495A
JPH0676495A JP25400192A JP25400192A JPH0676495A JP H0676495 A JPH0676495 A JP H0676495A JP 25400192 A JP25400192 A JP 25400192A JP 25400192 A JP25400192 A JP 25400192A JP H0676495 A JPH0676495 A JP H0676495A
Authority
JP
Japan
Prior art keywords
circuit
data
efm
circ
signal
Prior art date
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Pending
Application number
JP25400192A
Other languages
Japanese (ja)
Inventor
Yasushi Yoshiyama
恭嗣 吉山
Original Assignee
Ricoh Co Ltd
株式会社リコー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ricoh Co Ltd, 株式会社リコー filed Critical Ricoh Co Ltd
Priority to JP25400192A priority Critical patent/JPH0676495A/en
Publication of JPH0676495A publication Critical patent/JPH0676495A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To facilitate an address generating circuit and to enable making the postscript of data or rewriting data in a short time by permitting the capaci tance of RAM where data is temporarily stored for CIRC-demodulating at the time of reproducing to become larger than least required quantity indicated in a red book. CONSTITUTION:The record of an optical disk 2, which is read by a pickup 3, is inputted to a semiconductor integrated circuit 1 with an RF circuit 4, EFM demodulation and CIRC demodulation are executed in the circuit 1 and reproduced audio digital data is outputted. Writing data(audio digital data) is given to the circuit 1 from an outside, an EMF signal reproduced in the circuit 1 is inputted to the pickup 3 with the circuit 4 and a corresponding laser optical signal is outputted so as to be recorded in the optical disk 2. An EFM demodulating circuit 20 demodulates the EFM signal read from the disk 2 in accordance with a conversion table and temporarily stores it in RAM 8 with a data bus 10. The capacitance of RAM 8 is adopted as UK byte being twice as big as 2K byte which is least required in the red book.

Description

【発明の詳細な説明】Detailed Description of the Invention
【0001】[0001]
【産業上の利用分野】本発明は、コンパクトディスク記
録再生装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a compact disc recording / reproducing apparatus.
【0002】[0002]
【従来の技術】最近、大容量記録メディアとして光ディ
スク、光磁気ディスク等のコンパクトディスクが注目を
集めている。
2. Description of the Related Art Recently, compact disks such as optical disks and magneto-optical disks have been attracting attention as large-capacity recording media.
【0003】コンパクトディスクは、コンピュータのデ
ータ、静止画、グラフィックス等を記録したCD−RO
Mと、オーディオ用のCD−DAとに大別されている
が、何れもコンパクトディスクメーカで予めデータを書
き込んだ読み出し専用のROM(Read Only
memery)として市販されている。
A compact disc is a CD-RO on which computer data, still images, graphics, etc. are recorded.
It is roughly divided into M and an audio CD-DA, both of which are read-only ROM (Read Only) in which data is written in advance by a compact disc maker.
It is commercially available as a memory.
【0004】また、コンパクトディスクの記録を再生す
るため、デコーダ再生装置が市販されているが、いずれ
も再生専用機であり、書き込み用回路については何ら対
応がなされていない。
Decoder reproducing apparatuses are commercially available for reproducing the recording on the compact disc, but all of them are reproduction-only machines, and no writing circuit is supported.
【0005】しかし、最近、コンパクトディスク規格を
満足する追記型コンパクトディスク(CD−WO;Co
mpact Disc Write Once)や書き
替え型コンパクトディスク(CD−R;Compact
Disc Rewritable)が提案され、これ
らのディスクに記録再生を行うフォーマットを制定し
た、いわゆる、オレンジブック標準が提案されている。
However, recently, a write-once compact disc (CD-WO; Co, which satisfies the compact disc standard).
mpact Disc Write Once) and rewritable compact disc (CD-R; Compact)
Disc Rewritable) has been proposed, and a so-called Orange Book standard has been proposed that establishes a format for recording and reproducing on these discs.
【0006】[0006]
【発明が解決しようとする課題】しかしながら、これら
追記型あるいは書き替え型コンパクトディスクへのデー
タの記録は、従来通りコンパクトディスクメーカの記録
専用機を用いるか、高価なコンピュータ装置に組み合わ
された記録再生装置に頼っており、テープレコーダのよ
うに使用者の操作に基づいて使用者の目前で、当該機器
のみで短時間にデータの記録あるいは書き替えができる
装置は未だに実現されていない。
However, for recording data on these write-once or rewritable compact discs, a recording-only machine of a compact disc maker is conventionally used or recording / reproduction is combined with an expensive computer device. Since it relies on a device, such as a tape recorder, a device capable of recording or rewriting data in a short time only by the device in front of the user based on the operation of the user has not been realized yet.
【0007】本発明は、追記型あるいは書き替え型コン
パクトディスク用の、いわゆる、オレンジブック標準に
準拠して、追記型あるいは書き替え型コンパクトディス
クの記録の再生ができるとともに、使用者の操作に基づ
いて使用者の目前で、当該機器のみで短時間にデータの
追記あるいは書き替えができるようにしたコンパクトデ
ィスク記録再生装置を提供することを目的とする。
The present invention is based on the so-called Orange Book standard for write-once or rewritable compact discs, and is capable of reproducing the recording of a write-once or rewritable compact disc and based on the operation of the user. Therefore, it is an object of the present invention to provide a compact disc recording / reproducing apparatus in which data can be additionally recorded or rewritten in a short time with only the device in front of the user.
【0008】[0008]
【課題を解決するための手段】本発明の第1のコンパク
トディスク記録再生装置は、光ディスクから読み出され
たEFM信号を復調するEFM復調回路、光ディスクか
ら読み出され、EFM復調されたデータのCIRC信号
の誤りを検出して訂正するCIRC復調回路、CIRC
復調されたデータを外部に出力するとともに、外部から
書き込みデータを入力するオーディオインタフェース、
オーディオインタフェースに入力された書き込みデータ
にCIRC誤り訂正符号を付加するCIRC変調回路、
CIRC変調され光ディスクへ書き込む書き込みデータ
を変調するEFM変調回路とを備える半導体集積回路
と、CIRC復調のためEFM復調されたデータを一時
的に格納するRAMとを備えるコンパクトディスク記録
再生装置において、上記の目的を達成するため、次のよ
うな手段を講じている。すなわち、上記RAMの容量
を”Red Book”に示される最低必要量よりも大
きくすることにより、該RAMを記録時に外部から入力
される書き込みデータをCIRC誤り訂正符号を付加す
るために一時的に格納するRAMに共用することを特徴
とする。
A first compact disc recording / reproducing apparatus of the present invention comprises an EFM demodulation circuit for demodulating an EFM signal read from an optical disc, a CIRC of data read from the optical disc and EFM demodulated. CIRC demodulation circuit for detecting and correcting a signal error, CIRC
An audio interface that outputs demodulated data to the outside and inputs write data from the outside,
A CIRC modulation circuit for adding a CIRC error correction code to the write data input to the audio interface,
A compact disc recording / reproducing apparatus comprising: a semiconductor integrated circuit including an EFM modulation circuit that modulates write data that is CIRC modulated and written to an optical disc; and a RAM that temporarily stores the EFM demodulated data for CIRC demodulation. The following measures are taken to achieve the purpose. That is, by making the capacity of the RAM larger than the minimum required amount shown in "Red Book", the RAM is temporarily stored with write data input from the outside during recording in order to add a CIRC error correction code. It is characterized in that it is shared with the RAM.
【0009】本発明の第2のコンパクトディスク記録再
生装置は、上記第のコンパクトディスク装置において、
更に、書き込みデータを書き始めから正しく書き込める
ようにするため、記録時にRAMから入力したデータに
CIRC誤り訂正符号を付加してから該RAMに書き込
むCIRC変調回路に、記録前にデータとして”0”を
与える手段を設けることを特徴とする。
A second compact disc recording / reproducing apparatus of the present invention is the same as the above compact disc apparatus,
Further, in order to correctly write the write data from the beginning of writing, a CIRC error correction code is added to the data input from the RAM at the time of recording, and then “0” is written as data to the CIRC modulation circuit to be written to the RAM. It is characterized by providing means for giving.
【0010】本発明の第3のコンバクトディスク記録再
生装置は、上記第1のコンパクトディスク記録再生装置
において、記録動作に入る準備期間内でピックアップの
位置決め精度を高めるため、記録動作に入る前に光ディ
スクの回転状態やピックアップ位置をATIPデータに
加えてQサブコードに基づいて検出する手段を備えるこ
とを特徴とする。
The third compact disc recording / reproducing apparatus of the present invention is the same as the first compact disc recording / reproducing apparatus, in order to improve the positioning accuracy of the pickup within the preparation period for starting the recording operation. It is characterized in that it is provided with means for detecting the rotation state and pickup position of the device based on the Q subcode in addition to the ATIP data.
【0011】本発明の第4のコンバクトディスク記録再
生装置は、上記第1のコンパクトディスク記録再生装置
において、記録中にミストラッキングが発生した時に既
に光ディスクに書き込まれたデータが破壊されることを
防止するため、記録時のミストラッキング時に、RAM
からCIRC処理済のデータを読みだしてEFM変調し
て出力するEFM変調回路の出力を停止させる手段を設
けたことを特徴とする。
According to a fourth compact disc recording / reproducing apparatus of the present invention, in the first compact disc recording / reproducing apparatus, the data already written on the optical disc is prevented from being destroyed when mistracking occurs during recording. Therefore, when mistracking during recording, the RAM
It is characterized in that means for stopping the output of the EFM modulation circuit for reading out the data subjected to the CIRC processing from the above, performing the EFM modulation and outputting the data is provided.
【0012】[0012]
【作用】本発明の第1のコンパクトディスク記録再生装
置によれば、再生時のCIRC復調のためにデータを一
時的に格納するRAMの容量を”Red Book”に
示される最低必要量、すなわち、2KByteの例えば
2倍の4KByteに大きくすることにより、アドレス
発生回路を簡易化でき、例えばこのアドレス発生回路を
半導体集積回路内に形成する場合に半導体集積回路のチ
ップ面積の小型化を図ることができる。
According to the first compact disc recording / reproducing apparatus of the present invention, the capacity of the RAM for temporarily storing the data for the CIRC demodulation at the time of reproduction is the minimum necessary amount shown in "Red Book", that is, The address generation circuit can be simplified by increasing the size to, for example, 4 KBytes, which is twice as large as 2 KBytes. For example, when the address generation circuit is formed in the semiconductor integrated circuit, the chip area of the semiconductor integrated circuit can be reduced. .
【0013】本発明の第2のコンパクトディスク記録再
生装置においては、CIRC変調回路に”0”を与える
ことにより、RAMの中のデータ格納領域には”0”が
書き込まれる。また、データ”0”に対するCIRC演
算結果は、全パリティが”0”となるので、パリティ格
納領域も”0”となる。これにより、追記用CIRC演
算動作を利用して使用するRAM領域をクリヤすること
ができ、別途にRAM領域をクリヤ回路を設ける必要が
なくなる。
In the second compact disc recording / reproducing apparatus of the present invention, "0" is written in the data storage area in the RAM by giving "0" to the CIRC modulation circuit. Further, in the CIRC calculation result for the data “0”, all the parity is “0”, and thus the parity storage area is also “0”. As a result, the RAM area to be used can be cleared by utilizing the write-once CIRC calculation operation, and it is not necessary to separately provide a RAM area with a clear circuit.
【0014】本発明の第3のコンパクトディスクにおい
ては、追記準備期間にATIPを用いてディスクの回転
制御やピックアップの位置決めを行っているが、EFM
ピットのある領域ではQサブコードを読みだすことがで
きる。このQサブコードとATIPとの両方によってデ
ィスクの回転制御やピックアップの位置決めを行うこと
により、ディスクの回転制御やピックアップの位置決め
の精度を高めることができる。
In the third compact disc of the present invention, ATIP is used to control the rotation of the disc and the positioning of the pickup during the additional recording preparation period.
The Q subcode can be read in the area with pits. By controlling the rotation of the disc and positioning the pickup by both the Q subcode and ATIP, the precision of the rotation control of the disc and the positioning of the pickup can be improved.
【0015】本発明の第4のコンパクトディスク記録再
生装置においては、追記期間中にミストラッキングが発
生すると、EFM変調回路のEFM出力を例えばGND
に落とすことにより停止させるので、レーザの光ディス
クへの照射が停止され、既存の記録箇所に誤ってレーザ
光が照射されることが防止される。
In the fourth compact disc recording / reproducing apparatus of the present invention, when mistracking occurs during the additional recording period, the EFM output of the EFM modulating circuit is changed to, for example, GND.
Since it is stopped by dropping the laser beam onto the optical disk, the irradiation of the laser beam onto the optical disk is stopped, and it is possible to prevent the existing recording portion from being accidentally irradiated with the laser beam.
【0016】[0016]
【実施例】本発明の一実施例を図面に基づき具体的に説
明すれば、以下の通りである。
An embodiment of the present invention will be described below in detail with reference to the drawings.
【0017】図1のブロック図に示すように、このコン
パクトディスク記録再生装置は、ピックアップ3で読み
だした光ディスク2の記録をRF回路4を介して半導体
集積回路1に入力し、半導体集積回路1内でEFM復調
及びCIRC復調して再生されたオーディオデジシタル
データを出力し、また、外部から書き込みデータ(オー
ディオデジタルデータ)を半導体集積回路1に与え、半
導体集積回路1内でCIRC変調及びEFM変調したE
FM信号をRF回路4を介してピックアップ3に出力
し、ピックアップ3からEFM信号に対応するレーザ光
信号を出力して光ディスク2記録するようにしている。
As shown in the block diagram of FIG. 1, this compact disc recording / reproducing apparatus inputs the recording of the optical disc 2 read by the pickup 3 to the semiconductor integrated circuit 1 via the RF circuit 4, and the semiconductor integrated circuit 1 The audio digital data reproduced by the EFM demodulation and the CIRC demodulation inside is output, and the write data (audio digital data) is externally given to the semiconductor integrated circuit 1 so that the CIRC modulation and the EFM modulation are performed in the semiconductor integrated circuit 1. Did E
An FM signal is output to the pickup 3 via the RF circuit 4, and a laser light signal corresponding to the EFM signal is output from the pickup 3 to record on the optical disc 2.
【0018】半導体集積回路1には、データバス10、
EFM復調回路20、EFM変調回路25、ATIP復
調回路30、CLV制御回路40、サブコード生成/演
算回路50、CIRC変調/復調回路70、インターフ
ェース回路80、システムコントローラ用インターフェ
ース85などが組み込まれている。
The semiconductor integrated circuit 1 includes a data bus 10,
An EFM demodulation circuit 20, an EFM modulation circuit 25, an ATIP demodulation circuit 30, a CLV control circuit 40, a subcode generation / arithmetic circuit 50, a CIRC modulation / demodulation circuit 70, an interface circuit 80, a system controller interface 85 and the like are incorporated. .
【0019】上記EFM復調回路20は、光ディスク2
から読み出された14ビットのEFM(Eight t
o Fourteen Moduration)変調さ
れたEFM信号を変換テーブルに従って8ビットのデー
タに復調し、データバス10に送出する。
The EFM demodulation circuit 20 is used for the optical disc 2
14-bit EFM (Eight t
o Fourteen Modulation) The modulated EFM signal is demodulated into 8-bit data according to the conversion table and sent to the data bus 10.
【0020】データバス10に送出されたデータは、基
準クロック回路90に基づいてアドレス発生回路95か
ら出力されるアドレスでアドレス指定されてRAM8に
CIRC復調をするため、一時的に格納される。
The data transmitted to the data bus 10 is addressed by the address output from the address generation circuit 95 based on the reference clock circuit 90 and temporarily stored in the RAM 8 for CIRC demodulation.
【0021】RAM8には、CIRC(クロス・インタ
ーリーブド・リード・ソロモン)信号の誤りの検出及び
訂正(CIRC復調)のために一時的にEFM復調され
たデータを格納するエリアが設けられ、このエリア
は、”Red Book”で最低必要とされる2KBy
teの2倍の4KByteの容量を備える。
The RAM 8 is provided with an area for temporarily storing EFM-demodulated data for detecting and correcting an error of a CIRC (Cross Interleaved Reed-Solomon) signal (CIRC demodulation). Is the minimum required 2KBy in "Red Book"
It has a capacity of 4K bytes, which is twice the capacity of te.
【0022】アドレス発生回路95では図30(a)に
示すように光ディスク2から読み出され、EFM復調さ
れたデータを順にアドレスマップの下位アドレスの方向
(左から右)のアドレスを発生し、1回読み出すごとに
上位アドレスをA,B,Cというようにシフトさせて行
く。
In the address generation circuit 95, as shown in FIG. 30A, the data read from the optical disk 2 and EFM demodulated are sequentially generated to generate addresses in the direction of the lower address (left to right) of the address map. Each time the data is read, the upper address is shifted to A, B, C and so on.
【0023】このRAM8に一時的に格納されたデータ
はCIRC変調/復調回路70に読みだされ、CIRC
信号の誤りを検出され訂正されて再度RAM8に書き込
まれた後、インターフェース回路80に転送されて、外
部にオーディオデジタル信号として出力される。
The data temporarily stored in the RAM 8 is read out to the CIRC modulation / demodulation circuit 70, and the CIRC
A signal error is detected, corrected, and again written in the RAM 8, transferred to the interface circuit 80, and output to the outside as an audio digital signal.
【0024】RAM8からCIRC変調/復調回路70
にデータを読み出す時には、図30(b)に示すよう
に、アドレスマップの左上から右下方向に斜めに並ぶア
ドレスの順に読み出し、1回読み出すごとに右方向に
A’,B’,C’というようにシフトさせて行く。
From RAM 8 to CIRC modulation / demodulation circuit 70
When the data is read out, as shown in FIG. 30B, the addresses are read out in the order of the diagonally arranged addresses from the upper left to the lower right of the address map, and each time the data is read out, A ', B', and C'are written to the right. To shift.
【0025】したがって、図30(c)のハッチングを
施した部分で示す、以前の信号処理に用いた2KByt
eの領域は、今回の読み出しが始まるCの時点では使用
しない記憶不要領域となる。
Therefore, the 2 KBt used in the previous signal processing shown by the hatched portion in FIG.
The area e is a storage unnecessary area which is not used at the time C when the reading is started this time.
【0026】記録時には、外部からインターフェース回
路80に入力されたデータ(オーディオデジタル信号)
をRAM8に一旦格納するが、その前に、該データを書
き始めから正しく書き込むために、再生から記録に移る
までの間に追記準備期間を設定し、この追記準備期間に
CIRC変調/復調回路70の通常の動作を利用して以
前の再生時から残されているデータを消去するようにし
ている。
During recording, data (audio digital signal) input to the interface circuit 80 from the outside
Is temporarily stored in the RAM 8, but before that, in order to write the data correctly from the beginning of writing, a write-once preparation period is set between the reproduction and the recording, and the CIRC modulation / demodulation circuit 70 is set during this write-once preparation period. The normal operation of is used to erase the data left over from the previous playback.
【0027】すなわち、追記準備期間に例えばシスコン
からCIRC変調/復調回路70にデータとして”0”
を入力すると、図31に示すRAM8のデータ格納領域
には”0”が書き込まれ、また、このデータ”0”に対
するCIRC演算を行うと全パリティが”0”となるの
で、動ずに示すRAM8のQパリティ格納領域及びPバ
リティ格納領域も”0”となる。CIRCのインターリ
ーブの深さは108EFMフレームであるので、それ以
上この手順を行うことにより、RAM8のデータを消去
するための別回路を設けずに済み、半導体集積回路1の
チップ面積を低減することができる。
In other words, during the additional recording preparation period, for example, "0" as data from the syscon to the CIRC modulation / demodulation circuit 70.
If "0" is input, "0" is written in the data storage area of the RAM 8 shown in FIG. 31. Further, when the CIRC operation is performed on this data "0", all the parity becomes "0", so the RAM 8 shown without movement is shown. The Q parity storage area and the P parity storage area of are also "0". Since the interleaving depth of the CIRC is 108 EFM frames, by performing this procedure any more, it is not necessary to provide another circuit for erasing the data of the RAM 8 and the chip area of the semiconductor integrated circuit 1 can be reduced. it can.
【0028】外部からRAM8に一旦格納したデータ
は、CIRC変調/復調回路70に読み出され、CIR
C変調/復調回路70でCIRC誤り訂正符にを付加さ
れた後、光ディスク2に記録するEFM信号に変調する
ため、再びRAM8に一時的に格納される。
The data once stored in the RAM 8 from the outside is read out to the CIRC modulation / demodulation circuit 70 to be stored in the CIR.
After being added to the CIRC error correction code by the C modulation / demodulation circuit 70, it is temporarily stored in the RAM 8 again for modulation to the EFM signal to be recorded on the optical disc 2.
【0029】このRAM8へのデータの一時的な格納に
おいては、アドレス発生回路95では図32(a)に示
すように光ディスク2から読みだしたデータを順にアド
レスマップの下位アドレスの方向(左から右)にアドレ
スを与えて格納するアドレスを発生し、1回処理するご
とに上位アドレスをA,B,Cというようにシフトさせ
て行く。
In temporarily storing the data in the RAM 8, the address generating circuit 95 sequentially reads the data read from the optical disk 2 in the direction of the lower address of the address map (from left to right) as shown in FIG. ), An address to be stored is generated, and the upper address is shifted to A, B, C, etc. each time it is processed.
【0030】そして、EFM変調回路25に読み出す時
には、図32(b)に示すように、アドレスマップの右
上から左下方向に斜めに並ぶアドレスの順に読み出し、
1回読み出すごとに左方向にA’,B’,C’というよ
うにシフトさせて行く。したがって、図32(c)のハ
ッチングを施した部分で示す、以前の信号処理に用いた
2KByteの領域は、今回の読み出しが始まるC’の
時点では使用しない記憶不要領域となる。
Then, when reading to the EFM modulation circuit 25, as shown in FIG. 32B, the addresses are read in the order of diagonally arranged addresses from the upper right to the lower left of the address map,
Each time it is read once, it is shifted leftward like A ′, B ′, C ′. Therefore, the 2 KByte area used for the previous signal processing, which is indicated by the hatched portion in FIG. 32C, is a storage unnecessary area that is not used at the point C ′ when the current reading starts.
【0031】このように、再生時にEFM復調回路20
からCIRC変調/復調回路70へのデータの入力用の
RAM8の容量を、”Red Book”で最低必要と
される2KByteの2倍の4KByteの容量にし
て、CIRC変調/復調回路70からEFM変調回路2
5へのデータ入力用のRAMに共用することにより、記
憶不要領域が生じ、RAM領域が無駄になるが、昨今の
RAMチップの大容量化傾向の下ではむしろ低容量RA
Mの方が入手し難いこと、2KByteと4KByte
とでは価格的にコスト的に大きく変わらないことから、
むしろ、RAM8に対してアクセスする際のアドレス発
生回路95を簡単化できる4KByteのRAM8を用
いることが有利である。
As described above, the EFM demodulation circuit 20 during reproduction.
From the CIRC modulation / demodulation circuit 70 to the EFM modulation circuit, the capacity of the RAM 8 for inputting data to the CIRC modulation / demodulation circuit 70 from the CIRC modulation / demodulation circuit 70 is set to a capacity of 4 KByte, which is twice the minimum required 2 KByte in "Red Book" Two
By sharing the RAM for data input to the RAM 5, a storage unnecessary area is generated and the RAM area is wasted. However, under the recent trend of increasing the capacity of the RAM chip, it is rather low capacity RA.
M is harder to get, 2KByte and 4KByte
Since and does not change significantly in terms of price and cost,
Rather, it is advantageous to use the 4 KByte RAM 8 that can simplify the address generation circuit 95 when accessing the RAM 8.
【0032】すなわち、図33(b)に示すように、2
KByteのRAMを使用する場合には、不使用領域は
発生しないが、同図(a)に示す4KByteのRAM
8にくらべて、図中Bで示すエリアの上位及び回アドレ
スの発生が面倒であり、記録時(追記時)についても別
途アドレスを作成しなければならないので、アドレス発
生回路95が複雑化する。
That is, as shown in FIG.
When using the KByte RAM, the unused area does not occur, but the 4KByte RAM shown in FIG.
Compared with No. 8, the generation of the upper address and the address of the area shown by B in the drawing is more troublesome, and the address must be created separately at the time of recording (at the time of additional recording), so that the address generating circuit 95 becomes complicated.
【0033】CIRC誤り訂正符号を付加して再度RA
M8に書き込まれたデータは、EFM変調回路25に読
み出される。RAM8から読み出された8ビットデータ
は、基準クロック回路90に基づいてアドレス発生回路
95から出力されたアドレスでアドレス指定されたもの
であり、データバス10を経てEFM変調回路25に入
力される。
RA is added again by adding a CIRC error correction code.
The data written in M8 is read by the EFM modulation circuit 25. The 8-bit data read from the RAM 8 is addressed by the address output from the address generation circuit 95 based on the reference clock circuit 90, and is input to the EFM modulation circuit 25 via the data bus 10.
【0034】EFM変調回路25は、RAM8から読み
出された8ビットのデータの直流成分を少なくするため
に14ビットのEFMデータに変調するとともに、さら
に、マージンビットを付加して17ビットのデータ(E
FM信号)にしてRF回路4へ送出する。
The EFM modulating circuit 25 modulates the 8-bit data read from the RAM 8 into 14-bit EFM data in order to reduce the DC component, and additionally adds a margin bit to the 17-bit data ( E
It is sent to the RF circuit 4 as an FM signal).
【0035】RF回路4はEFM信号をピックアップ3
に送り、ピックアップ3は光ディスク2にレーザを照射
してEFM信号に対応する山又は谷を形成する。
The RF circuit 4 picks up the EFM signal 3
Then, the pickup 3 irradiates the optical disc 2 with a laser to form peaks or troughs corresponding to the EFM signal.
【0036】ATIP復調回路30は、ATIPデコシ
ュレータ5にて光ディスク2に作製されているプリグル
ーブから読み出されたATIP信号を復調する。
The ATIP demodulation circuit 30 demodulates the ATIP signal read from the pre-groove produced on the optical disc 2 by the ATIP decolator 5.
【0037】CLV制御回路40は、ATIPデコシュ
レータ5からのATIP信号に基づいて光ディスク2の
回転制御用信号をサーボ回路7に出力するが、このAT
IP信号とともにEFM復調回路202からのEFM信
号、EFM信号に基づいてサブコード生成/演算回路5
0で生成されたQサブコードに基づいて光ディスクの回
転制御用信号を生成するようにして、ピックアップ位置
確定の精度を高めるようにしている。また、この装置の
CLV制御回路40は、モータ6からのFG出力も入力
され、この出力に基づいて更に回転制御用の信号を出力
する。
The CLV control circuit 40 outputs a rotation control signal for the optical disc 2 to the servo circuit 7 based on the ATIP signal from the ATIP decolator 5.
Subcode generation / operation circuit 5 based on the EFM signal from the EFM demodulation circuit 202 and the EFM signal together with the IP signal
The rotation control signal of the optical disc is generated based on the Q subcode generated by 0, so that the accuracy of determining the pickup position is improved. Further, the CLV control circuit 40 of this apparatus is also supplied with the FG output from the motor 6, and further outputs a signal for rotation control based on this output.
【0038】サブコード生成/演算回路50は、EFM
信号よりサブコードを抽出し、サブコードにCRC演算
を施し、また、光ディスクへ書き込むデータにCRC演
算を施しサブコードを生成する。このサブコード生成/
演算回路50は、EFM復調回路20からのEFM信号
が入力され、この中からCRC信号を抽出するレジスタ
51、CRC演算回路52、読み出し用レジスタ53、
書き込み用レジタ54、自動加減算回路55、EFM変
調回路25へデータを送出するためのレジスタ56及び
内部バス57を備える。
The subcode generation / operation circuit 50 is an EFM.
A subcode is extracted from the signal, a CRC operation is performed on the subcode, and a CRC operation is performed on the data to be written on the optical disc to generate a subcode. This subcode generation /
The arithmetic circuit 50 receives the EFM signal from the EFM demodulation circuit 20 and extracts a CRC signal from the register 51, a CRC arithmetic circuit 52, a read register 53,
A write register 54, an automatic addition / subtraction circuit 55, a register 56 for sending data to the EFM modulation circuit 25, and an internal bus 57 are provided.
【0039】記録中にピックアップ3が本来追記すべき
位置を外した場合、すなわち、ミストラッキングが発生
した場合、ピックアップ3のレーザが既にデータを書き
込んである箇所に照射され、オーバーライトしてデータ
を破壊するおそれがある。
When the pickup 3 deviates from the position to be additionally recorded during recording, that is, when mistracking occurs, the laser of the pickup 3 irradiates a portion where data has already been written and overwrites the data. May be destroyed.
【0040】それ故に、ピックアップ3が本来追記すべ
き位置を外した場合にかかるデータの破壊を防止するた
めには、出来るだけ短時間内に記録動作を中止させる必
要がある。そこで、例えばATIP信号によってピック
アップ3が本来追記すべき位置を外したことが検出され
た場合、EFM信号の出力を中止させる例えば図34に
示すような記録中止手段を設ける。
Therefore, it is necessary to stop the recording operation within the shortest possible time in order to prevent the data from being destroyed when the pickup 3 deviates from the position to be additionally recorded. Therefore, for example, when it is detected by the ATIP signal that the pickup 3 has deviated from the position at which additional recording should be originally performed, a recording canceling means as shown in FIG. 34 for stopping the output of the EFM signal is provided.
【0041】この記録中止手段100は、システムコン
トローラ(以下、シスコンという。)あるいは直接AT
IP復調回路30からパルス又はステート信号(EFM
ZERO)を半導体集積回路1に与え、内部レジスタ1
01のステートを例えばHighに切り替え、この内部
レジスタ101の出力をインバータ102を介してアン
ド回路103にゲート信号として入力する一方、EFM
変調回路25の出力を該アンド回路103に入力してG
NDに落とし、半導体集積回路1からRF回路へのEF
M信号の出力を停止させるようにしている。
The recording canceling means 100 is a system controller (hereinafter referred to as "syscon") or a direct AT.
A pulse or state signal (EFM) from the IP demodulation circuit 30.
ZERO) is applied to the semiconductor integrated circuit 1 and the internal register 1
The state of 01 is switched to, for example, High, and the output of the internal register 101 is input to the AND circuit 103 via the inverter 102 as a gate signal, while the EFM
The output of the modulation circuit 25 is input to the AND circuit 103 and G
EF from semiconductor integrated circuit 1 to RF circuit
The output of the M signal is stopped.
【0042】内部レジスタ101の出力は別途シスコン
にフィードバックされ、この出力に基づいて必要な動作
制御が実行される。
The output of the internal register 101 is separately fed back to the system controller, and necessary operation control is executed based on this output.
【0043】EFM信号の出力停止状態の解除は、別の
システムで決定され、該システムから与えられるクリア
信号により上記内部レジスタ101のステートが”Lo
w”に切り替えられると、アンド回路103が開かれ、
EFMパルス信号が半導体集積回路1からRF回路4に
出力できるようになる。
The cancellation of the output stop state of the EFM signal is decided by another system, and the state of the internal register 101 is changed to "Lo" by a clear signal given from the system.
When switched to w ", the AND circuit 103 is opened,
The EFM pulse signal can be output from the semiconductor integrated circuit 1 to the RF circuit 4.
【0044】ここで注意すべきことは、ミストラッキン
グ時には、EFM信号の出力を除く記録動作は中止され
ずに継続されており、EFM信号の出力だけが中止され
ることである。
It should be noted here that at the time of mistracking, the recording operation except the output of the EFM signal is continued without being stopped, and only the output of the EFM signal is stopped.
【0045】システムコントローラ用インターフェース
85は、システムコントローラ用プロセッサ(シスコ
ン)のデータバスとのインターフェースを行う。以下、
上記の各回路について更に詳しく説明する。
The system controller interface 85 interfaces with the data bus of the system controller processor (syscon). Less than,
Each of the above circuits will be described in more detail.
【0046】(1)EFM復調回路20 EFM復調回路20は、例えば図2のブロック図に示す
EFM信号入力部と、例えば図3のブロック図に示すよ
うなEFMデータ抽出部とを備える。
(1) EFM demodulation circuit 20 The EFM demodulation circuit 20 includes, for example, an EFM signal input unit shown in the block diagram of FIG. 2 and an EFM data extraction unit shown in the block diagram of FIG. 3, for example.
【0047】まず、EFM信号入力部について説明する
と、光ディスク2から読み出された14ビットのEFM
信号がSYNCパターン抽出回路22に入力される。そ
して、外部のPLL回路15と、ビットクロック再生回
路21と、位相比較回路211でPLLが構成されてお
り、8MHzのVOC信号がビットクロック再生回路2
1で4MHzのビットクロック信号(PLCK)に変換
して出力される。このPLCKをSYNC抽出回路22
にタイミング信号として与え、この回路21からEFM
信号のH11、L11、H2が抽出される。
First, the EFM signal input section will be described. The 14-bit EFM read from the optical disk 2 is described.
The signal is input to the SYNC pattern extraction circuit 22. The external PLL circuit 15, the bit clock recovery circuit 21, and the phase comparison circuit 211 constitute a PLL, and the VOC signal of 8 MHz is generated by the bit clock recovery circuit 2.
At 1, it is converted into a 4 MHz bit clock signal (PLCK) and output. This PLCK is connected to the SYNC extraction circuit 22.
As a timing signal to the EFM from this circuit 21.
The signals H11, L11, and H2 are extracted.
【0048】このEFM信号入力部には保護内挿回路2
3が設けられ、この回路23からのクロック信号とSY
NC抽出回路22からの信号とがオア回路24に入力さ
れ、このオア回路24からシンクロン同期信号(VSY
NC)が出力される。
The EFM signal input section has a protective interpolation circuit 2
3 is provided, and the clock signal from this circuit 23 and SY
The signal from the NC extraction circuit 22 is input to the OR circuit 24, and the OR circuit 24 outputs the syncron synchronization signal (VSY).
NC) is output.
【0049】EFMデータ抽出部にはEFM変換テーブ
ル回路212が設けられ、この回路212には17ビッ
トのEFMデータが入力されるとともに、VSYNCが
機銃ローカルコンピュータタイミング信号として、ま
た、PLCKがタイミング信号としてそれぞれ与えられ
る。
The EFM data extraction unit is provided with an EFM conversion table circuit 212. 17-bit EFM data is input to this circuit 212, VSYNC is used as a machine gun local computer timing signal, and PLCK is used as a timing signal. Given each.
【0050】このEFM変換テーブル回路212では、
EFMデータがマージンビットを除去されて14ビット
のデータに変換され、更に変換テーブルに従って14ビ
ットのデータが8ビットのデータに復調される。そし
て、この8ビットのデータがデータバス10に送出さ
れ、基準クロック回路90に基づいてアドレス発生回路
95から発生されるアドレスによって指定されたRAM
8に書き込まれる。
In this EFM conversion table circuit 212,
The EFM data is converted to 14-bit data by removing the margin bits, and further the 14-bit data is demodulated to 8-bit data according to the conversion table. Then, the 8-bit data is sent to the data bus 10, and the RAM designated by the address generated from the address generation circuit 95 based on the reference clock circuit 90.
Written in 8.
【0051】(2)EFM変調回路25 次に、EFM変調回路25について詳細に説明するが、
その前に、CDシステムにおいて採用されているデータ
変換方式、すなわち、EFM変換方式について説明す
る。
(2) EFM Modulating Circuit 25 Next, the EFM modulating circuit 25 will be described in detail.
Before that, the data conversion method adopted in the CD system, that is, the EFM conversion method will be described.
【0052】CDシステムでは、光ディスク2上にデー
タを記録するのにEFM変換方式を用いることにより、
オール”0”のデータであっても光ディスク2上にビッ
トが無いといった状態になることを避けている。
In the CD system, by using the EFM conversion method to record data on the optical disc 2,
Even if the data is all "0", it is avoided that there is no bit on the optical disc 2.
【0053】すなわち、図7に示すように、16進の8
ビットのデータを定められた14ビット長のパターンに
変換し、これに3ビットのマージンビットの部分を加え
て光ディスク上に記録される1バイトのデータが構成さ
れる。このEFMではパターンのH/Lステートは関係
なく、その山又は谷の長さのみが意味を持つ。
That is, as shown in FIG. 7, hexadecimal 8
1-byte data to be recorded on the optical disc is formed by converting bit data into a predetermined 14-bit length pattern and adding a 3-bit margin bit portion to the pattern. In this EFM, the H / L state of the pattern is irrelevant, and only the length of the peak or valley has meaning.
【0054】更に、このEFM変換方式では、”3T,
11Tルール”が存在する。このルールは、山又は谷の
長さが単位長さ”T”の3倍から11倍までで形成され
ねばならず、2T以下の短い山又は谷及び12T以上の
長い山又は谷を形成することはマージンビットを含めて
禁止している。このため、2つのデータに挟まれたマー
ジンビットは、自ずとその取り得るパターンを制限され
ることになる。
Further, in this EFM conversion system, "3T,
The 11T rule "exists. This rule requires that the length of a peak or valley is 3 to 11 times the unit length" T ", and a short peak or valley of 2T or less and a long peak of 12T or more. The formation of peaks or valleys is prohibited including the margin bits, so that the margin bits sandwiched between two pieces of data are naturally limited in their possible patterns.
【0055】マージンビットの取り得るパターンは図8
に示す通りである。図8(A)は直前のデータパターン
の末尾が”0”の時、図8(B)は直前のデータパター
ンの末尾が”1”の時である。
The possible pattern of the margin bit is shown in FIG.
As shown in. 8A shows the case where the end of the immediately preceding data pattern is "0", and FIG. 8B shows the case where the end of the immediately preceding data pattern is "1".
【0056】加えて、EFM変換においては、低周波成
分の発生を極力抑えるためにDVS(Digital
Sum Value)が導入されるので、これによる制
限も課される。DVSとは、できるだけ限り短い間隔で
山の長さのバランスをとろうというもので、各パターン
ビット毎に随時計算され、マージンびっとを調節するこ
とに依ってその値をできる限り”0”に近づけようとす
るものである。
In addition, in EFM conversion, in order to suppress the generation of low frequency components as much as possible, DVS (Digital)
Since the Sum Value) is introduced, restrictions due to this are also imposed. DVS is to balance the length of peaks at intervals as short as possible. It is calculated for each pattern bit at any time, and its value is made as close to "0" as possible by adjusting margin bits. It is something to try.
【0057】通常のCDシステムでは、ディスク作製前
に予めマージンビットまで含めた全データをユーザが用
意し、そのデータをレーザパルス化して書き込む作業を
行う。しかしながら、CD−WO等の追記型光ディスク
のシステムではユーザーの用意するものはデータだけで
あって、マージンビット等はシステム側で容易する必要
がある。しかも、リアルタイムに書き込みを行う時に、
各パターンビット毎に、DSVを計算する必要があるた
め、この作業はできうる限り高速で行わなければならな
い。
In a normal CD system, a user prepares all data including margin bits in advance before manufacturing a disc, and converts the data into laser pulses for writing. However, in a write-once optical disc system such as a CD-WO, the user prepares only data, and it is necessary for the system side to easily set margin bits and the like. Moreover, when writing in real time,
This has to be done as fast as possible, because the DSV has to be calculated for each pattern bit.
【0058】このため、マージンビットを作製するため
のデータを全てROM化して半導体集積回路1内に保持
し、かつ、組合せ回路を最適化して高速に処理する回路
を組む必要がある。かかる要求を満足するためには、E
FM変調回路25が例えば次のように構成される。
For this reason, it is necessary to assemble all the data for producing the margin bits into the ROM and hold it in the semiconductor integrated circuit 1 and optimize the combination circuit to process at high speed. To meet such requirements, E
The FM modulation circuit 25 is configured as follows, for example.
【0059】すなわち、EFM変調回路25は、例えば
図4に示すEFM変換部と、例えば図5に示すEFM出
力部とを備える。
That is, the EFM modulation circuit 25 includes, for example, the EFM conversion section shown in FIG. 4 and the EFM output section shown in FIG. 5, for example.
【0060】EFM変換部ではROM8から読み出され
た8ビットのデータはデータバス10からEFM変調回
路25に送出される。図4のブロック図に示すように、
セレクタ261はRAM8からのデータ又はサブコード
データ生成並びに演算回路50からの8ビットのサブコ
ードデータを選択し、EFM変換回路262に出力す
る。EFM変換回路262は変換テーブルに従って8ビ
ットのデータを14ビットのEFM信号に変換し、セレ
クタ263に出力する。セレクタ263には、S0,S
1付加用の14ビットのデータが荷を力され、セレクタ
263はシスコンからの制御信号に基づいてEFM信号
又はS0,S1信号の何れかをマージンビット付加回路
264に送出する。このマージンビット付加回路264
は14ビットのデータにマージンビットを付加し、17
ビットの信号を出力する。また、このマージンビット付
加回路264は各データに対応したJ,K,V値を格納
したROMまたはロジックアレイで構成されている。更
に、この回路264はJ,K値に基づき使用可能なパタ
ーンを示すROM又はロジックアレイを構成する。この
回路264にはDSVを計算する回路、V値とDSVに
基づきパターンの優先順位を示し、更に唯一の出力すべ
きパターンを選択する回路を備える。
In the EFM converter, 8-bit data read from the ROM 8 is sent from the data bus 10 to the EFM modulation circuit 25. As shown in the block diagram of FIG.
The selector 261 selects data or subcode data generated from the RAM 8 and 8-bit subcode data from the arithmetic circuit 50, and outputs it to the EFM conversion circuit 262. The EFM conversion circuit 262 converts 8-bit data into a 14-bit EFM signal according to the conversion table, and outputs it to the selector 263. The selector 263 has S0, S
The 14-bit data for adding 1 is loaded, and the selector 263 sends either the EFM signal or the S0 or S1 signal to the margin bit adding circuit 264 based on the control signal from the syscon. This margin bit adding circuit 264
Adds a margin bit to 14-bit data,
Output a bit signal. The margin bit adding circuit 264 is composed of a ROM or a logic array storing J, K and V values corresponding to each data. In addition, this circuit 264 constitutes a ROM or logic array that exhibits a usable pattern based on the J, K values. This circuit 264 is provided with a circuit for calculating the DSV, a circuit for indicating the priority order of the patterns based on the V value and the DSV, and a circuit for selecting the only pattern to be output.
【0061】上記EFM変換回路262及びマージンビ
ット付加回路264としては、例えば図6に示すように
構成されたものが提案されている。
As the EFM conversion circuit 262 and the margin bit adding circuit 264, there has been proposed a circuit configured as shown in FIG. 6, for example.
【0062】すなわち、8ビットのデータを入力するR
OM270には、各データに対応したJ,K,V値と、
16進の8ビットのデータに対応したEFM信号に変換
するための変換テーブルが格納されている。
That is, R for inputting 8-bit data
The OM270 has J, K, and V values corresponding to each data,
A conversion table for converting to an EFM signal corresponding to hexadecimal 8-bit data is stored.
【0063】ここでROM270に格納されているJ値
は、データ末尾の同じ値の続く長さより1をひいたもの
を、K値はデータ先頭の同じ値の続く長さを、V値はデ
ータ単位でのDSVを示す値である。
Here, the J value stored in the ROM 270 is obtained by subtracting 1 from the continuous length of the same value at the end of the data, the K value is the continuous length of the same value at the beginning of the data, and the V value is in data units. It is a value indicating the DSV in.
【0064】但し、図9に示すように、VはデータのD
SVをそのまま示すものではなく、DSVが、−8、か
ら−6、−2、0、2、4、6、8の9ケの値しか取ら
ないことを利用して、ROM270に格納し易いように
割り振った番号である。
However, as shown in FIG. 9, V is the data D
SV is not shown as it is, but it is easy to store it in ROM 270 by utilizing that DSV takes only 9 values from -8 to -6, -2, 0, 2, 4, 6, 8. It is the number assigned to.
【0065】先に述べたように、マージンビットの作成
には(i)3T,11Tルールと、(ii)低周波成分
抑制のためのDSVの最小値(0に近づける)の2つの
ルールが適用されるので、これらのルールを満足するよ
うに回路が構成される。
As described above, the two rules of (i) 3T and 11T rules and (ii) the minimum value of DSV (to approach 0) for suppressing low frequency components are applied to the creation of margin bits. Therefore, the circuit is configured to satisfy these rules.
【0066】例えば、ROM270から出力されたJ値
は、ディレイ271にて遅延される。そして遅延された
1つ前のデータのJ値及びROM270から出力された
K値が可能パターン選択回路273へ与えられる。この
可能パターン選択回路273は、上記のルール(i)に
依って選択可能なパターンを制限し、このデータを決定
回路275に供給する。
For example, the J value output from the ROM 270 is delayed by the delay 271. Then, the delayed J value of the immediately preceding data and the K value output from the ROM 270 are given to the possible pattern selection circuit 273. The possible pattern selection circuit 273 limits the patterns that can be selected according to the above rule (i), and supplies this data to the decision circuit 275.
【0067】ROM270から出力されたV値は、優先
度計算回路274及びDSV計算回路274に供給され
る。優先度計算回路274は、上記ルール(ii)に従
い、DSV最小条件によって優先順位付けし、このデー
タを決定回路275に供給する。
The V value output from the ROM 270 is supplied to the priority calculation circuit 274 and the DSV calculation circuit 274. The priority calculation circuit 274 prioritizes the DSV minimum conditions according to the above rule (ii), and supplies this data to the decision circuit 275.
【0068】決定回路275は、その時での最善のマー
ジンビットパターンと、優先順位付けされたデータによ
り、唯一のマージンビットパターンを選択し、セレクタ
276へ出力する。このセレクタ276にはROM27
0からのEFMパターンが供給され、セレクタ276は
このEFMパターンの後にマージンビットパターンを付
加してEFM出力を行う。
The decision circuit 275 selects the only margin bit pattern based on the best margin bit pattern at that time and the prioritized data, and outputs it to the selector 276. ROM 27 is provided in this selector 276.
The EFM pattern from 0 is supplied, and the selector 276 adds the margin bit pattern after this EFM pattern and outputs the EFM pattern.
【0069】又、DSV計算のため、DSV計算回路2
72へ各パターンがフィードバックされる。
For the DSV calculation, the DSV calculation circuit 2
Each pattern is fed back to 72.
【0070】このようにマージンビットを付加する回路
を含めたEFM変換回路25を構成することにより、マ
ージンビットの付加に際して、予めルールに基づいて全
ての場合に付いて計算しておき、その結果をROM27
0でチップ内に持つことで、演算が高速に行える。この
ことにより、追記型光ディスクの書き込みを高速で行う
ことができる。なお、ROM270に代えてロジックア
レイ等の回路を用いてもよい。
By configuring the EFM conversion circuit 25 including the circuit for adding the margin bit in this way, when adding the margin bit, calculation is performed in advance for all cases based on the rule, and the result is calculated. ROM27
Having 0 in the chip allows high-speed calculation. As a result, the write-once optical disc can be written at high speed. A circuit such as a logic array may be used instead of the ROM 270.
【0071】図4に示すように、マージンビット付加回
路264にてマージンビットを付加されたデータがSY
NC付加回路264に出力されるこの例においては、S
YNC付加回路264に入力されたデータがSYNC信
号の場合だけ更に7ビットのデータを付加して23ビッ
トの信号にしてSYNC付加回路264から出力し、そ
の他のデータは17ビットのままSYNC付加回路26
4から出力される。
As shown in FIG. 4, the data to which the margin bit is added by the margin bit adding circuit 264 is SY.
In this example, which is output to the NC addition circuit 264, S
Only when the data input to the YNC adding circuit 264 is a SYNC signal, 7-bit data is added to form a 23-bit signal, which is output from the SYNC adding circuit 264. The other data remains 17 bits, and the SYNC adding circuit 26
It is output from 4.
【0072】図5に示すように、EFM出力部は、セレ
クタ2512と、SYNC付加回路264から送出され
た17ビットまたは23ビット(SYNCのみ)のEF
Mデータを入力するパルスストラテジー回路252と、
(n−1)ストラテジー回路254とを備える。
As shown in FIG. 5, the EFM output section has a 17-bit or 23-bit (SYNC only) EF sent from the selector 2512 and the SYNC addition circuit 264.
A pulse strategy circuit 252 for inputting M data,
(N-1) strategy circuit 254.
【0073】パルスストラテジー回路252では、ブル
ーブックに準拠してA,B,C化を施してセレクタ25
1に出力し、(n−1)ストラテジー回路254では、
n−1の処理を行いその結果をセレクタ251に出力す
る。
In the pulse strategy circuit 252, the selector 25 is applied with A, B, and C conversion in accordance with the Blue Book.
1 and the (n-1) strategy circuit 254 outputs
The processing of n-1 is performed and the result is output to the selector 251.
【0074】セレクタ251には、更に規格のテストを
行うためのテストパターン回路253の出力と、1度書
いたデータに2度書きしてデータを破壊するための同期
パルス発生回路255の出力が入力される。そして、こ
のセレクタ251はシスコンからの制御信号に基づき上
述の各信号の中から1つの信号を選択して出力する。こ
の選択されたデータがRF回路4に出力され、ピックア
ップ3から光ディスクにデータが書き込まれる。
The selector 251 receives the output of the test pattern circuit 253 for further performing the standard test and the output of the sync pulse generation circuit 255 for destroying the data by writing the once written data twice. To be done. Then, the selector 251 selects and outputs one of the above-mentioned signals based on the control signal from the syscon. The selected data is output to the RF circuit 4, and the pickup 3 writes the data on the optical disc.
【0075】(3)ATIP復調回路30 ATIP復調回路30は、例えば図10に示すATIP
入力部と図11に示すATIP信号処理部とを備える。
(3) ATIP demodulation circuit 30 The ATIP demodulation circuit 30 is, for example, the ATIP demodulation circuit shown in FIG.
An input unit and the ATIP signal processing unit shown in FIG. 11 are provided.
【0076】CD−WO等の追記型ディスクには、EF
Mピットが形成される以前に、その位置情報を取り出せ
るように、ATIPプリグルーブが形成れる。このAT
IPプリグルーブは例えば図12に示すように、42ビ
ット分のデータがバイフェーズ形式で格納されている。
バイフェーズ形式とは、ある単位時間長さにおいてデー
タのハイ(High)、ロー(Low)の切り替わりの
あるものを”1”、無いものを”0”で表現するデジタ
ル式表記である。
The write-once disc such as a CD-WO has an EF.
Before the M pit is formed, the ATIP pre-groove is formed so that the position information can be taken out. This AT
For example, as shown in FIG. 12, 42 bits of data are stored in the IP pregroove in a bi-phase format.
The bi-phase format is a digital notation in which data having high / low switching in a certain unit time length is represented by “1” and data having no data is represented by “0”.
【0077】ATIPのデータ構成は図13に示す通
り、4ビット分の同期パターンと、それぞれ8ビット分
の分(BCD)、秒(BCD)、フレーム(BCD)の
時間情報と、時間情報データに対する14ビットのCR
Cデータとの計42ビットから成る。
As shown in FIG. 13, the data structure of ATIP corresponds to a synchronization pattern of 4 bits, time information of minutes (BCD), seconds (BCD) and frame (BCD) of 8 bits and time information data. 14-bit CR
It consists of 42 bits in total with C data.
【0078】このうち同期パターンは、バイフェーズ形
式を破ることでこれを表し、各データの区切りとなる。
同期パターンとしては、図14に示す通り2種類存在す
る。これは直前の信号がHighかLowかによるもの
であり、例えば、直前の信号がLowの場合には図15
に示すようになる。
Of these, the synchronization pattern represents this by breaking the bi-phase format and serves as a delimiter for each data.
As shown in FIG. 14, there are two types of synchronization patterns. This depends on whether the immediately preceding signal is High or Low. For example, when the immediately preceding signal is Low, FIG.
As shown in.
【0079】ところで、ICには、このバイフェーズ形
式のデジタル信号が入力される。そして、このATIP
復調回路30は、この1つの入力よりデータ抽出用のク
ロックと同期パターンの検出、及びデータの検出を行う
ものである。データ抽出用クロックは、データの取込タ
イミング及びCLVサーボ制御に用いられる。
By the way, this bi-phase format digital signal is input to the IC. And this ATIP
The demodulation circuit 30 detects a clock for data extraction, a synchronization pattern, and data from this one input. The data extraction clock is used for data acquisition timing and CLV servo control.
【0080】このATIP復調回路30のATIP入力
部は、まず、ATIPデコシュレータ5にて光ディスク
2に作成されているプリグルーブから読み出されたAT
IP信号を入力するC3150,C6300抽出回路3
1を備える。
The ATIP input section of this ATIP demodulation circuit 30 first reads the AT read from the pre-groove created on the optical disc 2 by the ATIP decolator 5.
C3150, C6300 extraction circuit 3 for inputting IP signal
1 is provided.
【0081】この回路31により基本タイミングとして
C3150がオア回路33に入力され、このオア回路3
3からC3150が図11に示すSYNCパターン抽出
回路34に取り込みタイミング信号として出力される。
C3150 is input to the OR circuit 33 as a basic timing by this circuit 31, and this OR circuit 3
3 to C3150 are fetched and output as timing signals to the SYNC pattern extraction circuit 34 shown in FIG.
【0082】SYNCパターン抽出回路34にはATI
Pデータが入力され、この回路34からビットクロック
がオア回路36へ出力される。オア回路には保護内挿回
路35からの出力が入力され、このオア回路36からタ
イミング信号(ASYNC)が出力される。
The SYNC pattern extraction circuit 34 has an ATI
P data is input, and the bit clock is output from the circuit 34 to the OR circuit 36. The output from the protection interpolation circuit 35 is input to the OR circuit, and the timing signal (ASYNC) is output from the OR circuit 36.
【0083】又、ATIPデータは、基本タイミングと
してASYNCが与えられるATIPデータ抽出回路3
7へ入力され、8ビットのデータとしてレジスタ38及
びCRC演算回路39へ出力される。
Further, the ATIP data extraction circuit 3 is provided with ASYNC as the basic timing.
7 and is output to the register 38 and the CRC calculation circuit 39 as 8-bit data.
【0084】レジスタ38からはCPUへ8ビットのデ
ータが、又、CRC演算回路39からは同じくCPUへ
誤りを検出して結果が送出される。
8-bit data is sent from the register 38 to the CPU, and an error is sent from the CRC calculation circuit 39 to the CPU, and the result is sent.
【0085】このATIP復調回路30の動作を図12
ないし図24を参照して更に説明すると、以下の通りで
ある。
The operation of this ATIP demodulation circuit 30 is shown in FIG.
The following is a further description with reference to FIGS.
【0086】上記同期パターンは、75HzのATIP
系フレーム同期タイミングとして、各データは、ATI
P時間情報としてCPU(シスコン)に送られる。ま
た、ATIP時間情報とCRCデータよりCRC演算を
行い、その結果もCPU(シスコン)に送られる。
The above synchronization pattern is 75 Hz ATIP.
As the system frame synchronization timing, each data is ATI
It is sent to the CPU (syscon) as P time information. Further, a CRC calculation is performed from the ATIP time information and the CRC data, and the result is also sent to the CPU (syscon).
【0087】まず、C3150,C6300抽出回路3
1で、例えば図16に示すようにATIP入力からC3
150とC6300の2種類のクロックを抽出する動作
について説明する。
First, the C3150 and C6300 extraction circuit 3
1, C3 from ATIP input as shown in FIG. 16, for example.
The operation of extracting two types of clocks, 150 and C6300, will be described.
【0088】欲しい信号C3150は、各データの区切
りであり、C6300はこのC3150を抽出する過程
で求める。すなわち、入力されたATIPの波形からエ
ッジを抽出し、それより幾らかの信号を除去し、又、幾
らかの信号を追加することで欲しい信号C3150を得
る。
The desired signal C3150 is a delimiter of each data, and C6300 is obtained in the process of extracting this C3150. That is, the desired signal C3150 is obtained by extracting edges from the input ATIP waveform, removing some signals from the edges, and adding some signals.
【0089】ATIP入力信号のエッジの抽出には例え
ば図17のブロック図に示す回路を用いる。ここでは、
基本クロック(例えば4MHzのシステムクロック)を
用いたDフリップフロップ(DFF)311と、排他的
論理和回路312を用いている。
The circuit shown in the block diagram of FIG. 17 is used to extract the edge of the ATIP input signal. here,
A D flip-flop (DFF) 311 using a basic clock (for example, a system clock of 4 MHz) and an exclusive OR circuit 312 are used.
【0090】図17及び図18に示すように、DFF3
11に入力信号Aが基準クロックCKのタイミングによ
り取り込まれ、このDFF311から入力信号Aが遅延
された信号Bが出力される。
As shown in FIGS. 17 and 18, DFF3
The input signal A is taken in by 11 at the timing of the reference clock CK, and the DFF 311 outputs a signal B obtained by delaying the input signal A.
【0091】外部より入力されたATIP入力のエッジ
抽出信号(DET)が基本的にC3150になる。この
内、取り除きたいDETを排除するためウィンドウA,
Bを設ける。又、追加したいINSを作るために内挿を
行う。更に、DET信号は、モータ6によって回転する
光ディスク2より取り出した信号であり、モータ6の回
転速度に従ってその間隔には長短が生じ、また、回転ム
ラ等により揺れる。このため、図19に示すように、基
準カウンタ319、基準レジスタ321、ウィンドウA
用カウンター318、及びウィンドウA用レジスタ32
0が設けられる。
The ATIP input edge extraction signal (DET) inputted from the outside basically becomes C3150. Of these, to remove the DET you want to remove, window A,
B is provided. Also, interpolation is performed to create the INS to be added. Further, the DET signal is a signal taken out from the optical disk 2 rotated by the motor 6, and the interval becomes longer or shorter according to the rotation speed of the motor 6, and is shaken due to uneven rotation. Therefore, as shown in FIG. 19, the reference counter 319, the reference register 321, the window A
Counter 318 and window A register 32
0 is provided.
【0092】DETのうち、基準カウンタ319からの
ウィンドウB内に入るものをDETBとし、ウィンドウ
Aカウンタ318からのウィンドウA内に入るものをD
ETAとする。これらはそのままC3150信号とな
る。
Of the DETs, the one that is in the window B from the reference counter 319 is DETB, and the one that is in the window A from the window A counter 318 is DET.
ETA. These are C3150 signals as they are.
【0093】C3150信号とは、3.15KHzの周
期パルスのことで、ATIPの各データの長さを示す。
又、C3600信号は6.3KHzの周期パルスであ
る。正しく光ディスク2が回転しておれば、各DET間
隔は1327クロック分となる。3.15KHz間に
4.321MHzがそれだけクロック数を数える。
The C3150 signal is a periodic pulse of 3.15 KHz and indicates the length of each ATIP data.
The C3600 signal is a 6.3 KHz periodic pulse. If the optical disk 2 rotates correctly, each DET interval will be 1327 clocks. 4.321 MHz counts the number of clocks during 3.15 KHz.
【0094】追加するINS信号は、同期パターン内等
でDETの無い時、又、ディスク回転が正常でなくある
いはディスク表面の傷によりデータが欠落して、DET
の見つからない時に行われる。
The INS signal to be added is DET when there is no DET in the synchronization pattern or when data is lost due to abnormal disk rotation or scratches on the disk surface.
When not found.
【0095】INS信号は、前回と同じ間隔で新しいC
3150を発生する。このため、基準レジスタ321、
ウィンドウAレジスタ320に前回の値を記憶させてあ
る。この前回の値と基準カウンタ319より出る今回の
値を比較記323で比較し、一致したこと以てINSを
出す。
The INS signal is a new C signal at the same interval as the last time.
3150 is generated. Therefore, the reference register 321,
The previous value is stored in the window A register 320. This previous value and the current value output from the reference counter 319 are compared in the comparison notation 323, and INS is issued when they match.
【0096】DETBが発生すれば、INSが発生する
前に各カウンタ318,319はクリアされるので、今
回のINSは無い。DETAの時はこれはINSが発生
した後に発生するため、INSを消してDETAを生か
す。このため16ビット幅を持つ。ディレイ値を大きく
できないためである。
When DETB occurs, the counters 318 and 319 are cleared before the INS occurs, so that there is no INS this time. In the case of DETA, this occurs after INS has occurred, so INS is erased to utilize DETA. Therefore, it has a 16-bit width. This is because the delay value cannot be increased.
【0097】しかし、図20に示すように、ウィンドウ
Aレジスタ320の取込みタイミングは、254までの
レンジを持ち、この間に発生したDETはDETAとは
ならないが、次回の比較に使われる。このようにしてC
3150とC6300とを発生する。チェンジ(CHA
NGE)とウィンドウ(WINDOW)については後述
する。
However, as shown in FIG. 20, the fetch timing of the window A register 320 has a range up to 254, and the DET generated during this period is not DETA, but it is used for the next comparison. In this way C
3150 and C6300 are generated. Change (CHA
NGE) and window (WINDOW) will be described later.
【0098】上述した手法で得られたC6300,C3
150を用いてATIP入力データのバイフェーズ形式
を図21、図22に示すように通常形式に戻す。
C6300, C3 obtained by the above method
Using 150, the bi-phase format of the ATIP input data is returned to the normal format as shown in FIGS.
【0099】図22に示すように、ATIP入力をシフ
トレジスタ351に入力して、このシフトレジスタ35
1をC6300でクロッキンクした出力Q1と、更に次
のC6300でクロッキングした出力Q2を排他的論理
和回路352で排他的論理和をとり、ATSD信号をつ
くる。この排他的論理和回路352からの出力ATSD
は、C3150タイミングでシリアル・パラレルレジス
タ353に取り込む。この取り込んだ値は、通常の値と
なっている。SYNCパターンについては別途にパター
ンマッチングを行う。
As shown in FIG. 22, the ATIP input is input to the shift register 351, and this shift register 35
The output Q1 obtained by clocking 1 at C6300 and the output Q2 clocked at the next C6300 are exclusive ORed by an exclusive OR circuit 352 to generate an ATSD signal. Output ATSD from this exclusive OR circuit 352
Are taken into the serial / parallel register 353 at the timing of C3150. This captured value is a normal value. Separate pattern matching is performed for the SYNC pattern.
【0100】前述した手法では、C3150の取り方に
図23に示すように、2種あり得る。ある時点でC31
50を認知した後は、次にあるべき時点で外部よりC3
150(ATIP信号のエッジ)が無ければ、内挿し、
必要の無い時点のC3150(ATIP信号のエッジ)
は無視する方法を取っているため、一旦、C3150と
してA系又はB系のどちらかを選んだ後は、それをはず
れ得なくなる。
In the method described above, there are two possible ways to take C3150, as shown in FIG. C31 at some point
After recognizing 50, C3 from the outside at the time when it should be next
If there is no 150 (edge of ATIP signal), interpolate,
C3150 at the time when it is not necessary (edge of ATIP signal)
Since the method of ignoring is adopted, once either A system or B system is selected as C3150, it cannot be removed.
【0101】この時のATSDの取込タイミングは図2
4に示す如くa(△)、b(*)の2種類ある。
The ATSD capture timing at this time is shown in FIG.
As shown in FIG. 4, there are two types, a (Δ) and b (*).
【0102】この時、正しい系列はA系a(△)であ
る。B系であった時に、これを正しくA系に戻すため、
取込データを利用する。図24に示す如く取込データ
(b)の値は全て”1”となることにより、この”1”
の回数をカウントし、明らかに多い場合は、これをB系
と見做して、もう一度、C3150系列をとり直す。A
TIP内データの内、ATIMEはBCD表示で分、秒
フレームを示しているが、その最大値は99分59秒7
5フレームで、”10011001 01011001
01110101”(2進表示)であり、秒及びフレ
ームはそのバイト中MSBは常に”0”であるためこの
処理が可能となる。
At this time, the correct series is the A series a (Δ). When it was B system, to return it to A system correctly,
Use the captured data. As shown in FIG. 24, since all the values of the fetched data (b) are "1", this "1"
The number of times is counted, and if it is clearly large, it is regarded as the B system, and the C3150 series is retaken again. A
Of the data in the TIP, ATIME indicates minutes and seconds frames in BCD display, but the maximum value is 99 minutes 59 seconds 7
In 5 frames, "10011001 01011001
01110101 "(binary display), and this processing is possible because the MSB is always" 0 "in the second and frame bytes.
【0103】この時、取込データ数がある数以上”1”
が続いたことを以てチェンジ(CHANGE)状態と
し、図19、図20に示すように、この時、ウィンドウ
(WINDOW)−C内で見つかるC3150(ATI
P入力エッジ)を以て新しいC3150系列を始める。
At this time, the number of fetched data is more than a certain number "1"
As a result, the C3150 (ATI) is found in the window (WINDOW) -C at this time, as shown in FIGS. 19 and 20.
Start a new C3150 sequence with P input edges).
【0104】(4)CLV制御回路40 CLV制御回路40は、図25に示すように、EFM復
調回路20からのEFMフレームタイミング及びATI
Pタイミング信号がバラレル−シリアル(P/S)変換
回路41を介してカウンタ42に入力される。EFMフ
レームタイミング及びATIPタイミング信号はセレク
タ48にも入力される。
(4) CLV Control Circuit 40 As shown in FIG. 25, the CLV control circuit 40 causes the EFM frame timing from the EFM demodulation circuit 20 and the ATI.
The P timing signal is input to the counter 42 via the parallel-serial (P / S) conversion circuit 41. The EFM frame timing and ATIP timing signals are also input to the selector 48.
【0105】上記カウンタ42にて速度差分制御された
信号はセレクタ43に出力される。モータ6からのFG
出力はFGカウンタ46に与えられ、このカウンタ46
の出力がセレクタ43に与えられる。そして基準数設定
回路47にEFM基準値固定出力、ATIP基準値出
力、FG基準値出力がそれぞ与えられており、この回路
47の出力が減算器44に与えられる。又、この減算器
44にはセレクタ43の出力も与えられる。
The signal whose speed difference is controlled by the counter 42 is output to the selector 43. FG from the motor 6
The output is given to the FG counter 46, and this counter 46
Is output to the selector 43. Then, the EFM reference value fixed output, the ATIP reference value output, and the FG reference value output are given to the reference number setting circuit 47, and the output of this circuit 47 is given to the subtractor 44. The output of the selector 43 is also given to the subtractor 44.
【0106】この減算器44からレジスタ45を介して
光ディスクの回転制御用信号(MDS)を図1に示すサ
ーボ回路7に出力する。また、セレクタ48からアップ
ダウンカウンタ49に位相差分制御用の信号が出力さ
れ、このカウンタ49から位相制御信号(MDP)が出
力される。
The subtractor 44 outputs the optical disc rotation control signal (MDS) via the register 45 to the servo circuit 7 shown in FIG. Further, a signal for phase difference control is output from the selector 48 to the up / down counter 49, and a phase control signal (MDP) is output from this counter 49.
【0107】この回路40では1EFMフレーム毎にこ
の措置を行っており、あるEFMフレームの間はMDS
信号がL又はHとされる。
This circuit 40 carries out this measure for every 1 EFM frame, and during a certain EFM frame, MDS is performed.
The signal is set to L or H.
【0108】図26にMDS出力(スピンドルモータ制
御信号)を促す、EFMパターンサーボに関する部粉を
図示する。以下、この図に従い更に説明する。
FIG. 26 shows a portion of powder related to the EFM pattern servo that prompts the MDS output (spindle motor control signal). Further description will be given below with reference to this figure.
【0109】前述したように、EFM変換方法では、そ
のEFMパターンの山又は谷の長さが単位長さの3倍な
いし11倍でなければならないと言う、”3T−11T
ルール”がある。
As described above, in the EFM conversion method, the length of the peaks or valleys of the EFM pattern must be 3 to 11 times the unit length, that is, "3T-11T".
There is a rule.
【0110】光ディスク2のEFMピットより正常にデ
ータが読み出せている場合は、ディスクは正しく作成さ
れているはずであるから、3T−11Tルールに従って
その最短長は3T、最長の長さは11Tである。ここで
もし、2T以下の山又は谷、もしくは12T以上の山又
は谷が遇った場合、それは、ディスク上のキズ等による
情報の欠損で無いとすると、それぞディスクの回転が速
い場合、遅い場合に生じることになる。
If the data can be read normally from the EFM pits of the optical disc 2, the disc must have been created correctly. Therefore, according to the 3T-11T rule, the shortest length is 3T and the longest length is 11T. is there. Here, if the peaks or valleys of 2T or less or the peaks or valleys of 12T or more are taken into consideration, it means that it is not a loss of information due to scratches or the like on the disc, and it is slow if the disc rotates fast. It will happen in some cases.
【0111】この関係を用いて、大まかにディスクの回
転を調整するための手法として、図27に示すように、
Dフリップフロップ451に入力されたEFMパターン
の山又は谷を排他的論理和回路452で検出し、その長
さを基準クロック(X’tal)の4MHzクロックを
用いてカウンタ453でカウントし、12T以上、2さ
以下が発見された場合、レジスタ454に出力し、以下
の如くスピンドルモータの回転を調整する。
As a method for roughly adjusting the rotation of the disk using this relationship, as shown in FIG.
The exclusive OR circuit 452 detects the peaks or valleys of the EFM pattern input to the D flip-flop 451 and the length thereof is counted by the counter 453 using the 4 MHz clock of the reference clock (X'tal) and is 12T or more. If less than 2 is found, it is output to the register 454 and the rotation of the spindle motor is adjusted as follows.
【0112】[0112]
【表1】 [Table 1]
【0113】このCLV回路30によれば、読み出し時
はディスク上のEFMピットに応じてサーボをかける回
路が同一回路で行われる。
According to the CLV circuit 30, the circuit for applying the servo in accordance with the EFM pit on the disk at the time of reading is performed by the same circuit.
【0114】(5)サブコード生成並びに演算回路50 サブコード生成並びに演算回路50は、図27に示すよ
うに、EFM復調回路からのEFM信号が入力されCR
C信号を抽出するレジスタ51に入力され、このレジス
タ51からオア回路63に抽出信号が出力される。オア
回路63には保護内挿回路62からの出力が与えられ、
このオア回路63からVSSYNC信号がレジスタ64
の取込みタイミング信号として与えられる。レジスタ6
4にはEFMデータが入力され、このレジスタ64から
Q出力がシリアル−パラレル(S/P)変換回路65に
与えられる。この回路65はCRC演算回路52及び読
み出し用レジスタ53にそれぞれ8ビットのデータを送
出する。CRC演算回路52はCRC結果をCPUへ出
力する。又、レジスタ53からも読み出しデータをCP
Uへ出力する。
(5) Subcode Generation and Arithmetic Circuit 50 As shown in FIG. 27, the subcode generation and arithmetic circuit 50 receives the EFM signal from the EFM demodulation circuit as a CR.
It is input to the register 51 for extracting the C signal, and the extraction signal is output from the register 51 to the OR circuit 63. The output from the protection interpolation circuit 62 is given to the OR circuit 63,
The VSSSYNC signal from the OR circuit 63 is sent to the register 64.
Is provided as a capture timing signal of Register 6
The EFM data is input to 4, and the Q output from the register 64 is given to the serial-parallel (S / P) conversion circuit 65. This circuit 65 sends 8-bit data to the CRC calculation circuit 52 and the read register 53, respectively. The CRC calculation circuit 52 outputs the CRC result to the CPU. Also, read data from the register 53 as CP
Output to U.
【0115】書き込みレジスタ54へはCPUよりQサ
ブデータが与えられ、このレジスタ54から自動加減算
回路55とレジスタ60,61にデータが送出される。
自動加減算回路55とレジスタ60において、Qサブコ
ードの時間情報の自動加減算を行い、その値をセレクタ
59に与える。セレクタ59にはレジスタ61のデータ
も与えられ、コノセレクタ59により前記信号が選択さ
れて、CRC演算回路52及びセレクタ58へ出力され
る。CRC演算回路52では入力された書き込み用デー
タにCRC演算を施し、セレクタ58にそのデータを送
出する。そして、セレクタ58によりパラレル−シリア
ル(P/S)変換回路7へデータが送られ、シリアル変
換されたQデータがレジスタ56に送られ、このレジス
タ56からサブコードデータが出力される。
Q sub-data is given from the CPU to the write register 54, and the data is sent from the register 54 to the automatic addition / subtraction circuit 55 and the registers 60 and 61.
The automatic addition / subtraction circuit 55 and the register 60 perform automatic addition / subtraction of the time information of the Q subcode, and give the value to the selector 59. The data of the register 61 is also given to the selector 59, and the signal is selected by the cono selector 59 and output to the CRC calculation circuit 52 and the selector 58. The CRC calculation circuit 52 performs CRC calculation on the input write data and sends the data to the selector 58. Then, the selector 58 sends the data to the parallel-serial (P / S) conversion circuit 7, the serial-converted Q data is sent to the register 56, and the sub-code data is output from the register 56.
【0116】(6)CIRC変調/復調回路70 CIRC変調/復調回路70は、図27に示すように、
RAM8よりデータバス10を介して読み出され、EF
M復調された信号からCIRC信号の誤りを検出して訂
正し、そのデータを再度RAM8に書き込む。更にCI
RC変調/復調回路70は、RAM8よりデータバス1
0を介して読み出された光ディスク2に書き込むデータ
にCIRC誤り訂正符号を付加し、そのデータを再度R
AM8に書き込む。
(6) CIRC Modulation / Demodulation Circuit 70 The CIRC modulation / demodulation circuit 70, as shown in FIG.
It is read from the RAM 8 via the data bus 10 and the EF
An error of the CIRC signal is detected and corrected from the M demodulated signal, and the data is written in the RAM 8 again. Further CI
The RC modulation / demodulation circuit 70 uses the data bus 1 from the RAM 8
The CIRC error correction code is added to the data to be written on the optical disc 2 read via 0, and the data is read again by R
Write to AM8.
【0117】(7)インターフェース回路80 インターフェース回路80は、図29に示すように、R
AM8よりのデータはレジスタ81及び補間回路82に
与えられ、レジスタ81は16ビットのデータを補間回
路82へ与える。補間回路82は前値をホールドし、平
均値補間し、補間済みデータをセレクタ83に与える。
セレクタ83にはレジスタ81からの出力が与えられ、
このセレクタ83からCD−DA用データが出力され
る。又、レジスタ81からはCD−ROM用データが出
力される。
(7) Interface Circuit 80 The interface circuit 80 is, as shown in FIG.
The data from AM8 is given to the register 81 and the interpolation circuit 82, and the register 81 gives 16-bit data to the interpolation circuit 82. The interpolation circuit 82 holds the previous value, interpolates the average value, and supplies the interpolated data to the selector 83.
The output from the register 81 is given to the selector 83,
CD-DA data is output from the selector 83. In addition, the CD-ROM data is output from the register 81.
【0118】さらに、CD−ROM、CD−DAのデー
タはそれぞれアンド回路86、87に供給され、これら
のアンド回路86、87にはプレエンコードデータがノ
ット回路88を介して供給される。これらのアンド回路
86、87からそれぞれセレクタ85へデータを送り、
このセレクタ85からレジスタ84を介してそのデータ
をRAM8に書き込む。
Further, the data of the CD-ROM and the data of the CD-DA are supplied to the AND circuits 86 and 87, respectively, and the pre-encoded data is supplied to the AND circuits 86 and 87 through the knot circuit 88. Data is sent from the AND circuits 86 and 87 to the selector 85,
The data is written from the selector 85 to the RAM 8 via the register 84.
【0119】[0119]
【発明の効果】以上のように、本発明によれば、追記型
あるいは書き替え型コンパクトディスクの記録の再生が
できるとともに、使用者の操作に基づいて使用者の目前
で、当該機器のみで短時間にデータの追記あるいは書き
替えができる。
As described above, according to the present invention, the recording / reproducing of the write-once or rewritable compact disc can be performed, and at the user's eyes based on the operation of the user, only the device can be used. Data can be added or rewritten in time.
【0120】また、本発明において、CIRC処理用R
AMの容量を”Red Book”に示される最低必要
量によりもおおきくすることにより、再生と記録とに該
RAMを共用でき、また、該RAMにアクセスするアド
レス発生回路を簡単化して、半導体集積回路の設計を容
易にできる。
In the present invention, R for CIRC processing is also used.
By setting the capacity of the AM to be larger than the minimum required amount shown in the "Red Book", the RAM can be shared for reproduction and recording, and the address generation circuit for accessing the RAM can be simplified to realize a semiconductor integrated circuit. Can be easily designed.
【0121】更に、本発明において、記録時にRAMか
ら入力したデータにCIRC誤り訂正符号を付加してか
ら該RAMに書き込むCIRC変調回路に、記録前にデ
ータとして”0”を与える手段を設けることにより、他
に回路を追加することなく、記録前に該RAMをクリア
して、記録データを書き始めから正しく書き込むことが
できる。
Further, in the present invention, the CIRC modulation circuit which adds the CIRC error correction code to the data input from the RAM at the time of recording and writes the data to the RAM is provided with means for giving "0" as data before recording. The RAM can be cleared before recording and the recording data can be correctly written from the beginning without writing any other circuit.
【0122】また更に、本発明において、記録動作に入
る前に光ディスクの回転状態やピックアップ位置をAT
IPデータに加えてQサブコードに基づいて検出する手
段を備える場合には、ATIPデータとQサブコードと
に基づいてピックアップの位置確定ができるので、AT
IPデータのみに基づいてピックアップの位置確定をす
る場合に比べて、ピックアップの位置確定精度を高める
ことができる。
Furthermore, according to the present invention, the rotation state of the optical disk and the pickup position are set to AT before the recording operation.
When the means for detecting based on the Q subcode in addition to the IP data is provided, the position of the pickup can be determined based on the ATIP data and the Q subcode.
It is possible to improve the accuracy of determining the position of the pickup, as compared with the case of determining the position of the pickup based on only the IP data.
【0123】加えて、本発明において、記録時のミスト
ラッキング時に、RAMからCIRC処理済のデータを
読みだしてEFM変調して出力するEFM変調回路の出
力を停止させる手段を設ける場合には、EFM信号の出
力を除く記録動作を継続させたまま、EFM信号の出力
を中止させてレーザが光ディスクに照射されることが防
止され、記録済みのデータが書き直されたり、破壊され
たりすることを防止できる。
In addition, in the present invention, when the means for stopping the output of the EFM modulation circuit for reading the CIRC processed data from the RAM and performing the EFM modulation and outputting the data at the time of mistracking at the time of recording in the present invention, the EFM is provided. It is possible to prevent the output of the EFM signal from being stopped to irradiate the laser beam on the optical disc while continuing the recording operation excluding the signal output, and to prevent the recorded data from being rewritten or destroyed. .
【図面の簡単な説明】[Brief description of drawings]
【図1】本発明の全体構成を示すブロック図である。FIG. 1 is a block diagram showing an overall configuration of the present invention.
【図2】本発明のEFM復調回路の信号入力部のブロッ
ク図である。
FIG. 2 is a block diagram of a signal input unit of the EFM demodulation circuit of the present invention.
【図3】本発明のEFM復調回路のデータ抽出部のブロ
ック図である。
FIG. 3 is a block diagram of a data extraction unit of the EFM demodulation circuit of the present invention.
【図4】本発明のEFM変調回路の信号入力部のブロッ
ク図である。
FIG. 4 is a block diagram of a signal input unit of the EFM modulation circuit of the present invention.
【図5】本発明のEFM変調回路の信号変換部のブロッ
ク図である。
FIG. 5 is a block diagram of a signal conversion unit of the EFM modulation circuit of the present invention.
【図6】本発明のEFM変調回路のEFM変換回路とマ
ージンビット付加回路のブロック図である。
FIG. 6 is a block diagram of an EFM conversion circuit and a margin bit addition circuit of the EFM modulation circuit of the present invention.
【図7】EFM変調方式のデータ構成を示す模式図であ
る。
FIG. 7 is a schematic diagram showing a data structure of an EFM modulation method.
【図8】EFM変調方式におけるマージンビットのデー
タ構成を示す模式図である。
FIG. 8 is a schematic diagram showing a data configuration of margin bits in the EFM modulation method.
【図9】EFM変調方式のデータ構成を示す模式図であ
る。
FIG. 9 is a schematic diagram showing a data structure of an EFM modulation method.
【図10】本発明のATIP復調回路のATIP入力部
のブロック図である。
FIG. 10 is a block diagram of an ATIP input section of the ATIP demodulation circuit of the present invention.
【図11】本発明のATIP復調回路のATIP信号処
理部のブロック図である。
FIG. 11 is a block diagram of an ATIP signal processing unit of the ATIP demodulation circuit of the present invention.
【図12】ATIPブリグルーブ信号のデータ構成を示
す模式図である。
FIG. 12 is a schematic diagram showing a data structure of an ATIP brigroove signal.
【図13】ATIP信号のデータ構成を示す模式図であ
る。
FIG. 13 is a schematic diagram showing a data structure of an ATIP signal.
【図14】同期パターンの構成を示す模式図である。FIG. 14 is a schematic diagram showing a structure of a synchronization pattern.
【図15】同期パターンを含むATIP信号のデータ波
形を示す模式図である。
FIG. 15 is a schematic diagram showing a data waveform of an ATIP signal including a synchronization pattern.
【図16】ATIP信号とデータ抽出信号との関係を示
す波形図である。
FIG. 16 is a waveform diagram showing a relationship between an ATIP signal and a data extraction signal.
【図17】ATIP信号のエッジ検出回路の回路図であ
る。
FIG. 17 is a circuit diagram of an edge detection circuit for an ATIP signal.
【図18】ATIP信号のエッジ検出回路の各出力信号
の波形図である。
FIG. 18 is a waveform diagram of each output signal of the ATIP signal edge detection circuit.
【図19】ATIP信号のデータ処理回路のブロック図
である。
FIG. 19 is a block diagram of a data processing circuit for an ATIP signal.
【図20】ATIP信号のデータ処理における各出力信
号の波形図である。
FIG. 20 is a waveform diagram of each output signal in the data processing of the ATIP signal.
【図21】ATIP信号のデータ処理における各出力信
号の波形図である。
FIG. 21 is a waveform diagram of each output signal in the data processing of the ATIP signal.
【図22】本発明のATIP復調回路のATIP信号処
理部のブロック図である。
FIG. 22 is a block diagram of an ATIP signal processing unit of the ATIP demodulation circuit of the present invention.
【図23】ATIP信号のデータ処理における各出力信
号の波形図である。
FIG. 23 is a waveform diagram of each output signal in the data processing of the ATIP signal.
【図24】ATIP信号のデータ処理における各出力信
号の波形図である。
FIG. 24 is a waveform diagram of each output signal in the data processing of the ATIP signal.
【図25】本発明のCLV制御回路のブロック図であ
る。
FIG. 25 is a block diagram of a CLV control circuit of the present invention.
【図26】本発明のCLV制御回路のEFMパターン制
御部のブロック図である。
FIG. 26 is a block diagram of an EFM pattern control unit of the CLV control circuit of the present invention.
【図27】本発明のサブコード生成/演算回路のブロッ
ク図である。
FIG. 27 is a block diagram of a subcode generation / operation circuit of the present invention.
【図28】本発明のCIRC変調/復調回路のブロック
図である。
FIG. 28 is a block diagram of a CIRC modulation / demodulation circuit of the present invention.
【図29】本発明のインターフェース回路のブロック図
である。
FIG. 29 is a block diagram of an interface circuit of the present invention.
【図30】本発明のRAMの再生時のアドレスマップで
ある。
FIG. 30 is an address map during reproduction of the RAM of the present invention.
【図31】本発明のRAMのデータマップである。FIG. 31 is a data map of the RAM of the present invention.
【図32】本発明のRAMの記録時のアドレスマップで
ある。
FIG. 32 is an address map at the time of recording in the RAM of the present invention.
【図33】4KBytekのRAMと2KBytekの
RAMのアドレスマップの比較図である。
FIG. 33 is a comparison diagram of address maps of a 4K Bytek RAM and a 2K Bytek RAM.
【図34】本発明の記録中止手段のブロック図である。FIG. 34 is a block diagram of recording stop means of the present invention.
【符号の説明】[Explanation of symbols]
2 光ディスク 20 EFM復調回路 70 CIRC変調/復調回路 80 オーディオインタフェース 25 EFM変調回路 1 半導体集積回路 8 RAM 100 記録中止手段 2 optical disk 20 EFM demodulation circuit 70 CIRC modulation / demodulation circuit 80 audio interface 25 EFM modulation circuit 1 semiconductor integrated circuit 8 RAM 100 recording stopping means

Claims (4)

    【特許請求の範囲】[Claims]
  1. 【請求項1】 光ディスクから読み出されたEFM信号
    を復調するEFM復調回路、光ディスクから読み出さ
    れ、EFM復調されたデータのCIRC信号の誤りを検
    出して訂正するCIRC復調回路、CIRC復調された
    データを外部に出力するとともに、外部から書き込みデ
    ータを入力するオーディオインタフェース、オーディオ
    インタフェースに入力された書き込みデータにCIRC
    誤り訂正符号を付加するCIRC変調回路、CIRC変
    調され光ディスクへ書き込む書き込みデータを変調する
    EFM変調回路とを備える半導体集積回路と、CIRC
    復調のためEFM復調されたデータを一時的に格納する
    RAMとを備えるコンパクトディスク記録再生装置にお
    いて、上記RAMの容量を”レッドブック(RedBo
    ok)”に示される最低必要量よりも大きくすることに
    より、該RAMを記録時に外部から入力される書き込み
    データをCIRC誤り訂正符号を付加するために一時的
    に格納するRAMに共用することを特徴とするコンパク
    トディスク記録再生装置。
    1. An EFM demodulation circuit for demodulating an EFM signal read from an optical disc, a CIRC demodulation circuit for detecting and correcting an error in a CIRC signal of data read from an optical disc and subjected to EFM demodulation, and a CIRC demodulation circuit An audio interface for outputting data to the outside and inputting write data from the outside, and CIRC for the write data input to the audio interface
    A semiconductor integrated circuit provided with a CIRC modulation circuit for adding an error correction code, an EFM modulation circuit for modulating write data that is CIRC modulated and written to an optical disc, and a CIRC
    In a compact disc recording / reproducing apparatus including a RAM for temporarily storing EFM-demodulated data for demodulation, the capacity of the RAM is set to "Red Book (RedBo).
    ok) ”is set larger than the minimum required amount so that the RAM is shared with the RAM for temporarily storing the write data input from the outside during recording in order to add the CIRC error correction code. Compact disc recording and reproducing device.
  2. 【請求項2】 記録時にRAMから入力したデータにC
    IRC誤り訂正符号を付加してから該RAMに書き込む
    CIRC変調回路に、記録前にデータとして”0”を与
    える手段を設けることを特徴とする請求項1に記載のコ
    ンパクトディスク記録再生装置。
    2. The data input from the RAM during recording is C
    2. The compact disc recording / reproducing apparatus according to claim 1, wherein the CIRC modulation circuit which adds the IRC error correction code and then writes it in the RAM is provided with means for giving "0" as data before recording.
  3. 【請求項3】 記録動作に入る前に光ディスクの回転状
    態やピックアップ位置をATIPデータに加えてQサブ
    コードに基づいて検出する手段を備えることを特徴とす
    る請求項1に記載のコンパクトディスク記録再生装置。
    3. The compact disc recording / reproducing according to claim 1, further comprising means for detecting a rotation state and a pickup position of the optical disc based on a Q subcode in addition to the ATIP data before starting a recording operation. apparatus.
  4. 【請求項4】 記録時のミストラッキング時に、RAM
    からCIRC処理済のデータを読みだしてEFM変調し
    て出力するEFM変調回路の出力を停止させる記録中止
    手段を設けたことを特徴とする請求項1に記載のコンパ
    クトディスク記録再生方法。
    4. A RAM during mistracking during recording
    2. The compact disk recording / reproducing method according to claim 1, further comprising recording stop means for stopping the output of the EFM modulation circuit for reading out the data subjected to the CIRC process from the device, performing EFM modulation and outputting the data.
JP25400192A 1992-08-28 1992-08-28 Compact disk recorder and reproducer Pending JPH0676495A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7447696B1 (en) 1998-09-17 2008-11-04 Ricoh Company, Ltd. Subcode-data generating circuit

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