JPH0661506A - Quantum wire and its manufacture - Google Patents

Quantum wire and its manufacture

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JPH0661506A
JPH0661506A JP20879092A JP20879092A JPH0661506A JP H0661506 A JPH0661506 A JP H0661506A JP 20879092 A JP20879092 A JP 20879092A JP 20879092 A JP20879092 A JP 20879092A JP H0661506 A JPH0661506 A JP H0661506A
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JP
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Patent type
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substrate
groove
forming
quantum wire
atoms
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JP20879092A
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Japanese (ja)
Inventor
Tsuneo Ichiguchi
Seiichi Kondo
Tokuo Kure
Shinji Okazaki
Takeshi Uda
Yasuo Wada
得男 久▲禮▼
恭雄 和田
毅 宇田
信次 岡崎
恒雄 市口
誠一 近藤
Original Assignee
Hitachi Ltd
株式会社日立製作所
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Abstract

PURPOSE:To form quantum wires at the end section of a small groove so as to form extremely thin wiring in corresponding to a quantum device by forming the groove on the surface of an insulating film on a substrate and supplying atoms or molecules to the surface of the substrate including the groove, and then, heating the substrate to a temperature at which the atoms or molecules can sufficiently move. CONSTITUTION:When a groove 13 is formed on the surface of a substrate 11 made of silicon, etc., by using a micro fabrication technique and an insulating film 12 is grown by a chemical vapor deposition method, the end section 14 of the groove 13 becomes more acute at an atomic level. Then metallic atoms 15 for forming wiring are supplied to the surface of the film 12 by using a molecular beam vapor deposition method, etc. The atoms 15 which are randomly distributed immediately after deposition come together to the end section 14 of the groove 13 and form quantum wires 16 at an atomic level when the film 12 is annealed at a relatively low temperature of about 100-500 deg.C. In addition, the thickness of the wires 16 can be accurately controlled through the vapor-depositing quantity of the atoms 15. Therefore, superhigh signal transmission can be realized when extremely thin wiring is formed in corresponding to a quantum device.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は超高密度、超高速論理回路を実現するための超微細エレクトロニクスデバイスの構成方法に関し、更に詳述すれば、複数の原子を一列、 [On FIELD INVENTION The present invention is very high density, relates how to configure an ultrafine electronic device for ultra high-speed logic circuit, and more specifically, a row a plurality of atoms,
あるいは平面的又は立体的に複数列、もしくは環状又は球状に秩序立てて或いはランダムに並べることにより形成し、超高速信号伝達特性を持たせた量子細線およびその製造方法に関するものである。 Alternatively formed by arranging a planar or sterically plurality of rows or or orderly annularly or spherical randomly relates quantum wires, and a manufacturing method thereof to have a super high-speed signal transmission characteristics.

【0002】 [0002]

【従来の技術】従来の半導体エレクトロニクスデバイスにおいては、半導体基板中に形成したトランジスタ等のスイッチングデバイスと、これらのデバイス間を電気的につなげる配線からなる構造において、スイッチングデバイスの出力は配線を通って次段のデバイスに入力される構成となっているのが一般的である。 In a conventional semiconductor electronic devices, and switching devices such as transistors formed in the semiconductor substrate, the structure consisting of these devices between electrically connecting wiring, the output of the switching device through a wire What is configured to be input to the next stage of the device it is common.

【0003】このためスイッチングデバイスのスイッチング時間はデバイス自身の性能よりも、配線の抵抗と容量によって決まる時定数に左右されることになっている場合が多い。 [0003] than the switching time of the device itself performance of this since the switching device, in many cases it is to be dependent on the time constant determined by the resistance and capacitance of the wiring. 即ち、従来の半導体エレクトロニクスデバイスにおいては、スイッチング素子であるトランジスタのスイッチング時間というよりも、トランジスタ間を結ぶ配線の時定数によってシステム全体のスイッチング時間が決まるため、物理的な速度限界が生じていた。 That is, in the conventional semiconductor electronic devices, rather than the switching time of a switching element transistor, since the determined switching time of the entire system by the time constant of the wiring connecting the transistors, the physical speed limit had occurred.

【0004】しかしながらデバイス寸法を等方的に縮小するいわゆるスケーリング則によりデバイスを微小化することにより、システム性能は向上させることが出来てきたため、この問題は余り検討されてこなかった。 [0004] However, by miniaturization of the device by a so-called scaling rule to reduce the device dimensions isotropically, because the system performance has been able to improve, this issue has not been studied much.

【0005】この問題をより詳細に述べると、配線の比抵抗をρ、長さをl、幅をw、配線下部の絶縁膜厚をt、絶縁膜の誘電率をεとすると、配線容量C及び配線の抵抗Rは次式で表される。 [0005] To describe this problem in more detail, the specific resistance of the wiring [rho, a length l, a width w, when the insulating film thickness of the wiring lower t, the dielectric constant of the insulating film and epsilon, wiring capacitance C and the resistance R of the wire is expressed by the following equation.

【0006】 C=εlw/t (1) R=ρl/w (2) 従って配線の信号遅延τは次式で表される。 [0006] C = εlw / t (1) R = ρl / w (2) so that the signal delay in the wiring τ is expressed by the following equation.

【0007】 τ=CR=ερl 2 /t (3) このような配線遅延を小さくするためには、式(3)より、配線の長さを小さくする、あるいは絶縁膜の厚さを厚くすることが有効である。 [0007] τ = CR = ερl 2 / t (3) in order to reduce such a wiring delay, from equation (3), to reduce the length of wiring, or increasing the thickness of the insulating film it is effective.

【0008】しかしながら、従来のエレクトロニクスでは、配線寸法は半導体装置の最小加工寸法で制限されるため、現状では0.3μm、今後技術開発が進んだとしてもせいぜい0.1μm程度までの微細加工が寸法縮小の限度である。 However, in the conventional electronics, for wire sizes is limited by the minimum feature size of the semiconductor device, at present 0.3 [mu] m, fine processing to the most about 0.1μm even advanced technology later developed dimension it is a limit of reduction. 一方絶縁膜の膜厚も設計バランス以上に厚くすると断線等の不良原因となるため、おのずと限度が有る。 Meanwhile for the film thickness of the insulating film is also to be thicker than the design balance and failure cause of disconnection or the like, naturally limits there.

【0009】従って現在のデバイス構造を縮小して高速化するのには物理的、技術的な限界が有り、一層の高速スイッチングを実現するためには全く新しいデバイス構造と微細配線構造が必要である。 Accordingly physically to speed by reducing the current device structures, technical limitations are there, it is necessary to entirely new device structure and fine wiring structure in order to realize a higher-speed switching .

【0010】 [0010]

【発明が解決しようとする課題】本発明は集積度、速度といった現在の論理回路素子の限界を超えるために為されたものである。 [0008] The present invention has been made in order to exceed the limits of the current logic circuit elements integration, such as speed. 現在の構造を持つ半導体デバイスの縮小限界の0.1μmを越え、より高性能なシステムを実現するため、0.01μm程度或いはそれ以下の寸法を持つ、いわゆる量子効果デバイスが提案されているが、 Beyond the 0.1μm of reduction limit of the semiconductor device having the current structure, for realizing higher performance systems, with 0.01μm about or less dimensions, so-called quantum effect device has been proposed,
0.01μm程度のデバイス寸法に見合った微細な配線構造は殆ど検討されておらず、このため微細なデバイス寸法を生かした高い集積限界が実現できる見通しは得られていないのが現状である。 Fine wiring structure commensurate with about device dimensions 0.01μm has not been studied most, prospects because this high integration limits utilizing fine device dimensions can be realized at present, not been obtained. 本発明はこのような限界を超える超高集積、高密度配線を提供するものである。 The present invention is ultra-high integration exceeding these limitations, there is provided a high-density wiring.

【0011】 [0011]

【課題を解決するための手段】本発明は上記従来技術の限界を超えるために、極微細な量子レベルの配線構造を開示し、超高速論理デバイス及びメモリデバイスの高性能配線を可能にする手段を提供するものである。 The present invention SUMMARY OF] in order to exceed the limits of the prior art, discloses a very fine quantization levels of the interconnect structure, means for enabling a high-performance interconnect ultrafast logic devices and memory devices it is intended to provide. 具体的には、0.01μm以下の寸法を持つ量子デバイスに対応した0.01μm以下の寸法レベルの量子細線を使用した配線構造を実現する手段を開示するものである。 Specifically, it discloses a means for realizing a wiring structure using a quantum wire following dimensions level 0.01 [mu] m corresponding to the quantum device having the following dimensions 0.01 [mu] m.

【0012】この構造をとることにより、量子デバイスの寸法に対応した極微細配線を実現出来るため、超高速信号伝達が可能となり、従来のデバイスによる限界に比較してはるかに高速化、高密度化、高性能化された配線構造を実現できる。 [0012] By adopting this structure, which can realize a very fine wiring corresponding to the dimensions of the quantum devices, enables ultra-high speed signal transmission, much faster compared to the limitations of the conventional device, high density It can realize a high-performance connection scheme.

【0013】 [0013]

【作用】本発明で開示する量子細線の基本構造とその作用を説明する。 [Action] The basic structure of quantum wires as disclosed in the present invention and explaining the action.

【0014】図1は基板1上に絶縁膜2を介して形成された量子細線3からなる基本構成において、量子細線3 [0014] Figure 1 is the basic structure consisting of quantum wires 3 formed through the insulating film 2 on the substrate 1, quantum wires 3
の両端を入力4及び出力5に接続すると、入力4から入力された信号は、量子細線3を伝搬して出力5に出力される。 When connecting both ends of the input 4 and output 5, the signal inputted from the input 4 is output to the output 5 propagates through the quantum wires 3. 量子細線3をスイッチング素子からの入力につなげることにより、スイッチング信号を高速に伝搬できる。 By connecting the quantum wire 3 to the input of the switching element, it can propagate the switching signal at a high speed. 更に量子細線3を次段のスイッチング素子及び量子細線につなげることによりスイッチング信号を次段以降に高速伝搬可能である。 It is fast propagation to the next stage and subsequent stages of the switching signal by further connecting the quantum wire 3 to the next-stage switching element and quantum wire.

【0015】従来の方法では、量子細線3に対応する配線の寸法はリソグラフィの最小寸法で決まっていたため、前述のように0.1μm程度が縮小限界であった。 [0015] In the conventional method, since the dimensions of the wire corresponding to the quantum wires 3 were determined by the minimum dimension lithography, was about 0.1μm is reduced limitations as described above.
本発明では、従来技術よりも1桁以上小さい寸法の配線構造を開示する。 In the present invention, discloses a wiring structure of small dimensions an order of magnitude more than the prior art.

【0016】 [0016]

【実施例】以下本発明を実施例に基づき詳細に説明する。 EXAMPLES Based on Examples present invention will be described in detail. (実施例1)本発明で開示する量子細線の製造方法の第一の実施例を図2(a)(b)を用いて説明する。 Will be described with reference to Example 1 of the first embodiment of a manufacturing method of a quantum wire disclosed in this invention Figure 2 (a) (b). シリコン等からなる基板11と、その上に形成された絶縁膜12からなる基本構成において、基板11に微細加工技術を用いて溝13を形成する。 A substrate 11 made of silicon or the like, in the basic structure consisting of an insulating film 12 formed thereon, to form a groove 13 by micro processing technique in the substrate 11. 絶縁膜12を化学蒸着法(Chemical Vapor Deposition;CVD)により成長させると、溝13の端部14は十分に原子レベルで尖鋭化する。 The insulating film 12 chemical vapor deposition; is grown by (Chemical Vapor Deposition CVD), an end portion 14 of the groove 13 is sharpened at a sufficiently atomic level. この理由は端部14への原子の供給量が少なくなるためである。 The reason for this is because the supply of the atoms of the end portion 14 is reduced.

【0017】このような構成において、絶縁膜12上に配線を形成すべき金属原子15を分子線蒸着法(Molecul [0017] In this structure, a molecular beam deposition of metal atom 15 should form the wiring on the insulating film 12 (Molecul
ar Beam Deposition;MBD)等を用いて供給する。 ar Beam Deposition; MBD) supplies with like. 堆積直後は全くランダムに分布している金属原子15は、 Metal atoms 15 are randomly distributed-deposited at all,
100〜500℃程度の比較的低温でアニールすることにより、図2(b)に示すように溝13の端部14に集まり、原子レベルの量子細線16を形成する。 By annealing at a relatively low temperature of about 100 to 500 ° C., it gathered on the end 14 of the groove 13 as shown in FIG. 2 (b), to form a quantum wire 16 at the atomic level. このように溝端部に原子が移動する理由は、表面エネルギが溝端部で小さく、原子が安定に存在しうるためと説明されている。 The reason that so that the atoms in the groove end moves, small surface energy at the groove ends, atoms are described as for can exist stably.

【0018】従って、量子細線16の太さは蒸着する金属原子15の量により精度良く制御可能である。 [0018] Therefore, the thickness of the quantum wire 16 is accurately controllable by the amount of metal atoms 15 to be deposited. 該金属原子15は基板11の温度を100〜500℃程度に保ちながら基板11上の絶縁膜12上に堆積しても良い。 The metal atoms 15 may be deposited on the insulating film 12 on the substrate 11 while maintaining the 100 to 500 degree ℃ the temperature of the substrate 11.
この理由は分子あるいは原子を堆積中に加熱した方が分子あるいは原子の表面での移動エネルギが大きいため、 The reason for this is the movement energy at the surface of the molecule or atom is larger heating the molecules or atoms in the deposition,
分子あるいは原子が表面を移動しやすくなり、容易に端部14に集まるため、比較的低温で量子細線を形成できる事にある。 It becomes molecules or atoms easily move the surface easily because collecting in the end 14, in that the relatively low temperature forming quantum wires.

【0019】本実施例では、シリコン(100)面、1 [0019] In this embodiment, the silicon (100) plane, 1
0Ωcmのウエハを用い、深さ100nmの溝を電子線リソグラフィ技術とドライエッチング技術により形成後、モノシランとアンモニアを用いて600℃で反応させ、厚さ1 Using the wafer of 0Omucm, after the groove depth 100nm formed by electron beam lithography and dry etching techniques, and reacted at 600 ° C. using monosilane and ammonia, thickness 1
0nmの窒化シリコン(Si 3 N 4 )膜を形成した。 Silicon nitride 0nm (Si 3 N 4) film was formed. その後真空蒸着法によって、基板温度300℃で白金パラジウム合金を1/100モノレーヤー蒸着した。 Subsequent vacuum deposition method, a platinum-palladium alloy was deposited 1/100 monolayer at a substrate temperature of 300 ° C..

【0020】その結果、溝端部14に約6nmの太さの量子細線を形成出来た。 [0020] As a result, it forms a quantum wire of approximately 6nm in thickness to the groove end 14. 白金パラジウム合金の代りに金を用いても同様な量子細線を形成可能であった。 It was capable of forming a similar quantum wires be used gold instead of platinum-palladium alloy. この場合は蒸着時の基板温度を170℃程度と低くすることが有効であった。 This case was effective to lower the substrate temperature during deposition of about 170 ° C..

【0021】更にポリアエチレン、フラーレン(C 60 Furthermore Poria ethylene, fullerene (C 60)
のような有機化合物についても同様な方法で量子細線が形成可能であることを確認した。 It was confirmed that quantum wire in a similar manner also for the organic compounds as can be formed. この場合は、ルビジウム、カリウム等のドーパントを添加することが必要であった。 In this case, it was necessary to add rubidium, a dopant such as potassium.

【0022】基板11、絶縁膜12、量子細線16の構成材料は本実施例に挙げたもののみではなく、例えば基板材料はヒ化ガリウム等の半導体、グラファイト等の層状化合物等を用いることができる。 The substrate 11, the insulating film 12, the material of the quantum wires 16 are not only those mentioned in this embodiment, for example, a substrate material can be used a layered compound such as a semiconductor, graphite, such as gallium arsenide . 又絶縁膜材料はシリコン酸化物、シリコン窒化膜等のアモルファス材料あるいは石英等の結晶材料を用いることが可能である。 The insulating film material can be used silicon oxide, a crystalline material such as amorphous material or quartz, such as a silicon nitride film.

【0023】量子細線の導電体材料は金属、半導体等を用いることが可能であり、熟練した研究者であれば適切な組合せを選択することが可能である事は言うまでもない。 The conductive material of the quantum wire is possible to use a metal, a semiconductor or the like, it is needless to say possible to select an appropriate combination as long as the skilled worker. この実施例では出来た量子細線は原子がランダムに集積した状態又はアモルファスに近い状態であった。 Quantum wire made in this embodiment atom was state close to the state or amorphous integrated randomly.

【0024】(実施例2)本実施例では、サイドウオールを用いた量子細線の製造方法を開示する。 [0024] (Embodiment 2) This embodiment discloses a method for producing a quantum wire with sidewall. 図3(a) Figure 3 (a)
は基板21上に絶縁体からなる凸部22を形成後導電体となるべき金属膜23をコンフォーマルに形成した状態を示す。 Shows the state of forming the metal film 23 to be a form after conductive protrusions 22 made of an insulator on the substrate 21 conformally. 図3(b)は異方性エッチングにより金属膜2 3 (b) is a metal film 2 by anisotropic etching
3をエッチングし凸部22の両端に量子細線24を残した状態を示す。 3 shows a state in which left the quantum wires 24 at both ends of the etched projection 22. 量子細線24の太さはエッチング量により制御可能である。 The thickness of the quantum wire 24 can be controlled by the amount of etching.

【0025】例えば本実施例ではp型(100)面、1 [0025] For example p-type in this embodiment (100) plane, 1
0Ωcmのシリコンウエハに通常の熱酸化法により酸化膜を1000nmの厚さに成長させたものを基板として用いた。 It was used to grow the oxide film to a thickness of 1000nm as the substrate by conventional thermal oxidation silicon wafer 0Omucm. 厚さ100nmの窒化シリコン膜を凸部22として形成し、金属膜としてアルミニウムをスパッタ法により100nmの厚さに成長させ、更に並行平板型の反応性イオンエッチング装置を用い反応ガスとして四塩化炭素を10sccm流しながら、反応圧力2torrで該アルミニウム層をエッチングし、太さ7nmの量子細線24を得た。 The silicon nitride film having a thickness of 100nm was formed as the projection 22, the aluminum is grown to a thickness of 100nm by sputtering as a metal film, carbon tetrachloride as the reaction gas with a further parallel plate reactive ion etching apparatus while flowing 10 sccm, the aluminum layer at a reaction pressure 2torr etched to obtain a quantum wire 24 of thickness 7 nm.

【0026】本実施例に示された材料、構成は応用例の一部であり、必ずしも全ての例を網羅している訳ではなく、本発明の主題は量子細線製造方法で有ることはいうまでもない。 The material shown in this embodiment, the configuration is part of the application, until necessarily all does not mean that exhaustive example, the subject matter of the present invention refers is that there in quantum wires production method Nor.

【0027】この実施例では出来た量子細線はアモルファスまたは結晶に近い状態になっていた。 The quantum wire made in this example had a state close to an amorphous or crystalline.

【0028】(実施例3)本実施例ではV字型にエッチングされた基板表面のV字底部に量子細線を形成する方法について開示する。 [0028] (Example 3) In the present embodiment discloses a method of forming a quantum wire in the V-shaped bottom of the etched substrate surface in a V-type.

【0029】図4(a)は基板31にV字型の溝32を形成し、更に導電体33を堆積した状態を示す。 [0029] FIG. 4 (a) to form a groove 32 of V-shape substrate 31, showing a state in which further depositing a conductive material 33. このような基板を図4(b)に示すように異方性エッチングすると、導電体33はV字型溝32の底部のみに残り、量子細線34が形成される。 When anisotropic etching as shown such a substrate in FIG. 4 (b), the conductor 33 remaining only on the bottom of the V-shaped groove 32, the quantum wire 34 is formed.

【0030】本実施例では、p型(100)面、10Ω [0030] In this embodiment, p-type (100) plane, 10 [Omega
cmのシリコンウエハにリソグラフィ技術と水酸化カリウム水溶液による異方性エッチング技術によってV字型の溝を形成し、更に絶縁膜として、酸化シリコン膜を熱酸化法により100nmの厚さに成長させたものを基板31として用いた。 Which forms the groove of the V-shaped by anisotropic etching technique cm silicon wafer by lithography with aqueous potassium hydroxide and further as an insulating film, the silicon oxide layer grown to a thickness of 100nm by thermal oxidation It was used as the substrate 31. 熱酸化における1000℃程度の高温をかけられない場合は、例えばプラズマCVD法等の低温膜堆積方法を用いることも出来る。 If not subjected to a high temperature of about 1000 ° C. in a thermal oxidation can also be used cold film deposition method such as plasma CVD method, or the like.

【0031】このように用意した基板31にCVD法によりタングステン膜33を厚さ100nm堆積し、3塩化硼素(BCl 3 )をエッチングガスとして反応性マイクロ波エッチングによりエッチングすると、V字型溝3 [0031] Thus the tungsten film 33 and a thickness of 100nm by CVD on a substrate 31 which is prepared, the 3 is etched by reactive microwave etching boron chloride (BCl 3) as the etching gas, V-shaped grooves 3
2の底部に太さ5nmの量子細線34を形成出来た。 It could form a quantum wire 34 of thickness 5nm to 2 bottom.

【0032】この実施例では出来た量子細線はアモルファスまたは結晶に近い状態になっていた。 The quantum wire made in this example had a state close to an amorphous or crystalline.

【0033】(実施例4)本実施例ではマスクパターン周辺に極微細な量子細線を形成する方法について開示する。 [0033] (Embodiment 4) This embodiment discloses a method of forming a very fine quantum wires around the mask pattern.

【0034】図5は基板41にエッチングマスク42を形成し、更に反応性イオンエッチングにより基板41をエッチングすると、エッチングマスク42の周辺部分のみが急速にエッチングされ、トレンチ43が形成される。 [0034] Figure 5 to form an etching mask 42 to the substrate 41, further etching the substrate 41 by reactive ion etching, only the peripheral portion of the etching mask 42 is rapidly etched, the trench 43 is formed. このような構造の基板に金属薄膜を堆積し、再び反応性イオンエッチングで金属薄膜を異方性エッチングすると、図5に示したように量子細線44を実現できた。 Such deposited metal thin film on a substrate of a structure, the anisotropic etching of the metal film again reactive ion etching, can be realized quantum wires 44, as shown in FIG.

【0035】n型(111)面、10Ωcmのシリコンウエハに厚さ200nmのシリコン酸化膜からなるエッチングマスクを形成後、エッチングガスとして3臭化硼素(BBr 3 )を用い、並行平板型反応性イオンエッチング装置によりガス圧力3torrでエッチングを行い、エッチングマスク42の周辺部に深さ400nm、 [0035] n-type (111) surface, after forming an etching mask made of a silicon oxide film having a thickness of 200nm on a silicon wafer 10 .OMEGA.cm, using boron tribromide (BBr 3) as the etching gas, parallel-plate reactive ion etched in gas pressure 3torr etching apparatus, the depth 400nm in a peripheral portion of the etching mask 42,
上辺の幅50nmのトレンチを形成した。 To form a trench of the upper side of the width 50nm.

【0036】このように用意した構造を900℃でドライ酸化し,厚さ20nmの酸化膜を成長させ、幅10n [0036] The thus prepared structure and dry oxidation at 900 ° C., is grown oxide film having a thickness of 20 nm, a width 10n
mのトレンチを得た。 To obtain a m of the trench. CVD法でアルミニウムを厚さ3 The thickness of aluminum by CVD of 3
00nm堆積し、反応性イオンエッチングで異方性エッチングするとトレンチ内に太さ10nmの量子細線を実現できた。 And 00nm deposited, could be realized quantum wire thickness 10nm in the anisotropically etched trench by reactive ion etching.

【0037】この実施例では出来た量子細線はアモルファスまたは結晶に近い状態になっていた。 The quantum wire made in this example had a state close to an amorphous or crystalline.

【0038】(実施例5)本実施例ではCVD法で堆積した酸化シリコン膜の表面特性を利用した量子細線の形成方法について開示する。 [0038] (Example 5) In the present embodiment discloses a method for forming a quantum wire utilizing the surface properties of the silicon oxide film deposited by CVD. 図6(a)は基板51に凹部52を形成した後、CVD法で酸化シリコン膜53を堆積し、更に希釈したフッ化水素酸水溶液でエッチングし、トレンチ54を形成した状態を示す。 6 (a) is after the recesses 52 on the substrate 51, depositing a silicon oxide film 53 by CVD, further etching with diluted hydrofluoric acid aqueous solution, showing a state of forming a trench 54.

【0039】このようなトレンチ54が形成される理由はCVD法で堆積された酸化シリコン膜の表面は安定化されているため、トレンチ内が徐々に酸化シリコン膜で埋められ最終的に左右から2つの表面が出会って完全に埋められたように見えても、実際にはこれらの表面は化学的に完全に結合しておらず、フッ化水素酸水溶液でエッチングすると、この界面が急速にエッチングされるためである。 [0039] For this reason the trench 54 is formed to the surface of the silicon oxide film deposited by CVD is stabilized, the final left and right filled with progressively silicon oxide film in the trench 2 One also appear to the surface is completely filled met, actually these surfaces are not chemically completely coupled, is etched by hydrofluoric acid aqueous solution, the surfactant is rapidly etched it is an order.

【0040】従って十分に希薄なエッチング液を用いることによりトレンチ54の幅を制御可能である。 [0040] Thus it is possible to control the width of the trench 54 by using a sufficiently dilute etchant. このような現象は一般的に絶縁膜の堆積層に起こり、多結晶シリコン等の半導体では観測されない。 Such a phenomenon generally occurs deposition layer of an insulating film, not observed in the semiconductor such as polycrystalline silicon. これは原子間の結合状態の差異に起因すると考えられる。 This is considered to be due to differences in the bonding state between atoms.

【0041】図5(b)はこのように用意した基板にC [0041] FIG. 5 (b) C on substrate prepared as the
VD法によりシリコンを堆積し、反応性イオンエッチングでエッチングして、量子細線55を実現した状態を示す。 The silicon is deposited by VD method, and etched by reactive ion etching, showing a state in which realize quantum wires 55. 量子細線55の材質はタングステン、モリブデン、 The material of the quantum wire 55 of tungsten, molybdenum,
アルミニウム等の金属も用いることができる。 Metals such as aluminum may also be used.

【0042】n型(111)面、10Ωcmのシリコンウエハにリソグラフィとエッチング技術により深さ10 [0042] n-type (111) plane, the depth by lithography and etching techniques on a silicon wafer of 10Ωcm of 10
0nm、幅100nmの凹部を形成し、アンモニア水溶液と過酸化水素水からなる、いわゆるRCA洗浄液で表面を十分に洗浄して清浄化した。 0 nm, a recess of width 100 nm, consisting of ammonia solution and hydrogen peroxide were cleaned thoroughly washing the surface a so-called RCA cleaning solution. 減圧CVD法で酸化シリコン膜を厚さ70nm堆積し、凹部を酸化シリコンで埋める。 A silicon oxide film thickness of 70nm is deposited by the reduced pressure CVD method to fill the recess in the silicon oxide.

【0043】このような構造を用意した後、50%フッ化水素酸水溶液を100倍に希釈したエッチング液で1 [0043] After preparing such a structure, 1 with an etching solution was diluted with 50% aqueous hydrofluoric acid to 100 times
0秒間エッチングし、超純水で洗浄した。 And 0 seconds etched, and washed with ultrapure water. このエッチングにより、酸化シリコン膜の表面が出会った部分のみが急速にエッチングされ、上辺の幅5nm、深さ30nm By this etching, only the portion the surface of which has met the silicon oxide film is rapidly etched, the upper side of the width 5 nm, depth 30nm
のトレンチが形成できた。 Trench could be formed of.

【0044】多結晶シリコンをモノシラン(SiH 4 [0044] polycrystalline silicon monosilane (SiH 4)
を原料ガスとして減圧CVD法で厚さ50nm堆積後、 After the thickness of 50nm is deposited by the reduced pressure CVD method as a material gas,
マイクロ波プラズマエッチングで異方性エッチングすると、トレンチ中に太さ4nmの多結晶シリコンの細線が形成された。 When anisotropic etching in a microwave plasma etching, thin line of polysilicon of thickness 4nm in trenches are formed.

【0045】本実施例において基板51の材質、絶縁膜53の材質、厚さ、量子細線55の材質等はここに例示したものに限らない事は言うまでもない。 The material of the substrate 51 in the present embodiment, the material of the insulating film 53, the thickness, material, etc. of the quantum wire 55 is naturally not limited to those exemplified here. 基板51はグラファイト、二硫化モリブデン等の層間化合物、ヒ化ガリウム等の半導体、石英等の絶縁体等電気的に絶縁作用の有る材料或いはその上に電気的に絶縁作用の有る材料を形成できる材料であれば原理的に使用可能である。 Material substrate 51 can be formed of graphite, intercalation compounds, such as molybdenum disulfide, such as gallium arsenide semiconductor, a material or materials having the electrically insulating action thereon with an insulator such as electrically insulating action of quartz possible in principle used as long.

【0046】絶縁膜53は一般的には酸化シリコンが適当であるが、窒化シリコン、酸化アルミニウム等の絶縁材料を用いることができる。 [0046] Although the insulating film 53 is generally suitable silicon oxide, may be used silicon nitride, an insulating material such as aluminum oxide. 量子細線55の材質は導電体であれば特にここに挙げたものに留まらない。 The material of the quantum wire 55 does not stop in particular those mentioned herein if a conductor. いずれも熟練した研究者であれば適切な組合せを選択可能である。 Both of which are capable of selecting the appropriate combination if the skilled worker.

【0047】この実施例では出来た量子細線はアモルファスまたは結晶に近い状態になっていた。 The quantum wire made in this example had a state close to an amorphous or crystalline.

【0048】以上5つの実施例についての量子細線の特性について説明する。 [0048] the five characteristics of the quantum wire for Examples described above will be described. 図7は量子細線の信号応答を示したもので、入力信号に対する出力信号の時間応答特性を示している。 Figure 7 shows the signal response of the quantum wire, shows the time response characteristic of the output signal to the input signal. 図から明らかなように、本発明による量子細線を信号線として用いれば、信号の時間遅延はほぼ無視できる程度に小さくすることが可能である。 As can be seen, the use of the quantum wire according to the present invention as a signal line, the time delay of the signal can be reduced to the extent that substantially negligible.

【0049】この理由はこのような小さい構造においては、式(3)に示したような単純な抵抗と容量で決まる時定数ではなく量子力学的バリスティック電導が主な電導機構となるためである。 [0049] This is because in such small structures, be due to quantum mechanical ballistic conduction rather than a time constant determined by a simple resistor and capacitor as shown in equation (3) is the main conduction mechanism . 従って従来のエレクトロニクス回路における配線構造と比較してはるかに高速な信号伝達が可能である。 It is possible much faster signal transmission as compared with the wiring structure in the conventional electronic circuit therefore.

【0050】(実施例6)本実施例では、以上の実施例で開示した量子細線の応用について例示する。 [0050] In Example 6 This example illustrates the application of quantum wires disclosed in the above embodiments. 図8 Figure 8
(a)および(b)は基板61上に形成した量子細線6 (A) and (b) a quantum wire formed on the substrate 61 6
2と、絶縁体膜63、導電体64からなる構造の断面図および平面図を示したものである。 2 shows a cross-sectional view and a plan view of the insulating film 63, made of conductor 64 structure. 量子細線62の電導度は導電体64に印加した電圧により絶縁体63を介して量子細線62の電導度を制御できる。 Conductivity of the quantum wires 62 can control the conductivity of the quantum wires 62 via the insulator 63 by the voltage applied to the conductor 64.

【0051】本実施例では太さ5nmのシリコンからなる量子細線62と、厚さ10nmのシリコン酸化膜からなる絶縁膜63と、厚さ100nmのアルミニウムからなる導電体64からなる構造において、導電体64に1 [0051] The quantum wire 62 made of silicon thickness 5nm in this embodiment, an insulating film 63 made of a silicon oxide film having a thickness of 10 nm, in the structure made of a conductor 64 made of thick 100nm aluminum, conductor 64 to 1
Vの電圧を印加することにより、量子細線62の入力6 By applying a voltage and V, the input of the quantum wire 62 6
5から出力66への電導度を8桁変えることができた。 Conductivity of from 5 to output 66 can change the 8-digit.
これは本発明で開示した量子細線がスイッチングデバイスとしても使用可能であることを示している。 This shows that quantum wires disclosed in the present invention can also be used as a switching device.

【0052】 [0052]

【発明の効果】以上の実施例から明らかなように、本発明による量子細線をによれば、従来のトランジスタのスイッチング作用を用いた回路と比較して高速な動作を可能にするため、超高性能な計算機等の情報処理装置を実現可能である。 As apparent from the above embodiment according to the present invention, according to a quantum wire according to the present invention, for enabling high-speed operation as compared with the circuit using the switching action of the conventional transistor, ultrahigh it is possible to realize an information processing apparatus such as a performance calculator.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明による量子細線の原理を示す図。 Diagram showing the principle of a quantum wire according to the invention; FIG.

【図2】本発明による高性能量子細線を実現する方法の一つの実施例を示す図。 It shows one embodiment of a method for implementing a high-performance quantum wire according to the invention, FIG.

【図3】本発明による高性能量子細線を実現する方法の他の実施例を示す図。 Diagram showing another embodiment of a method for realizing a high performance quantum wire according to the present invention; FIG.

【図4】本発明による高性能量子細線を実現する方法の他の実施例を示す図。 Diagram showing another embodiment of a method for realizing a high performance quantum wire according to the present invention; FIG.

【図5】本発明による高性能量子細線を実現する方法の他の実施例を示す図。 Diagram showing another embodiment of a method for realizing a high performance quantum wire according to the present invention; FIG.

【図6】本発明による高性能量子細線を実現する方法の他の実施例を示す図。 Diagram showing another embodiment of a method for realizing a high performance quantum wire according to the present invention; FIG.

【図7】本発明による量子細線の電導特性の例を示す図。 It shows an example of a conduction property of a quantum wire according to the present invention; FIG.

【図8】本発明による量子細線の応用例を示す図。 Diagram showing an application example of a quantum wire according to the present invention; FIG.

【符号の説明】 DESCRIPTION OF SYMBOLS

1、11、21、31、41、51、61;基板、2、 1,11,21,31,41,51,61; substrate, 2,
12、22、63;絶縁膜、3、16、24、34、4 12,22,63; insulating film, 3,16,24,34,4
4、55、62;量子細線、13、32、43、52、 4,55,62; quantum wire, 13,32,43,52,
54;溝、42;エッチングマスク、22;凸部、4、 54; grooves, 42; etching mask, 22; protrusions, 4,
65;入力、5、66;出力、14;端部、15;導電体原子、23、33、64;導電体膜、53;絶縁体膜。 65; Input, 5,66; Output, 14; end, 15; conductors atoms, 23,33,64; conductive film, 53; insulating film.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宇田 毅 埼玉県比企郡鳩山町赤沼2520番地 株式会 社日立製作所基礎研究所内 (72)発明者 市口 恒雄 埼玉県比企郡鳩山町赤沼2520番地 株式会 社日立製作所基礎研究所内 (72)発明者 岡崎 信次 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 ────────────────────────────────────────────────── ─── of the front page continued (72) inventor Takeshi Uda Hiki-gun, Saitama Prefecture Hatoyama-cho, Akanuma 2520 address stock company Hitachi basis the laboratory (72) inventor City mouth Tsuneo Hiki-gun, Saitama Prefecture Hatoyama-cho, Akanuma 2520 address stock Board company Hitachi basis the laboratory (72) inventor Shinji Okazaki Tokyo Kokubunji Higashikoigakubo 1-chome 280 address Hitachi, Ltd. center within the Institute

Claims (6)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】原子を互いの電子が相互作用を持つようにランダムに集積して形成した量子細線。 1. A quantum wire atom mutual electrons are formed by integrating at random to have interaction.
  2. 【請求項2】基板上面に十分に小さい寸法の溝を形成すること、原子或いは分子を前記基板上及び溝内に供給すること、該原子或いは分子を供給中或いは供給後に該原子或いは分子が移動するに十分な温度に加熱することよりなることを特徴とする量子細線の製造方法。 Wherein forming grooves of sufficiently small dimensions on the upper surface of the substrate, supplying the atoms or molecules on the substrate and the groove, is the atom or molecule after feeding in or feeding the the atoms or molecules move method for producing a quantum wire, characterized in that consists in heating to a temperature sufficient to.
  3. 【請求項3】基板上面に十分に小さい寸法の溝を形成すること、前記溝内に絶縁膜を堆積すること、該絶縁膜をエッチングして微小な開口部を設けること、該開口部中に導電体を形成するよりなることを特徴とする量子細線の製造方法。 Wherein forming grooves of sufficiently small dimensions on the upper surface of the substrate, depositing an insulating film in the groove, providing a small opening the insulating film is etched, into the opening method for producing a quantum wire, characterized by consisting of forming a conductor.
  4. 【請求項4】基板上面に十分に小さい寸法のV字型溝を形成すること、前記V字型溝部分に導電体を形成すること、該導電体をエッチングして前記V字型溝内の底の部分のみに導電体残すことよりなることを特徴とする量子細線の製造方法。 Wherein forming the V-shaped grooves of sufficiently small dimensions on the upper surface of the substrate, forming a conductor on the V-shaped groove portion, the conductor conductor by etching of the V-shaped groove method for producing a quantum wire, characterized in that consists in leaving only the conductor portion of the bottom.
  5. 【請求項5】基板上面に十分に小さい寸法の凸部を形成すること、該凸部の周辺に溝を形成すること、該溝中に導電体を形成することよりことを特徴とする量子細線の製造方法。 Wherein forming a protrusion of sufficiently small dimensions on the upper surface of the substrate, forming a groove in the periphery of the convex portion, quantum wire, characterized in that from forming a conductor in said groove the method of production.
  6. 【請求項6】基板上面に十分に小さい寸法の凸部を形成すること、該凸部周辺に導電体を形成すること、該導電体をエッチングすることにより該凸部周辺に微細な量子細線を形成することよりなることを特徴とする量子細線の製造方法。 6. A forming the protrusions of sufficiently small dimensions on the upper surface of the substrate, forming a conductor on the peripheral convex portions, fine quantum wires in the peripheral convex portions by etching the conductor conductor method for producing a quantum wire characterized in that consists in forming.
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* Cited by examiner, † Cited by third party
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US5782142A (en) * 1996-04-12 1998-07-21 Tuff Torq Corporation Axle driving apparatus

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