JPH0661422A - Semiconductor integrated circuit device - Google Patents

Semiconductor integrated circuit device

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JPH0661422A
JPH0661422A JP21400692A JP21400692A JPH0661422A JP H0661422 A JPH0661422 A JP H0661422A JP 21400692 A JP21400692 A JP 21400692A JP 21400692 A JP21400692 A JP 21400692A JP H0661422 A JPH0661422 A JP H0661422A
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capacitor
substrate
protective film
electrode
integrated circuit
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Abstract

PURPOSE:To make a semiconductor integrated circuit device small by a method wherein a capacitor for a transmission circuit element formed in the semiconductor integrated circuit device or the like is formed as a structure by which a high capacitance can be obtained in a very small area. CONSTITUTION:Two electrode walls 6a, 6b extended to directions perpendicular to a substrate 2 are arranged in parallel on the substrate so as to keep a certain interval, a dielectric film 7 is arranged between the two electrode walls, the circumference of the two electrode walls is protected by a protective film 4, and connecting interconnections 3a, 3b for connection use are connected to the electrode walls. Thereby, a capacitor 1 is formed.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明はキャパシタおよびその製
法ならびにそのキャパシタを使用した半導体集積回路装
置に関する。さらに詳しくは、キャパシタの構造を立体
的に形成し、面積の縮小化を図ったキャパシタおよびそ
の製法ならびに半導体集積回路装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a capacitor, a manufacturing method thereof, and a semiconductor integrated circuit device using the capacitor. More specifically, the present invention relates to a capacitor in which the structure of the capacitor is three-dimensionally formed to reduce the area, a manufacturing method thereof, and a semiconductor integrated circuit device.

【0002】[0002]

【従来の技術】高周波用の半導体集積回路装置として従
来より、半導体基板に高周波用の電界効果トランジスタ
(以下、FETという)が形成されると共に、基板上に
インダクタやキャパシタが形成されたモノリシックマイ
クロ波集積回路装置(以下、MMICという)が利用さ
れている。
2. Description of the Related Art Conventionally, as a high frequency semiconductor integrated circuit device, a high frequency field effect transistor (hereinafter referred to as FET) is formed on a semiconductor substrate, and a monolithic microwave having an inductor and a capacitor formed on the substrate. An integrated circuit device (hereinafter referred to as MMIC) is used.

【0003】このMMICで、基板表面に形成される伝
送回路素子のうち、キャパシタは図4〜5に示されるよ
うな構成になっている。図4〜5においてガリウムヒ素
(GaAs)などからなる半導体基板32上に一方の電極
とする第1の金属膜33が形成され、その表面全体に誘電
体膜34が設けられ、さらにその上に他方の電極とする第
2の金属膜35が設けられてキャパシタ31が作製されてい
る。
In this MMIC, of the transmission circuit elements formed on the surface of the substrate, the capacitors have the structure shown in FIGS. 4 to 5, a first metal film 33 serving as one electrode is formed on a semiconductor substrate 32 made of gallium arsenide (GaAs) or the like, a dielectric film 34 is provided on the entire surface of the first metal film 33, and the other is further formed thereon. The second metal film 35 that serves as the electrode is provided to manufacture the capacitor 31.

【0004】[0004]

【発明が解決しようとする課題】叙上のキャパシタ31
は、両電極間の間隔は耐圧の点から限界近くまで狭く形
成されており、容量を大きくするためには、第1の金属
膜33と第2の金属膜35との対向面積を大きく形成する必
要がある。しかし、対向面積を大きくすると、基板32表
面の広い面積をキャパシタのために占有することにな
る。このためMMICの小型化が困難となり、それに伴
い低コスト化も困難になる。
[Problems to be Solved by the Invention] Capacitor 31
The interval between both electrodes is formed to be close to the limit in terms of withstand voltage, and in order to increase the capacitance, the facing area between the first metal film 33 and the second metal film 35 is formed to be large. There is a need. However, when the facing area is increased, a large area on the surface of the substrate 32 is occupied by the capacitor. For this reason, it becomes difficult to reduce the size of the MMIC, and accordingly it becomes difficult to reduce the cost.

【0005】本発明では、かかる問題を解消し、しかも
微小な面積で大容量がえられる伝送回路素子を提供する
ことを目的とする。
It is an object of the present invention to provide a transmission circuit element which solves such a problem and which can obtain a large capacity in a small area.

【0006】[0006]

【課題を解決するための手段】本発明のキャパシタは、
基板上に該基板と垂直方向に延びる2枚の電極壁が一定
間隙を有して平行に配置され、該2枚の電極壁のあいだ
に誘電体膜が配置され、前記2枚の電極壁の前記誘電体
膜と反対側にそれぞれ前記電極壁に接続された接続配線
と保護膜とが形成されてなることを特徴とするものであ
る。
The capacitor of the present invention comprises:
Two electrode walls extending in a direction perpendicular to the substrate are arranged in parallel on the substrate with a constant gap, and a dielectric film is arranged between the two electrode walls. It is characterized in that a connection wiring and a protective film which are respectively connected to the electrode walls are formed on the side opposite to the dielectric film.

【0007】また、本発明のキャパシタの製法は、(a)
基板上に保護膜を設けると共に保護膜を設ける前または
保護膜を設ける途中または保護膜を設けたのちに一定間
隙を有する接続配線を形成し、(b) 前記接続配線の一定
間隙で対向した側の端部をそれぞれ通るように、前記保
護膜にそれと垂直方向に2つのエッチング溝を形成し、
(c) 該エッチング溝に金属材料を積層させて電極壁を形
成することを特徴とするものである。
The method of manufacturing the capacitor of the present invention is (a)
A connection wiring having a constant gap is formed on the substrate before or after the protection film is provided or during the formation of the protection film or after the protection film is provided. Forming two etching grooves in the protective film in a direction perpendicular to the protective film so as to pass through the respective end portions of
(c) A metal material is laminated on the etching groove to form an electrode wall.

【0008】また、本発明の半導体集積回路装置は、半
導体基板に形成された能動素子と該基板表面に形成され
たキャパシタを含む伝送回路素子とからなる半導体集積
回路装置であって、前記基板表面に形成される少なくと
も一つのキャパシタが請求項1記載のキャパシタである
ことを特徴とするものである。
The semiconductor integrated circuit device of the present invention is a semiconductor integrated circuit device comprising an active element formed on a semiconductor substrate and a transmission circuit element including a capacitor formed on the surface of the substrate, the surface of the substrate At least one capacitor formed in the above is the capacitor according to claim 1.

【0009】[0009]

【作用】本発明によれば、キャパシタは基板表面上にキ
ャパシタの両電極壁を縦方向に形成し、該2枚の電極壁
のあいだに誘電体膜を配置し、電極壁の誘電体膜側と反
対側には接続配線と共に保護膜が形成されているため、
容量の大きいキャパシタを形成するには、電極壁および
そのあいだの誘導体膜を表面側に積層することにより形
成できる。そのため、基板表面のキャパシタのための占
有面積は一定で所望の容量を有するキャパシタを形成す
ることができる。
According to the present invention, the capacitor has the electrode walls of the capacitor formed vertically on the surface of the substrate, and the dielectric film is arranged between the two electrode walls. Since a protective film is formed on the side opposite to the connection wiring,
In order to form a capacitor having a large capacity, it can be formed by laminating electrode walls and a dielectric film between them on the surface side. Therefore, it is possible to form a capacitor having a desired capacitance with a constant occupation area on the substrate surface.

【0010】また、本発明の製法によれば、前記電極膜
のあいだの誘電体膜と外側の保護膜を同一材料で形成
し、そののち電極膜形成場所をエッチングしてエッチン
グ溝を形成し、電極壁とする金属材料を蒸着またはスパ
ッタリング法により形成しているため、通常の半導体装
置などの製造と同様にCVD法、蒸着法、スパッタリン
グ法などの薄膜形成技術とフォトリソグラフィ工程との
組合わせで簡単に作製できる。
Further, according to the manufacturing method of the present invention, the dielectric film between the electrode films and the outer protective film are formed of the same material, and then the electrode film forming place is etched to form an etching groove, Since the metal material used for the electrode walls is formed by vapor deposition or sputtering, thin film formation techniques such as CVD, vapor deposition, and sputtering can be combined with photolithography as in the case of manufacturing ordinary semiconductor devices. Easy to make.

【0011】さらに本発明の半導体集積回路装置によれ
ば大容量のキャパシタでも小面積で立体的に形成でき、
小型の半導体集積回路装置がえられる。
Further, according to the semiconductor integrated circuit device of the present invention, a large-capacity capacitor can be three-dimensionally formed in a small area,
A small semiconductor integrated circuit device can be obtained.

【0012】[0012]

【実施例】つぎに図面を参照しながら本発明について説
明する。図1は、本発明の一実施例であるキャパシタ部
分を示す断面説明図、図2は図1のキャパシタを有する
高周波増幅回路の主要部分を示す平面配置図、図3は図
2の等価回路図である。
The present invention will be described below with reference to the drawings. 1 is a cross-sectional explanatory view showing a capacitor portion which is an embodiment of the present invention, FIG. 2 is a plan layout view showing a main portion of a high frequency amplifier circuit having the capacitor of FIG. 1, and FIG. 3 is an equivalent circuit diagram of FIG. Is.

【0013】本発明の半導体集積回路装置の構成要素で
あるキャパシタ1の構造を図1に基づき説明する。たと
えば、ガリウムヒ素(GaAs)などからなる半導体基
板2上にTi/Auの2層からなる接続配線3a、3b
が形成されている。この接続配線3a、3bはキャパシ
タを形成すべき場所の電極壁のあいだに相当する部分を
除去して間隙部Aが形成されている。その表面にはSi
2 、SiN、SiONなどからなる保護膜4が形成さ
れている。さらに、前記接続配線3a、3bの間隙部A
を形成している端部と接続され保護膜4で囲まれたTi
/Auなどからなる電極壁6a、6bが形成されてい
る。電極壁6a、6bは、前述の接続配線3a、3bの
端部とそれぞれ接続され、電極端子として他の素子と接
続されたり、外部に導出されている。その結果、電極壁
6aと電極壁6bとのあいだには、保護膜として形成さ
れた誘電体膜7が配置されており、電極壁6a、6bと
誘電体膜7によりキャパシタ1が形成されている。
The structure of the capacitor 1 which is a constituent element of the semiconductor integrated circuit device of the present invention will be described with reference to FIG. For example, on the semiconductor substrate 2 made of gallium arsenide (GaAs) or the like, connection wirings 3a, 3b made of two layers of Ti / Au
Are formed. The connection wirings 3a and 3b have a gap A formed by removing a portion corresponding to a portion between electrode walls where a capacitor is to be formed. Si on its surface
A protective film 4 made of O 2 , SiN, SiON or the like is formed. Furthermore, the gap A between the connection wirings 3a and 3b
Ti that is connected to the end part that forms the
Electrode walls 6a and 6b made of / Au or the like are formed. The electrode walls 6a and 6b are respectively connected to the end portions of the above-mentioned connection wirings 3a and 3b, and are connected to other elements as electrode terminals or led out to the outside. As a result, the dielectric film 7 formed as a protective film is disposed between the electrode walls 6a and 6b, and the capacitor 1 is formed by the electrode walls 6a and 6b and the dielectric film 7. .

【0014】叙上のように構成されるキャパシタ1は、
対向する電極壁6a、6bが垂直方向に形成されている
ため、半導体基板2の表面で占める面積は非常に小さく
なる。しかも、容量を大きくするため、電極壁を大きく
形成するばあいであも、基板と垂直方向に形成され、微
小な面積で大容量のキャパシタを形成することができ
る。
The capacitor 1 constructed as above is
Since the opposing electrode walls 6a and 6b are formed in the vertical direction, the area occupied by the surface of the semiconductor substrate 2 is extremely small. Moreover, in order to increase the capacitance, even when the electrode wall is formed large, it is possible to form a large-capacity capacitor formed in a vertical direction with respect to the substrate and having a minute area.

【0015】前述の例では接続配線3a、3bを半導体
基板2の直上に形成する例で説明したが、電極壁6a、
6bとそれぞれ接続されればよく、保護膜4の中に形成
されてもよく、また、保護膜4の表面に形成されてもよ
い。さらに、半導体基板上にキャパシタを形成する例で
説明したが、半導体素子を形成する必要がないばあい
は、絶縁基板上に形成してもよい。
In the above example, the connection wirings 3a and 3b are formed directly on the semiconductor substrate 2, but the electrode walls 6a,
It may be formed in the protective film 4 or may be formed on the surface of the protective film 4 as long as it is connected to each of 6b. Further, although the example of forming the capacitor on the semiconductor substrate has been described, the capacitor may be formed on the insulating substrate when it is not necessary to form the semiconductor element.

【0016】さらに、素子の立体化を図るばあい、電極
壁6a、6bの上部にさらに層間絶縁膜を形成して他の
伝送回路素子を形成することにより、容易に多層構造の
回路を作製することができる。
Further, in order to make the device three-dimensional, a multilayer structure circuit can be easily manufactured by further forming an interlayer insulating film on the electrode walls 6a and 6b to form another transmission circuit device. be able to.

【0017】前述の構成で、たとえば電極壁の高さが約
5μm、幅100 μm、間隔1μmで0.025 pFのキャパ
シタを形成できる。
With the above-described structure, for example, a capacitor having a height of electrode wall of about 5 μm, a width of 100 μm and an interval of 1 μm and a thickness of 0.025 pF can be formed.

【0018】つぎに、本発明のキャパシタ1の製法につ
いて説明する。
Next, a method for manufacturing the capacitor 1 of the present invention will be described.

【0019】まず基板上に保護膜を設けると共に、保護
膜を設ける前または保護膜を設ける途中または保護膜を
設けたのちに一定間隙を有する接続配線を形成する。具
体的にはガリウムヒ素(GaAs)などからなる半導体
基板2上にTi/Auの2層構造などからなる金属膜を
それぞれ0.01〜0.1 μm、0.5 〜2μm、蒸着またはス
パッタリング法などにより成膜し、フォトリソグラフィ
工程によりエッチングして接続配線3a、3bが間隙A
を介して対向するように形成する。その表面にSi
2 、SiN、SiONなどからなる保護膜4をCVD
法やスパッタ法などにより設ける。この保護膜の厚さ
は、形成しようとするキャパシタの容量に応じた面積で
決まるが、通常は2〜10μmで、幅(図面に垂直方向の
長さ)は1〜5μmに形成する。
First, a protective film is provided on the substrate, and before the protective film is provided, during the process of providing the protective film, or after the protective film is provided, connection wirings having a constant gap are formed. Specifically, a metal film having a Ti / Au two-layer structure or the like is formed on a semiconductor substrate 2 made of gallium arsenide (GaAs) by 0.01 to 0.1 μm, 0.5 to 2 μm, or by a vapor deposition or sputtering method. The connection wirings 3a and 3b are etched by the photolithography process to form the gap A.
Are formed so as to face each other. Si on its surface
CVD of a protective film 4 made of O 2 , SiN, SiON, etc.
Method or sputtering method. The thickness of this protective film is determined by the area corresponding to the capacitance of the capacitor to be formed, but is usually 2 to 10 μm and the width (length in the direction perpendicular to the drawing) is 1 to 5 μm.

【0020】この具体例では半導体基板上に接続配線3
a、3bを形成したのち保護膜を形成する例で説明した
が、この接続配線3a、3bは保護膜4を堆積する途中
に形成してもよいし、また保護膜4を堆積し終ったのち
の保護膜4の表面に形成してもよい。
In this specific example, the connection wiring 3 is formed on the semiconductor substrate.
Although the example of forming the protective film after forming a and 3b has been described, the connection wirings 3a and 3b may be formed during the deposition of the protective film 4, or the protective film 4 may be finished. It may be formed on the surface of the protective film 4.

【0021】つぎに前記接続配線の一定間隙で対向した
側の端部をそれぞれ通るように前記保護膜に保護膜と垂
直方向に2つのエッチング溝を形成する。具体例として
はフォトマスクでパターンニングしてプラズマエッチン
グして電極壁を形成する場所にエッチング溝を形成す
る。この2つのエッチング溝の間隔はキャパシタの誘電
体膜の厚さになり、面積と共にキャパシタの容量を決め
るのに重要な寸法となる。しかも前述の接続配線3a、
3bの端部がこのエッチング溝で挟まれた誘電体膜の中
まで入らないように形成する。このエッチング溝で挟ま
れた誘電体膜の幅は通常1μm位の幅になるように形成
されるが、使用する誘電体膜の比誘電率やキャパシタの
所望の容量によって変る。
Next, two etching grooves are formed in the protective film in the direction perpendicular to the protective film so as to pass through the ends of the connection wirings which face each other at a constant gap. As a specific example, an etching groove is formed at a place where an electrode wall is formed by patterning with a photomask and performing plasma etching. The distance between the two etching grooves is the thickness of the dielectric film of the capacitor, and is an important dimension for determining the capacitance of the capacitor together with the area. Moreover, the above-mentioned connection wiring 3a,
The edge of 3b is formed so as not to enter the dielectric film sandwiched by the etching grooves. The width of the dielectric film sandwiched between the etching grooves is usually formed to be about 1 μm, but it depends on the relative dielectric constant of the dielectric film used and the desired capacitance of the capacitor.

【0022】つぎに、前記エッチング溝に金属材料を積
層させて電極壁を設ける。具体例としては、基板上に形
成した接続配線3a、3bが残っているばあいはその上
にTi膜を蒸着法またはスパッタリング法により0.01〜
0.1 μm、ついでAu膜を蒸着法、スパッタリング法ま
たはメッキ法により保護膜の表面まで積層する。積層す
る電極壁の厚さ(高さ)が厚い(高い)ばあいはメッキ
法で行った方が蒸着法より1/4の時間で所望の厚さを
成膜できる。すなわち3μmの厚さの電極壁を形成する
のにメッキ法では2時間位、スパッタリング法では5時
間位、蒸着法では8時間位要する。
Next, an electrode wall is provided by laminating a metal material on the etching groove. As a specific example, when the connection wirings 3a and 3b formed on the substrate remain, a Ti film is formed on the connection wirings 3a and 3b by 0.01-
0.1 μm, and then an Au film is laminated up to the surface of the protective film by vapor deposition, sputtering or plating. When the thickness (height) of the electrode walls to be laminated is large (high), the plating method can form a desired thickness in 1/4 time as compared with the vapor deposition method. That is, it takes about 2 hours for the plating method, 5 hours for the sputtering method, and 8 hours for the vapor deposition method to form the electrode wall having a thickness of 3 μm.

【0023】こうしてエッチング溝を埋めるように金属
材料を積層することにより、誘電体膜7の両側に電極壁
6a、6bが設けられたキャパシタが形成される。
By laminating the metal material so as to fill the etching groove in this manner, a capacitor having electrode walls 6a and 6b on both sides of the dielectric film 7 is formed.

【0024】つぎに叙上のように構成されるキャパシタ
1を含む高周波増幅回路を作製した例を示す。
Next, an example in which a high-frequency amplifier circuit including the capacitor 1 configured as above is manufactured will be shown.

【0025】図2〜3に示されるように、高周波増幅器
などに用いられる高周波増幅回路は、半導体基板に能動
素子としてFET8、12が形成され、初段増幅用FET
8のゲート電極9が第1の端子10に電気的に接続され、
ドレイン電極11が段間容量を形成するキャパシタ1の電
極壁6aに電気的に接続され、増幅用FET12のゲート
電極13がキャパシタ1の垂直電極壁6bに電気的に接続
され、ドレイン電極14が第2の端子15と電気的に接続さ
れ、さらに前記FET8のソース電極16およびFET12
のソース電極17がそれぞれアース端子18に電気的に接続
されて構成されている。また、第1および第2の端子1
0、15の入力端子27および出力端子28側にはそれぞれ直
流カット用のキャパシタ19、20が直列に接続されると共
に、さらにインダクタ21、22を介して第1のバイアス端
子23および第2のバイアス端子24が形成され、DCバイ
アスを供給できるようになっている。さらに、FET12
のゲート電極13には、インダクタ25を介してDCバイア
ス端子26が形成されている(図3参照)。
As shown in FIGS. 2 and 3, in a high frequency amplifier circuit used for a high frequency amplifier or the like, FETs 8 and 12 are formed as active elements on a semiconductor substrate, and a first stage amplification FET is used.
The gate electrode 9 of 8 is electrically connected to the first terminal 10,
The drain electrode 11 is electrically connected to the electrode wall 6a of the capacitor 1 forming the inter-stage capacitance, the gate electrode 13 of the amplification FET 12 is electrically connected to the vertical electrode wall 6b of the capacitor 1, and the drain electrode 14 is 2 is electrically connected to the terminal 15 of the FET 2, and further includes the source electrode 16 of the FET 8 and the FET 12
Source electrodes 17 are electrically connected to ground terminals 18, respectively. Also, the first and second terminals 1
DC cut capacitors 19 and 20 are connected in series on the input terminal 27 and output terminal 28 sides of 0 and 15, respectively, and the first bias terminal 23 and the second bias are connected via inductors 21 and 22. A terminal 24 is formed so that a DC bias can be supplied. In addition, FET12
A DC bias terminal 26 is formed on the gate electrode 13 via the inductor 25 (see FIG. 3).

【0026】この半導体集積回路装置は、キャパシタ1
が従来のものに比べ微小な面積に配置されているため、
回路全体が小型化されている。
This semiconductor integrated circuit device has a capacitor 1
Is arranged in a smaller area than the conventional one,
The entire circuit is miniaturized.

【0027】[0027]

【発明の効果】本発明によれば、キャパシタを基板の表
面に対して垂直方向に電極壁を形成し、そのあいだ誘電
体膜を配置してキャパシタを形成しているため、容量を
大きくする目的で電極壁の面積を大きくしても、上方に
延びるだけで基板表面の面積は変わらず、微小な面積で
大きな容量がえられる。
According to the present invention, the capacitor is formed by forming the electrode wall of the capacitor in the direction perpendicular to the surface of the substrate and arranging the dielectric film therebetween to form the capacitor. Even if the area of the electrode wall is increased, the area of the substrate surface does not change only by extending upward, and a large capacitance can be obtained with a minute area.

【0028】また、半導体基板にFETなど高周波素子
が形成されると共に、基板表面に形成されるキャパシタ
が本発明のキャパシタで形成されることにより、チップ
面積の小さいモノリシックマイクロ波集積回路装置を形
成できる。さらには素子面積が小さくなる結果、素子間
を接続する配線も短くなり、マイクロ波帯域で起こりや
すい配線での相互干渉やノイズの発生も抑制でき、高特
性のモノリシックマイクロ波集積回路装置をうることが
できる。
Further, a high frequency element such as an FET is formed on a semiconductor substrate, and a capacitor formed on the surface of the substrate is formed by the capacitor of the present invention, whereby a monolithic microwave integrated circuit device having a small chip area can be formed. . Furthermore, as a result of the smaller element area, the wiring connecting the elements is shortened, mutual interference and noise generation in the wiring that tends to occur in the microwave band can be suppressed, and a monolithic microwave integrated circuit device with high characteristics can be obtained. You can

【0029】また装置の小型化に伴ない、最近の電子機
器の小型化に対応できると共に、コストダウンにも寄与
するという効果がある。
Further, with the miniaturization of the device, it is possible to cope with the recent miniaturization of electronic equipment and to contribute to cost reduction.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例である伝送回路素子のキャパ
シタ部分を示す断面説明図である。
FIG. 1 is a cross-sectional explanatory view showing a capacitor portion of a transmission circuit element that is an embodiment of the present invention.

【図2】半導体集積回路の一実施例の主要部分を示す平
面配置図である。
FIG. 2 is a plan layout view showing a main part of an embodiment of a semiconductor integrated circuit.

【図3】図2の等価回路図である。FIG. 3 is an equivalent circuit diagram of FIG.

【図4】従来のキャパシタの構造を示す平面図である。FIG. 4 is a plan view showing a structure of a conventional capacitor.

【図5】図4のキャパシタのV−V線断面図である。5 is a cross-sectional view taken along line VV of the capacitor of FIG.

【符号の説明】[Explanation of symbols]

1 キャパシタ 2 半導体基板 3a、3b 接続配線 4 保護膜 6a、6b 電極壁 7 誘電体膜 1 Capacitor 2 Semiconductor Substrate 3a, 3b Connection Wiring 4 Protective Film 6a, 6b Electrode Wall 7 Dielectric Film

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 基板上に該基板と垂直方向に延びる2枚
の電極壁が一定間隙を有して平行に配置され、該2枚の
電極壁のあいだに誘電体膜が配置され、前記2枚の電極
壁の前記誘電体膜と反対側にそれぞれ前記電極壁に接続
された接続配線と保護膜とが形成されてなるキャパシ
タ。
1. Two electrode walls extending in a direction perpendicular to the substrate are arranged in parallel on a substrate with a constant gap, and a dielectric film is arranged between the two electrode walls. A capacitor formed by forming a connection wire and a protective film, which are connected to the electrode wall, respectively, on a side of the electrode wall opposite to the dielectric film.
【請求項2】 (a) 基板上に保護膜を設けると共に保護
膜を設ける前または保護膜を設ける途中または保護膜を
設けたのちに一定間隙を有する接続配線を形成し、 (b) 前記接続配線の一定間隙で対向した側の端部をそれ
ぞれ通るように、前記保護膜にそれと垂直方向に2つの
エッチング溝を形成し、 (c) 該エッチング溝に金属材料を積層させて電極壁を形
成することを特徴とするキャパシタの製法。
2. (a) A protective film is provided on a substrate, and a connection wiring having a constant gap is formed before the protective film is provided, during the process of providing the protective film, or after the protective film is provided, and (b) the connection. Two etching grooves are formed in the protective film in a direction perpendicular to the ends of the wiring so as to pass through opposite ends at a constant gap, and (c) a metal material is laminated on the etching grooves to form an electrode wall. A method of manufacturing a capacitor characterized by:
【請求項3】 半導体基板に形成された能動素子と該基
板表面に形成されたキャパシタを含む伝送回路素子とか
らなる半導体集積回路装置であって、前記基板表面に形
成される少なくとも一つのキャパシタが請求項1記載の
キャパシタであることを特徴とする半導体集積回路装
置。
3. A semiconductor integrated circuit device comprising an active element formed on a semiconductor substrate and a transmission circuit element including a capacitor formed on the surface of the substrate, wherein at least one capacitor formed on the surface of the substrate. A semiconductor integrated circuit device comprising the capacitor according to claim 1.
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