JPH0653789A - Comparator circuit - Google Patents
Comparator circuitInfo
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- JPH0653789A JPH0653789A JP20377892A JP20377892A JPH0653789A JP H0653789 A JPH0653789 A JP H0653789A JP 20377892 A JP20377892 A JP 20377892A JP 20377892 A JP20377892 A JP 20377892A JP H0653789 A JPH0653789 A JP H0653789A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、オフセット電圧をキ
ャンセルすることができるコンパレータ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a comparator circuit capable of canceling an offset voltage.
【０００２】[0002]
【従来の技術】従来のコンパレータの例を図２に示す。
初めのクロックでスイッチ回路３を開き他のスイッチ回
路４〜８を閉じた状態にすると、容量１０に入力電圧Ｖ
ｉｎが取り込まれると同時に、増幅回路１のオフセット
電圧Ｖｏｆ１と、増幅回路２のオフセット電圧Ｖｏｆ２
の値に応じた電圧が容量１２と１３に蓄えられる。次の
クロックでスイッチ回路４〜８を開き、スイッチ回路３
を閉じた状態にすると、入力電圧Ｖｉｎと参照電圧Ｖｒ
ｅｆの差が増幅回路１と２を通して増幅されて出力され
る際に、２つの増幅回路１と２の持つオフセット電圧
は、すでに容量１２、１３に蓄えられた電圧とほぼ打ち
消し合うため、オフセット電圧の出力電圧に及ぼす影響
が低減されていた。2. Description of the Related Art FIG. 2 shows an example of a conventional comparator.
When the switch circuit 3 is opened at the first clock and the other switch circuits 4 to 8 are closed, the input voltage V is applied to the capacitor 10.
At the same time that in is taken in, the offset voltage Vof1 of the amplifier circuit 1 and the offset voltage Vof2 of the amplifier circuit 2
A voltage corresponding to the value of is stored in the capacitors 12 and 13. At the next clock, switch circuits 4 to 8 are opened and switch circuit 3
Are closed, the input voltage Vin and the reference voltage Vr
When the difference in ef is amplified and output through the amplifier circuits 1 and 2, the offset voltage of the two amplifier circuits 1 and 2 almost cancels the voltage already stored in the capacitors 12 and 13, so the offset voltage The effect on the output voltage was reduced.
【０００３】[0003]
【発明が解決しようとする課題】しかし、従来のコンパ
レータでは、出力電圧へのオフセット電圧の影響を低減
できるものの、増幅回路２の２つの入力端子の電位差が
増幅回路２のオフセット電圧に等しくならないために、
出力電圧に増幅回路２のオフセット電圧Ｖｏｆ２が現れ
るという課題を有していた。However, although the conventional comparator can reduce the influence of the offset voltage on the output voltage, the potential difference between the two input terminals of the amplifier circuit 2 is not equal to the offset voltage of the amplifier circuit 2. To
There is a problem that the offset voltage Vof2 of the amplifier circuit 2 appears in the output voltage.
【０００４】そこで、この発明の目的は、従来のこのよ
うな課題を解決するため、増幅回路２の２つの入力端子
の電位差が増幅回路２のオフセット電圧に等しくなるよ
うにして、出力電圧へのオフセット電圧の影響をなくす
ことにある。Therefore, in order to solve such a conventional problem, an object of the present invention is to make the potential difference between the two input terminals of the amplifier circuit 2 equal to the offset voltage of the amplifier circuit 2 so that the output voltage is increased. To eliminate the influence of the offset voltage.
【０００５】[0005]
【課題を解決するための手段】上記課題を解決するため
に、この発明は、コンパレータ回路の増幅回路２の出力
端子間にスイッチを設ける構成とした。そして、増幅回
路２の２つの入力端子の電位差が増幅回路２のオフセッ
ト電圧に等しくなるようにして、増幅回路２の持つオフ
セット電圧を打ち消す構成とした。In order to solve the above problems, the present invention has a structure in which a switch is provided between the output terminals of the amplifier circuit 2 of the comparator circuit. Then, the potential difference between the two input terminals of the amplifier circuit 2 is made equal to the offset voltage of the amplifier circuit 2 to cancel the offset voltage of the amplifier circuit 2.
【０００６】[0006]
【作用】上記のように構成されたコンパレータ回路で
は、初めのクロックで、参照電圧Ｖｒｅｆが入力される
スイッチ回路３を開き、スイッチ回路４〜９を閉じて、
入力電圧Ｖｉｎを取り込み、増幅回路１と２の入出力端
子をそれぞれある決まった電位に定める。このとき、増
幅回路１の入力端子間の電位差が０になるようにする
と、出力端子間の電位差は、増幅回路１のオフセット電
圧を利得倍した電圧になる。また、増幅回路２の出力端
子間の電位差が０になるようにすると、入力端子間の電
位差はちょうど増幅回路２のオフセット電圧と等しくな
る。これらの入出力端子の電位に応じた電圧が容量１０
〜１３に蓄えられる。In the comparator circuit configured as described above, the switch circuit 3 to which the reference voltage Vref is input is opened and the switch circuits 4 to 9 are closed at the first clock,
The input voltage Vin is taken in, and the input / output terminals of the amplifier circuits 1 and 2 are set to certain fixed potentials. At this time, if the potential difference between the input terminals of the amplifier circuit 1 is set to 0, the potential difference between the output terminals becomes a voltage obtained by multiplying the offset voltage of the amplifier circuit 1 by a gain. When the potential difference between the output terminals of the amplifier circuit 2 is set to 0, the potential difference between the input terminals becomes equal to the offset voltage of the amplifier circuit 2. The voltage corresponding to the potentials of these input / output terminals is the capacitance 10
Stored in ~ 13.
【０００７】次のクロックで、スイッチ回路４〜９を開
き、スイッチ回路３を閉じる。このとき２つの増幅回路
のオフセット電圧は、既に容量に蓄えられている電圧と
完全に打ち消し合うため、コンパレータ回路の出力端子
には、オフセット電圧に関係なく入力電圧と参照電圧の
差を利得倍した電圧が現れる。At the next clock, the switch circuits 4 to 9 are opened and the switch circuit 3 is closed. At this time, the offset voltage of the two amplifier circuits completely cancels the voltage already stored in the capacitor. Therefore, the output terminal of the comparator circuit gain-multiplies the difference between the input voltage and the reference voltage regardless of the offset voltage. The voltage appears.
【０００８】[0008]
【実施例】以下に、この発明の実施例を図面に基づいて
説明する。図１は、この発明によるコンパレータの構成
図である。増幅回路１と２は単電源動作とし、容量１１
の一方の端子とスイッチ回路５、６、８の一方の端子は
正電源電圧の半分に相当する電位に固定されているもの
とする。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram of a comparator according to the present invention. The amplifier circuits 1 and 2 operate on a single power supply, and the capacity 11
It is assumed that one terminal and one terminal of the switch circuits 5, 6 and 8 are fixed to a potential corresponding to half the positive power supply voltage.
【０００９】初めのクロックで、スイッチ回路３を開
き、その他のスイッチ回路４〜９を閉じる。このとき、
増幅回路１のオフセット電圧をＶｏｆ１、その利得をＡ
１とし、増幅回路２のオフセット電圧をＶｏｆ２、その
利得をＡ２とすると、 Ｖａ−Ｖｂ＝Ａ１・Ｖｏｆ１ Ｖｃ−Ｖｄ＝Ｖｏｆ２ となる。ここで、ＶａとＶｂは、それぞれ増幅回路１の
非反転出力端子と反転出力端子の電位を表し、ＶｃとＶ
ｄは、それぞれ増幅回路２の反転入力端子と非反転入力
端子の電位を表す。このとき容量１２、１３の電位差を
それぞれＶａｃ、Ｖｂｄとすると、 Ｖａｃ−Ｖｂｄ＝（Ｖａ−Ｖｃ）−（Ｖｂ−Ｖｄ） ＝Ａ１・Ｖｏｆ１−Ｖｏｆ２ となる。同時に、容量１０には入力電圧Ｖｉｎが蓄えら
れる。At the first clock, the switch circuit 3 is opened and the other switch circuits 4 to 9 are closed. At this time,
The offset voltage of the amplifier circuit 1 is Vof1, and its gain is A
1, the offset voltage of the amplifier circuit 2 is Vof2, and the gain thereof is A2, Va-Vb = A1.Vof1 Vc-Vd = Vof2. Here, Va and Vb respectively represent the potentials of the non-inverting output terminal and the inverting output terminal of the amplifier circuit 1, and Vc and Vb, respectively.
d represents the potentials of the inverting input terminal and the non-inverting input terminal of the amplifier circuit 2, respectively. At this time, when the potential difference between the capacitors 12 and 13 is Vac and Vbd, respectively, Vac-Vbd = (Va-Vc)-(Vb-Vd) = A1.Vof1-Vof2. At the same time, the input voltage Vin is stored in the capacitor 10.
【００１０】２番目のクロックで、スイッチ回路４〜９
を開き、スイッチ回路３を閉じると、 Ｖａ−Ｖｂ＝Ａ１（Ｖｉｎ−Ｖｒｅｆ＋Ｖｏｆ１） となる。ここで、 Ｖｃ＝Ｖａ−Ｖａｃ， Ｖｄ＝Ｖｂ−Ｖｂｄ であるから、 Ｖｃ−Ｖｄ＝（Ｖａ−Ｖｂ）−（Ｖａｃ−Ｖｂｄ） ＝Ａ１（Ｖｉｎ−Ｖｒｅｆ）＋Ｖｏｆ２ となる。増幅回路２の非反転出力端子の電位をＶ+ 、反
転出力端子の電位をＶ-とすると、 Ｖ+ −Ｖ- ＝−Ａ１・Ａ２（Ｖｉｎ−Ｖｒｅｆ） となって、増幅回路１と２のオフセット電圧が出力電圧
へ及ぼす影響がなくなり、入力電圧Ｖｉｎと参照電圧Ｖ
ｒｅｆの差が２つの増幅回路１と２の利得倍されて出力
端子から得られる。At the second clock, the switch circuits 4 to 9
When the switch circuit 3 is opened and the switch circuit 3 is closed, Va-Vb = A1 (Vin-Vref + Vof1). Here, since Vc = Va-Vac and Vd = Vb-Vbd, Vc-Vd = (Va-Vb)-(Vac-Vbd) = A1 (Vin-Vref) + Vof2. When the potential of the non-inverting output terminal of the amplifier circuit 2 is V + and the potential of the inverting output terminal is V − , V + −V − = −A1 · A2 (Vin−Vref), and The offset voltage has no effect on the output voltage, and the input voltage Vin and the reference voltage V
The difference in ref is multiplied by the gains of the two amplifier circuits 1 and 2 and is obtained from the output terminal.
【００１１】[0011]
【発明の効果】この発明は、以上説明したように、コン
パレータの増幅回路２の出力端子間に設けたスイッチ回
路を用いて、増幅回路２の２つの入力端子の電位差が増
幅回路２のオフセット電圧と等しくなるように、容量に
蓄える電圧を最適化することによって、増幅回路１と２
のオフセット電圧が容量に蓄えられた電圧と相殺され
て、コンパレータ回路の出力電圧がオフセット電圧の影
響を受けないようにすることができるという効果があ
る。As described above, according to the present invention, the switch circuit provided between the output terminals of the amplifier circuit 2 of the comparator is used, and the potential difference between the two input terminals of the amplifier circuit 2 is the offset voltage of the amplifier circuit 2. By optimizing the voltage stored in the capacitor so that it becomes equal to
The offset voltage of 1 is offset by the voltage stored in the capacitor, so that the output voltage of the comparator circuit can be prevented from being affected by the offset voltage.
【図１】本発明のコンパレータ回路の構成を示した説明
図である。FIG. 1 is an explanatory diagram showing a configuration of a comparator circuit of the present invention.
【図２】コンパレータ回路の従来の方法の説明図であ
る。FIG. 2 is an explanatory diagram of a conventional method of a comparator circuit.
１ 第１の増幅回路 ２ 第２の増幅回路 ３ 第１のスイッチ回路 ４ スイッチ回路 ５ スイッチ回路 ６ スイッチ回路 ７ スイッチ回路 ８ スイッチ回路 ９ スイッチ回路 １０ 容量 １１ 容量 １２ 容量 １３ 容量 1 1st amplifier circuit 2 2nd amplifier circuit 3 1st switch circuit 4 switch circuit 5 switch circuit 6 switch circuit 7 switch circuit 8 switch circuit 9 switch circuit 10 capacity 11 capacity 12 capacity 13 capacity
Claims (1)
の第１の入力端子に一端がそれぞれ接続される第１のス
イッチ回路及び第１の容量と、前記第１の容量の他端に
一端がそれぞれ接続される第２と第３のスイッチ回路
と、前記第１の増幅回路の第２の入力端子に一端がそれ
ぞれ接続される第２の容量及び第４のスイッチ回路と、
第２の増幅回路と、前記第１の増幅回路の第１の出力端
子と前記第２の増幅回路の第１の入力端子の間に接続さ
れる第３の容量と、前記第１の増幅回路の第２の出力端
子と前記第２の増幅回路の第２の入力端子の間に接続さ
れる第４の容量と、前記第２の増幅回路の第１の入力端
子と第１の出力端子の間に接続される第５のスイッチ回
路と、前記第２の増幅回路の第２の入力端子に一端が接
続される第６のスイッチ回路と、前記第２の増幅回路の
第１の出力端子と第２の出力端子の間に接続される第７
のスイッチ回路とからなるコンパレータ回路。1. A first amplifier circuit, a first switch circuit and a first capacitor each having one end connected to a first input terminal of the first amplifier circuit, and a first capacitor other than the first capacitor circuit. Second and third switch circuits whose one ends are respectively connected to the ends, and second capacitance and fourth switch circuits whose one ends are respectively connected to the second input terminals of the first amplifier circuits,
A second amplifier circuit, a third capacitor connected between a first output terminal of the first amplifier circuit and a first input terminal of the second amplifier circuit, and the first amplifier circuit A fourth capacitance connected between the second output terminal of the second amplifier circuit and the second input terminal of the second amplifier circuit, and a first input terminal and a first output terminal of the second amplifier circuit. A fifth switch circuit connected between them, a sixth switch circuit having one end connected to the second input terminal of the second amplifier circuit, and a first output terminal of the second amplifier circuit Seventh connected between the second output terminals
Comparator circuit consisting of the switch circuit of.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20377892A JPH0653789A (en) | 1992-07-30 | 1992-07-30 | Comparator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20377892A JPH0653789A (en) | 1992-07-30 | 1992-07-30 | Comparator circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653789A true JPH0653789A (en) | 1994-02-25 |
Family
ID=16479629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20377892A Pending JPH0653789A (en) | 1992-07-30 | 1992-07-30 | Comparator circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653789A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2402008A (en) * | 2003-04-30 | 2004-11-24 | Synad Technologies Ltd | Method and apparatus for dc offset control |
| JP2008153875A (en) * | 2006-12-15 | 2008-07-03 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
-
1992
- 1992-07-30 JP JP20377892A patent/JPH0653789A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2402008A (en) * | 2003-04-30 | 2004-11-24 | Synad Technologies Ltd | Method and apparatus for dc offset control |
| GB2402008B (en) * | 2003-04-30 | 2006-09-06 | Synad Technologies Ltd | Method and apparatus for DC offset control |
| US7295820B2 (en) | 2003-04-30 | 2007-11-13 | Synad Technologies Limited | Method and apparatus for DC offset control |
| JP2008153875A (en) * | 2006-12-15 | 2008-07-03 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
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