JPH06511585A - データ伝送の自動開始装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】

データ伝送の自動開始装置 関連出願についての説明 本願は、１９９２年７月２８日に出願され、発明の出願時に、現在の誼渡人に譲 渡された「ホストから独立したバッファ管理によるネットワーク・インタフェー ス」と題する係属中の米国出願第０７／９２１，５１９と関連するものである。 発明の分野 本願発明は、通信ネットワークとデータ処理装置間のインタフェース、特に通信 ネットワークをとおしてデータのパケット或いはフレームの伝送に関連するシス テムに関する。 関連技術の説明 データ通信システムは、しばしば送信側で作られたデータのパラケラトあるいは フレームの伝送に基づかれている。データのパケットあるいはフレームは通信シ ステムに含まれるネットワーク・プロトコルと互換性があるように設計される。 従って、伝送システムは、データ伝送の開始前にネットワーク・プロトコルに従 ってデータ・フレームを構成しなければならない。しばしば、伝送システムはネ ットワーク・アダプタに送られるデータのフレームが続く仕事を行う、例えば伝 送されるへきデータの第２のフレームを構成する前に伝送されているという承認 を待ってあろう。 幾つかのネットワーク・アダプタ・インタフェースは、伝送システムによって作 られたデータ・フレームは伝送システムによってダウンロードされ得る専用送信 バッファを有している。このフレームは、ネットワークにフレームを伝送するこ とに関連する媒体アクセス制御機能がフレームを首尾よく伝送するか、フレーム 伝送をキャンセルするまで、伝送データ・バッファに格納されている。もしフレ ーム伝送かキャンセルされれば、データは、伝送システムがフレームを伝送ため に第２の試みを開始するまで、伝送データ・バッファに保持されていてもよい。 伝送データ・バッファはＦ　Ｉ　Ｆ　Ｏ（ｆｉｒｓｔ−ｉｎ−ｆｉｒｓｔ−ｏｕ ｔ）システムとは区別される一＼きである。ＦＩＦＯシステムにおいては、伝送 システムはフレームのデータをＦＩＦＯにダウンロートする。一方、ネットワー ク・アダプタは伝送中にＦＩＦＯをアンロードする。ＦＩＦＯのデータは、伝送 データ・バッファのデータのように、媒体アクセス制御機能やホストによって残 したり、再使用することができない。 伝送データ・バッファは伝送システムがフレームを伝送データ・バッファに構成 したり、ダウンロードしたりすることを、またネットワーク・アダプタがフレー １９を伝送するようにする間に他の仕事をすることを可能にするけれとも、フレ ームの伝送は、完全なフレームがバッファにダウンロードされるまで遅らされる という欠点がある。従って、伝送データ・バッファ型のシステムはネットワーク ・スルーブツトを犠牲にしで、ホスト・システムを効率的に改善する。集中的な 通信の動作は特性を低下する。 更に、伝送データ・バッファを用いる従来のシステムはホストや伝送システムに 伝送Ｆ−夕・バ、ファを管理するように要求する。ネットワーク・インタフェー ス・コントローラは、インタフェース・コントローラ内とネットワークへのＦＩ ＦＯバッファを通してＤＭＡ技術を用いて、ホストが管理した伝送データ・ノく ソファからデータを転送する。 代表的な従来システムはナショナルセミコンダクタのＤＰ８３９３２Ｂ、システ ム−オリエンｒソド・ネットワーク・インタフェース・コントローラ（ＳＯＮＩ Ｃ）およびインテル８２５８６　ＬＡＮコープロセツサ（ｃｏｐｒｏｃｅｓｓｏ ｒ）を有している。 簡素化ＦＩＦＯを基本としたシステムから利用可能な通信スループ・ソトを維持 している間、伝送データ・バッファの利点を与えることが必要である。 本発明の概要 本発明は、専用伝送バッファを有するネットワーク・インタフェースにおけるデ ータ伝送の開始のために、提供する。本システムは、ホストコンピュータによっ て伝送バッファに作られるデータのフレームを伝送するための論理装置を有して いる。また、ホストによって伝送バッファにダウンロードされるフレームのデー タ量は伝送バッファに残っているフレームのデータ量のスレッショルドを判定す るために監視される。スレッショルドの判定はフレームの大部分が伝送バッファ に残っていることを示すとき、およびフレームの全てのデータを伝送バッファに 転送する前に、ネットワーク・インタフェース・コントローラはフレームの伝送 を開始するための論理装置を有している。本発明の第１の特徴においては、監視 論理装置はスレッショルド・メモリを有しており、このメモリはスレッショルド 値を格納するためのホストコンピュータおよびホストへステータス情報（状態情 報）を記入するための論理装置によってプログラム可能である。従ってスレッシ ョルド値は、変更可能なスレッショルド・メモリや記入されたステータス情報を 用いて、特性を最適化するためにホスト・システムによってセットすることがで きる。 本発明の他の特徴によれば、伝送バッファは伝送記述子リングと伝送データ・バ ッファを有している。ホストシステムはアダプタが管理している伝送記述子リン グに伝送記述子を格納することによって、フレームを構成する。アダプタが伝送 記述子の処理を始めると、アダプタは記述子自身から直接データを取り上げ、記 述子において識別されるデータの伝送データ・バッファへのダウンロード処理を 開始する。スレッショルド・論理装置は記述子からの直接データ量を決定し、ダ ウンロード領域へのフレームのデータのダウンロードを監視する。組み合わせが スレッショルドに合致すると、フレームの実際の伝送が開始される。従ってフレ ームの伝送は、完全なフレームがダウンロード領域へダウンロードされる前に、 開始されてもよい。 よって、本発明はデータのフレームを構成し、伝送する場合に、集中的通信であ る応用に対しての通信スルーブツトを監視している間に、ホストシステムのため の柔軟性を非常に増加するネットワーク・インタフェース・コントローラ用のア ーキテクチャを提供する。 本発明のだの特徴および利点は図面の簡単な説明および請求範囲に基づいて理解 されるであろう。 図１は、本発明によるネットワーク・インタフェースを有するシステムの簡単な ブロック図である。 図２は、本発明による伝送システムの機能的ブロック図である。 図３は、本発明によるホストシステムとネットワーク・インタフェースの好まし い実施のブロック図である。 図４は、本発明を実施する図３のネットワーク・インタフェース・プロセッサの ブロック図である。 図４Ａは、図４のシステムに対する自律アクセス・アドレス・バスの構造を図示 する。 図５は、本発明による、アダプタを通してホスト・メモリ空間からネットワーク へのデータの流れを図示する。 図６は、本発明による、データ伝送に使用されるホスト・システムのアドレス空 間のマツプである。 図７は、ホスト・システムのアドレス空間と独立しているアダプタ・メモリのメ モリ・マツプである。 図８は、本発明の特徴によるトランススクリプト記述子のデータ構造を示す。 図９は、本発明による、伝送記述子リング・バッファと伝送データ・バッファ、 及び伝送オペレーション中に用いられるポインタの管理を示す。 図１０Ａ−１０Ｅは、伝送記述子リング・バッファと伝送データバッファ用のポ インタの管理を示す図である。 図］ｌは、図４のネットワーク・インタフェース・コントローラ用の伝送機能に 用いられるデータバス演算を示す論理装置図である。 図１２は、図４のネットワーク・インタフェース・アダプタ用の伝送開始制御論 理装置の論理装置図である。 図１３、は図１２の論理装置用の伝送開始スレッショルド・レジスタの論理装置 図である。 図１４は、図１３の伝送開始スレッショルド・レジスタの状態図である。 図１５は、図１２のダウンロート比較論理装置の論理装置図である。 図１６は、図１２の直接データ比較器の論理装置図である。 図１７は、図１２の論理装置におけるデータ利用制御機能の状態図である。 図１８は、本発明による、伝送論理装置の簡単なブロック図である。 好適実施例の説明 本発明の好適実施例の詳細な説明は図面を参照してなされる。図１および図２は 本発明によるデータ通信システムの概観図を示している。図３から図１０Ａ−図 １０Ｅは、データ構造とデータの流れ含む、本発明の好ましい実施の詳細な説明 を与える。図１１−図１８は、本発明の伝送特徴を実施するための論理装置の実 行を与えている。 ］、　システムの概要 図１は、伝送バッファ・メモリで利用できるバイト数がプログラムされたスレッ ショルドを越えると、ネットワーク上にフレームの送信を開始することを自動的 に可能にする専用伝送バッファ・メモリを用いる制御回路を有する、本発明によ るデータ通信システムを示している。図１に示されているように、通信データ用 のこのシステムは、参照番号１によって示されるホスト・データ処理システムを 有し、この処理システムはホスト・システム・バス２、ホストＣＰＵ３、ホスト メモリ４及びバス２を介して全ての通信を行う他のホスト装置５を有している。 ネットワーク・インタフェース・アダプタ６はホストバス２に接続されている。 次に、アダプタ６は、同軸線、捩れ対導体、光ファイバー、サテライト、無線或 いは他の通信媒体のようなネットワーク媒体８に接続されているトランシーバ７ に結合されている。また、ネットワーク・アダプタ６は、インタフェース・コン トローラ６あるいはホストＣＰＵ３により管理され、与えられた特別な実施に依 存しているアダプタ・メモリ９に接続されている。更に、アダプタ６は、ホスト ・システムｌからアダプタ・メモリ９へのデータの伝送を監視するための開始伝 送論理装置６Ａを有している。開始伝送論理装置６ＡはホストＩからアダプタ６ へ伝送される与えられたフレームのためのスレッショルド判定を行う。スレッシ ョルドが適合されると、アダプタ６はネットワークを通してフレームの伝送を開 始する。勿論、これらの構成要素の池の幅広い変更が行われてもよい。例えば、 アダプタメモリ９は、ホストバス２に直接接続することも可能である。また多重 バス構造のものか利用されてもよい。 図２は本発明による開始伝送システムの機能的な構成要素を示している。図２に おいて、幾つかの機能ブロックが表されている。ホスト・コンピュータ或いは送 信システム３０は、ライン３２で示されたデータとライン３３で示された制御信 号を受信してホスト・インタフェース論理装置３１と通信する。ホスト・インタ フェース論理装置３１はライン３５を通して伝送バッファ３４にデータを送る。 またスレッショルド・論理装置３６はホストコンピュータ３ｏからフレーム・バ ッファ３４へのデータ伝送を監視するためにホスト・インタフェース論理装置３ １に結合される。ライン３７はスレッショルド論理装置３６とホスト・インタフ ェース論理装置３１との結合を示している。スレッショルド論理装置はスレッシ ョルド判定を行い、且つライン３８で示された信号を、例えばメディア・アクセ ス制御（Ｍｅｄｉａ　Ａｃｃｅｓｓ　Ｃｏｎｔｒｏｌ）　ＭＡＣ論理装置を有す る伝送論理装置３９へ発生する。伝送論理装置３９はライン４０を通してバッフ ァ３４からのデータを受信し、且つライン４１て示されたそのデータをネットワ ーク媒体４２へ供給する。 フレームバッファ３４に残されなければならないフレームのデータ量を示すスレ ッショルド値を格納するスレッショルド記憶装置４３は、そのフレームの伝送が 伝送りＭＡ論理装置及びＭＡＣ３９によって開始される前に、スレッショルド論 理装置３６に結合される。 好ましいシステムにおいては、スレッショルド記憶装置４３はホスト・コンピュ ータ３０によってプログラムすることができる。この実施例においては、スレッ ショルド記憶装置４３はインタフェース論理装置３１を通してホストによりアク セス制御なレジスタである。代わりに、スレッショルド記憶装置は製造中にセン トされるＲＯＭであってもよい。更に代わりのものとして、スレッショルド記憶 装置は、ＥＥＰＲ，ＯＭ、フラツシユＥＰＲＯＭ或いは他のメモリ記憶装置のよ うな不揮発性メモリにユーザが特定したデータを用いて実施されてもよい。 伝送論理装置３９は、ホスト・システムに記入するためにライン４４を通してホ スト・インタフェース３１に状況情報を供給する。状況情報は、実行中の状態の 表示を存し、且つスレノノヨルト記憶装置４３の値を最適化するためにホストに よって使用されることができる。 動作においては、ホストコンピュータはネットワーク媒体４２へ伝送されるべき データのフレームをつくる。ホストコンピュータ３ｏはホスト・インタフェース ３１を通してそのフレームを識別する。フレームの識別器に結合されたホスト・ インタフェースはフレームの記述に従ってホスト・コンピュータ３ｏからバッフ ァ３４ヘデータを移動する。スレッショルド３６はバッファ３４へのデータ伝送 を監視する。データのスレッショルド量がバッファ３４に残っていると、伝送論 理装置３９はフレームの伝送を開始するように命令される。従って、もし伝送論 理装置３９がホスト・コンピュータ３ｏからの進行中のダウンロードのフレーム 主題を伝送するために利用でき、バッファにダウンロードされているフレームが スレッショルド記憶装置４３によりセットされたスレシュホルトより大きく、且 つホスト・コンピュータ３０は、データの直接伝送が要求されることを示してい るならば、この動作は、完全なフレームがホスト・コンピュータ３ｏからバッフ ァ３４へ転送去れる前に、開始する。 上述のように、バッファ３４はホスト・コンピュータ３０により直接アドレス可 能であってもよく、好ましいシステムでは、ホスト・コンピュータ３ｏが伝送動 作に関連するデータと制御信号を書き込むホスト・アドレス空間の予め特定され た領域からなるホスト・インタフェース３１を通してアドレス可能である。従っ てホスト・インタフェース３１はその予め特定されたアドレス空間からバッファ およびホストと無関係なホスト・アクセス可能レジスタへのデータ伝送をマツプ する。 本発明の好適実施例の更に詳細な説明が図３に示されている。 図３は、本発明によるネットワーク・インタフェース・コントローラを有するコ ンピュータ・システムを図示したものである。コンピュータ・システムは、プロ セッサＩＯ、ホスト・メモリ１１及びＥＩＳＡバスのようなホスト・システム・ バス１３を通して全ての通信をする他のホスト装置Ｉ２を含むホスト・システム を有している。ホスト・システム・バス１３はホスト・システム・アドレス空間 を定義するアドレス・ラインを有している。典型的には、ＥＩＳＡバスに対して 、約４ギガバイトのホスト・アドレス空間を確立する３２のアドレス・ラインが ある。 ネットワーク・インタフェース・コントローラは、（Ｃａｄｅｎｃｅ、　Ｉｎｃ 、、　Ｓａｎ　Ｊｏｓｅ。 Ｃａ１ｉｆｏｒｎｉａの利用可能な）技術により公知のＶＥＲＩＬＯＧ設計装置 を用いて以下にａ括している機能を実行するために設計された応用特定集積回路 として、好適システムにおいて実施されているネットワーク・インタフェース・ プロセッサ！４を有している。このネットワーク・インタフェース・プロセッサ １４は適当なバッファを介してバス１３に結合されている。また、このネットワ ーク・インタフェース・プロセッサ１４はＲＡＭ１５．ＢｉＯ２ＲＯＭ１６とＩ ＮＦＯＥＥＰＲＯＭ１７、テストポート１８、エンコード／デコードチップ１９ 及びネットワーク・トランシーバ２０にも結合されている。次に、ネットワーク ・トランシーバ２０はネットワーク媒体に結合されている。 大多数の機能はネットワーク・インタフェース・プロセッサ１４に組み込まれて いる。好適実施例では、ホストシステムによりバスを通してアクセスできる全て のレジスタはプロセッサ１４かＲＡＭ１４の何れかにある。もしＲＡＭ１５にあ れば、それらのアクセスはネットワーク・インタフェース・プロセッサ１４によ って管理される。 ＲＡＭ１５はネットワーク・インタフェース・コントローラ上の第１の資源であ る。この資源はネットワーク・インタフェースの送受信動作に用いられるホスト ・アドレス空間の外部にあるバッファ・メモリを与える。このＲＡＭｌ５の構成 と利用に関する詳細は以下に説明される。 ＢｉＯ２ＲＯＭ＋６は、開始中のネットワーク・インタフェース・プロセッサ１ ４を介して、ホスト・システムの基本人出力コードへの拡張を与える。ＢｉＯ２ ＲＯＭ１６のためのアドレスとＢｉＯ２ＲＯＭ１６からのデータはＲＡＭｌ５に よって分割されているそれぞれのバス２１と２２を通してネットワーク・インタ フェース・プロセッサ１４へ結合される。 ＩＮＦＯＥＥＰＲＯＭＩ７は駆動装置、診断装置およびネットワーク管理ソフト ウェアにより用いられる臨界的なアダプタ特定データを格納する。このデータは 製造プロセス中に格納される。インタフェース・コントローラの開始中に、ＥＥ ＰＲＯＭＩ　７の内容は動作中の使用のためにＲＡＭ１５の予め特定された領域 にロードされる。 ナショナル　セミコンダクタ（Ｎａｔｉｏｎａｌ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ ）　８３９１マンチエスタ（Ｍａｎｃｈｅｓｔｅｒ　）エンコード／デコードチ ップのようなエンコード／デコードチップがインタフェース・プロセッサＩ６に 結合される。ＡＵＩ接続器に結合された信号はボード外のトランシーバの使用を 許容するために与えられる。 好適実施例におけるトランシーバ２０は薄いエサ−ネット（ｃｏａｘ／ＢＮＣ） 　ｈランシーバ或いは１０　Ｂ　ａ　ｓ　ｅ　Ｔ　（Ｔｙｐｅ　３／ＲＪ−４５ ）　）ランシーバの何れかを有している。トランシーバ２０用の制御信号はエン コード／デコードチップ１９上の変換論理装置を用いて、ネットワーク・インタ フェース・プロセッサ１４上に作られる。　テストポートＩ８は、好適実施例で は製造及び試験中に使用されるために与えられる。 ＩＩｌ、コントローラ機能ユニット 図４は機能ブロックとデータバスを有する、図３のネットワーク・インタフェー ス・プロセッサ１４のブロック図である。実際には、図示されている以外にもい ろいろなデータ・フロー径路の制御と関係する非常に多くの接続がなされている 。図示されたインタフェースはＲＡＭインタフェース５０、ホスト・バス・イン タフェース５１及びトランシーバ・インタフェース５２を存している。バス・イ ンタフェース５ＩはＥＩＳＡバスのために設けられているもので、バス上のマス ター或いはスレーブの何れかとして所定の時に動作する。図４に示された構成に おける各々の機能ユニットについて説明する。 Ａ、　ＥＩＳＡスレーブ・インタフェース５４ＥＴＳＡスレーブ・インタフェー ス５４によって、ネットワーク・インタフェース・コントローラによって管理さ れるレジスタ、およびバッファにアクセスするためのＥＩＳＡホストのバスが提 供される。このモジュールにはコントローラの構成レジスタが含まれており、ル ーティン信号のためにＥＩＳＡバスの粗コード化を行う。ＥＩＳＡスレーブ・イ ンタフェース５４は、コントローラ中に分布している個々のｌ／ジスタのアドレ ス指定に対する解釈は全く行わない。 ＥＩＳＡスレーブ・インタフェースは、連続的にＥＩＳＡアドレス・バスを監視 して、構成レジスタ、メモリ・マツプ・ネットワーク・レジスタ、あるいはアダ プタのＢｉＯ２ＲＯＭがアクセスされているかどうかの判定動作を行う。 更には、ＥＩＳＡハスがメモリ・スレーブ・サイクルを開始する度ごとにＥＩＳ Ａスレーブ・インタフェースは、サイクル・アービタ５６に対してサイクル・リ クエストを通知する。このサイクルが起こると、リクエストが許可されるまでの 間、ホスト・システムは待ち状態となる。 また、ＥＩＳＡスレーブ・インタフェースによって、残りのネットワーク・コン トローラに対する汎用３２ビツト・バス、インタフェースが提供される。このイ ンタフェースは汎用的な特性を有しているので、チップの他の部分の再設計を行 うことなしにマイクロチャネルなどのだの種類のバスに対して容易に設計を適合 させることが可能である。 ＥＩＳＡアドレス・バスのビット１４−２は、ラッチされて、他のモジュールを 通過していく。ア）・レスの最下位の２ビツト（１，０）は４バイト・イネーブ ルによ−）で表され、これはデータ転送サイクル全体を通して有効である。８ビ ツト・ハイドからなる４つのレーンによってスレーブ・データ・チャネルが構成 される。好適なシステムにおいては、データ・バスは実際には１対の単方向バス から成っており、そのうちの１つか書き込み用として、他方が読み取り用として 用いられる。データ書き込みバスは、スレーブ・インタフェースを介してＥＩＳ Ａデータ・バスへの接続を必要とする全てのモジュールに対して多重引込みの形 で結線される。読み取りバスは、多重化されＲＡＭインタフェース・モジュール ５０中にマスクによって形成される。ＥＩＳＡバスからの書き込みリクエストは 、サイクル・アービタ５６からの承認か得られるまで保持てきる。あるサイクル か保持されているとき、アダプタへのそのサイクルが終了する間、ＥＩＳＡバス を待機状懸から開放することができる。第１のサイクルがまた保留中となってい るときに、第２のサイクルがＥＩＳＡバスから発生されると、保留中の書き込み が実行されるまてＥＩＳＡハスの開放は延期される。この特定の実施例において は、ＥＪＳＡ読み取りのパイプライン方式による実行はサポートされていない。 また、ＥＩＳＡスレーブ・インタフェースは、ＥＥＰＲＯＭＩ　７へのインタフ ェースも提供する。このインタフェースは、ＥＥＰＲＯＭＩ７の内容をアダプタ ・メモリに対してリセットした後に転送するように動作する。 ＥＩＳＡスレーブ・インタフェース・モジュール５４は、主にＥＩＳＡバス仕様 のアダプタ構成と関連する多数のレジスタを有している。これらのレジスタは、 アダプタのメモリ・バス・アドレスおよび割り込みレベルのセットアツプ、トラ ンシーバのタイプの選択、ＢｉＯ２ＲＯＭのイネーブルなどを行うのに用いられ る。また、構成レジスタによって、ホストが明確にアダプタの種類を識別し、そ のアダブアを全体的にディスエーブルとする手段が与えられる。 Ｂ、ＥＴＳＡマスター・インタフェース５５ＥＩＳＡマスター・インタフェース ５５は、アップロードＤＭＡ５７およびダウンロードＤＭＡ５８からのＥＪＳＡ バスを介してのバス主要動作実行リクエストを処理するためのものである。好適 な実施例のＤＭＡ動作において用いられるバスト転送の実行においては、ＥＩＳ Ａバスは読み取りと書き込みとを混合して実行することを許容しないので、ＥＩ ＳＡマスター・インタフェース５５は自発的に保留中のアップロートとダウンロ ード要求との間での仲裁を行う。 バス主要転送は、アップロードＤＭＡ５７か、或いはダウンロードＤＭＡ５８か のどちらかによって必ず開始される。この転送は、この転送が終了したときにＤ ＭＡモジュールによって、或いはＥＩＳＡバス上の任意の装置の優先使用のため にＥＴＳＡマスター・インタフェースによって中断させることができる。 このように、ＥＩＳＡマスター・インタフェース５６の機能は、アップロードＤ ＭＡ５７、或いはダウンロードＤＭＡ５８のいずれか、或いはこれらの両方から の転送リクエストか保留されているときに、ＥＩＳＡバスへのアクセスに対する 仲裁を行うことである。ＥＩＳＡマスター・インタフェース５５は、バス上のア ドレス・スレーブを用いて、第１の転送を行うのに必要な信号の発信を行う。 これによって、ＥＴＳＡバス定義にしたがった動作が保証される。 また、このモジュールは、アダプタモート論理装置５９によってイネーブルされ たときには、リアルモード・セグメントの変換、すなわち、オフセット・アドレ スの２０ビツト線形アドレスへの変換も行う。 Ｃ９マスター／スレーブ・ユニオン・モジュール５３マスター／スレーブ・ユニ オン・モジュール５３は、ＥＩＳＡマスター・インタフェース５５とＥＩＳＡス レーブ・インタフェース５４とがＥＩＳＡバスへの接続を共用することを可能に するためのものである。このユニオン・モジュール５３は、主に一連の２：１マ ルチプレツクサによって構成されている。 Ｄ、　割り込みコントローラ・モジュール６０コントローラには、割り込みコン トローラ・モジュール６０が含まれている。 割り込みコントローラ・モジュール６０は、いろいろな割り込みの実行と、マス クおよびイネーブル／ディスエーブル機構を含む支持動作とを行う。割り込み信 号がコントローラ内部のいろいろなモジュールから発生されて、割り込みコント ローラ・モジュール６０まで送られてくる。すると、割り込みコントローラ・モ ジュール６０は、この割り込み信号を各種のイネーブルおよびマスクを通過させ てＯＲ動作を実行し、その結果をホスト・バスに送る。 割り込みコントローラ・モジュール６０は、割り込みが価値ある事象であるかど うかの検出やホストへの割り込みの承認を行うわけではない。割り込みコントロ ーラ・モジュール６０は、ＡＳＩＣに設けられた割り込み処理動作に用いられる 多数のレジスタを含んでいる。 Ｅ　アダプタ・モード・モジュール５９アダプタ・モード・モジュール５９は、 コントローラのいろいろな基本動作モートの設定とコントローラのいろいろな状 態の報告とを含む多くの機能を提供するものである。また、アダプタ・モード・ モジュール５９は、ホスト・システムが診断に用いるウィンドウ・レジスタのベ ース・アドレスの設定も行う。さらに、アダプタ・モート・モジュール５９は、 アダプタのリセット動作を行う。また、このモジュールは、コントローラ内部の いろいろなモジュール及びホスト・システムどの通信のための、デバイスによっ て実行される媒体アクセス・コントローラを識別する媒体アクセス・コントロー ラ識別レジスタを提供する。 Ｆ、　サイクル・アービタ・モジュール５６サイクル・アービタ・モジュール５ ６は、アダプタのＲＡＭに内蔵されているレジスタ或いはＡＳＩＣに内蔵されて いるレジスタへのアクセスを、ＲＡＭインタフェース５０を介しているいろなレ クエスタ間に分配するためのものである。 これによって、モジュールは優先順位によるオーバラン或いはアンダーランに悩 まされることなく、ＲＡＭにタイミングよくアクセスすることが可能となる。 Ｇ、　マルチキャスト・コンパレータ・モジュール６１図４に示されているコン トローラには、マルチキャスト・コンパレータ・モジュール６■が含まれている 。マルチキャスト・コンパレータ・モジュール６１は、アダプタ・モード・モジ ュール５９によってイネーブルにされると、受信したフレームの宛先アドレス・ フィールドとマルチキャスト・アドレス・テーブルの内容とをビットごとに比較 する。マルチキャスト・アドレス・テーブルがポストに作成されて、ＲＡＭ１５ に格納される。この比較において、個々のアドレスにもまた同報通信アドレスに も一致が見いだされない場合には、入力フレームは棄却される。 このようにして、マルチキャスト・コンパレータ・モジュール６１は、イーサネ ット受信モジュール６２と受信ＤＭＡモジュール６３の動作を監視し、何時新し いフレームが受信されるかの判定を行う。イーサネット・レシーバ６２によって 受信され、レシーバの並列インタフェース６４に供給された各バイトはマルチキ ャスト・コンパレータ・モジュール６１によってシャドーされる。次いで、これ らのバイトは、マルチキャスト・コンパレータ・モジュール６１がアクセスする こと力何能なマルチキャスト・アドレス・テーブルの中の存効なエントリーに対 して比較される。 マルチキャスト・コンツルータロ１はいマルチキャスト・アドレス・テーブルの 内容を作成したり、あるいは維持を行ったりすることはない。しかし、モジュー ルは、ホストのテーブルへのアクセスを検出し、ＲＡＭインタフェース・モジュ ール５０に対して適当なりダイレクション・オフセットを供給する。 Ｈ６統計量コントローラ・モジュール６５好適なシステムは、また統計量コント ローラ・モジュール６５も存している。 このモジュールは、コントローラのその他のいろいろなモジュール、特にイーサ ネット伝送モジュールとイーサネット受信モジュールの動作を監視し、当てはま る事象か発生する度に、ＲＡＭｌ５中に保持されている統計量を更新する。 ■、ダウンロードＤＭＡモジュール５８ダウンロードＤＭＡモジュール５８は、 データをホストシステムからアダプタ・メモリへバス・マスター・ダウンロード するリクエストを発するためのものである。次に、このデータは、アダプタのオ ンボード送信データ・バッファ内に保管され、直ちに送信するか、或いは後に送 信するかされる。 以下に説明するように、バッファ記述子が定義され、伝送データ・バッファのど れがか利用可能となると、直ちに、ダウンロー１”ＤＭＡモジュールはＥＩＳＡ マスター・インタフェース５５へのダウンロード・バス・マスター動作リクエス トを受け入れる。ダウンロートＤＭＡモジュール５８は、ホストおよびアダプタ のそれぞれの開始アドレスによって、指示されているとおりにデータを整列する ために必要とされるバックとアンパンツクとを含む全てのバイト整列を実行する 。 また、ダウンロードＤＭＡモジュール５８は、アダプタのＲＡＭの内部に伝送記 述子リング・バッファを維持するための論理装置を存している。ダウンロートＤ ＭＡモジュール５８は、ダウンロード動作の終了を指示するための割り込みを適 当なモートて発生する。また、ダウンロードＤＭＡモジュール５８は、伝送りＭ Ａモノニール６７に、いつ伝送を開始するへきかを伝える。ダウンロードＤＭＡ 動作に必要となるいろいろなレジスタについては、以下に説明するが、これらの レジスタは、本発明のデータのバッファリング処理に直接必要となるものである 。 Ｊ、　伝送りＭＡモジュール６７ 伝送りＭＡモジュール６７は、ダウンロードＤＭＡ論理装置５８の指示に従って 、伝送記述子バッファから、或いは伝送データ・バッファから、或いはこれらの 両方からのバイトを、以下に説明するようにフェッチする。さらに、フェッチさ れたバイトは順次イーサネット伝送モジュール６６に供給される。 こうして伝送りＭＡモジュール６７は、伝送記述子リング・バッファの内容を読 み取って、即値データの内容と伝送すべきフレーム全体の長さを判定する。もし 、指定されたフレームがネットワーク仕様と合わない場合、例えば８０２．３の 最小値よりも短く、且つアダプタがそのようにイネーブルされているような場合 には、このモジールは、無定義のデータ・バイトをパッディングしてイーサネッ ト伝送モジュール６６にさらに供給する。 Ｃ３ＭＡ／ＣＤネットワークにおける衝突再試行は、伝送りＭＡモジュール６７ によって処理される。衝突かイーサネット伝送モジュール６６から通知された場 合には、伝送りＭＡモジュール６７はバッファ中のフレーム記述子を再解釈する ことによって、同しフレームの再受入れを行う。 もし、可能であるならば、また伝送終了条件が満たされている場合には、伝送終 了割り込みが発生されて伝送りＭＡモジュール６７の割り込みコントローラ６０ による処理が行われる。 また、伝送が終了すると、伝送りＭＡモジュール６７は、アダプタの送信記述子 リング・バッファに適当なフレーム状態を記憶する。 また、伝送に利用可能なデータがショートフォールを起こすと、伝送りＭＡモジ ュール６７はアンダーラン条件を検出する。 伝送りＭＡモジュール６７の動作に必要なレジスタについて再度さらに詳細に説 明する。 Ｋ、イーサネット伝送装置モジュール６６イーサネツト伝送装置モジユール６６ は、８０２．３標準ネツトワークのための伝送に関連する媒体アクセス制御機能 を提供する。このモジュールは、伝送りＭＡモジュール６７から並列データバイ トを受取り、８０２．３のアクセス規則を適用して直列データを外部エンコーダ ／デコーダ・チップに対して供給する。 Ｌ、イーサネット受信装置モジュール６２同様に、イーサネット受信装置モジュ ール６２は、本質的に８０２．３を具現化したものである。このモジコールは外 部エンコーダ／デコーダから直列データを受取り、そのデータに対して８０２． ３の規則を適用して並列形式のデータを生成し、受信ＤＭＡモジュール６３の使 用に供する。このようにイーサネット伝送装置６６とイーサネット受信装置は標 準Ｃ３ＭＡ／ＣＤ動作を実行する。 Ｍ、　受信ＤＭＡモジュール６３ 受信ＤＭＡモジュール６３は、伝送りＭＡモジュール６７と相補的な動作を行う ものである。このモジュールは、イーサネット受信装置６２がら並列データバイ トを受取り、これをアダプタの受信リング・バッファに保管する。 受信ＤＭＡモジュール６３は、イーサネット受信装置から受け取ったバイトを３ ２ビツト・ワードにアッセンブルしてからアダプタのＲＡＭに格納するようにす るためのものである。フレームの受信終了時点において、フレームの状態と長さ が受信リング・バッファ内に記憶され、ホストシステムの使用に供される。 また、以下に説明するように、受信ＤＭＡモジュール６３は、アダプタのＲＡＭ 内に受信バッファ・リングを形成して、これを保持する。更に、「ルック・バッ フアコレジスタを配置することによって、以下に説明するように、受信ＤＭＡモ ジュール６３によって処理された受信データをホストが見ることか可能にされる 。 また、受信ＤＭＡモジュール６３は、割り込み通知信号を適当な条件のもとで処 理する。 Ｎ　アップロートＤＭＡモノ１−ル５７アツプロードＤＭＡモジトル５７は、Ｒ ＡＭインタフェース５０を介して受信バッファからホストシステムへのデータの 転送を行う。従って、受信リング・バッファは、受信ＤＭＡモジュール６３によ って管理され、またアップロートＤＭＡ５７によって解釈が行われる。実際のバ ス・マスター転送は、ＥＩＳＡマスター・インタフェース・モジュール５５によ って実行される。 アップロードＤＭＡモジュール５７は、受信ＤＭＡモジュール６３によって受信 リング・バッファに記憶された、受信フレームの位置と長さを含むデータ構造の 解釈を行う。またアップロードＤＭＡモジュール５７は、ホストシステムが定義 した転送記述子を読み取って、何バイトのフレームを転送しようとしているのか 、およびそのフレームをホスト・メモリのどこへ転送しようとしているのかを判 定する。 ホストの有効な転送リクエストに応答して、アップロードＤＭＡモジュール５７ は、ＥＩＳＡマスター・インタフェース・モジュールからのバス・マスター・サ イクルを行うようにリクエストする。 また、アップロードＤＭＡモジュール５７は、受信ＤＭＡモジュール６３じよア ップロードＤＭＡモジュール５７との間でのインターロックを用いてホストシス テムへの転送速度を低減し、受信ＤＭＡモジュール６３を介して受信されたフレ ームが先走ることを防ぐ。最後に、このモジュールは、転送終了を示す割り込み を生成し、ホストの使用に供する。 ０、ＲＡＭインタフェース・モジュール５０ＲＡＭインタフェース・モジュール ５０は、ＲＡＭのアドレス指定を行うのに必要となるいろいろな動作のためのマ ルチプレクサとマスクとを提供するものである。このモジュールは、いろいろな アドレスとデータソースをいっしょに多重化して、ＲＡＭのアクセス・サイクル のためのパラメータを形成するものである。 このモジュール５０は、ホストシステムが読み取ることができるコントローラの いろいろなその他のモジュールからデータを寄せ集めるものである。更に、この モジュールは、データに対してマスクを施して用いられない上位ビットを強制的 にゼロとし、データ・ワードをラッチしてマルチサイクル読み取りを行う。 Ｐ、ＪＴＡＧモジュール 図示されていないか、コントローラには、ＪＴＡＧモジュールが含まれている。 これは１９９０年５月２１日のＩＥＥＥ標準１１４９．１１９９０に定められて いる状態機械を具現化したものである。このモジュールによって、製造において 、ＡＳＩＣのビンのスキャン・テストか可能となる。 Ｑ、　自律アクセス・アドレス・バス定義マルチキ４・スト・コンパレータ６１ 、統計量コントローラ６５、ダウンローＦＤＭＡ５８、伝送りＭＡ６７、受信Ｄ ＭＡ６３、ＥＩＳＡスレーブ・インタフェース５４、およびアップロードＤＭＡ ５７は、全て自律アクセス能力をＲＡＭインタフェース５０を介してアダプター のＲＡＭに要求する。自律アクセスはホスト・バス上に発生する全てのサイクル と無関係に発生するものである。 この要求は、ＲＡＭインタフェース５０によって使用するためのアドレス情報を 発生し、通信するの能力を要求する。受信ＤＭＡ６３、伝送りＭＡ６７およびダ ウンロー　ドＤＭＡ５８に対す場合、能力はオフセットバスを作動するＤＭＡ論 理装置によって含まれている。自律アクセスに専用の同様なオフセットバスは統 計量コントローラ６５、アンプロードＤＭＡ５７及びマルチキャスト・コンパレ ータ６１によって使用のために提供される。 図４Ａは自律アクセス・アドレス・バスの構造を図式的に定義している。いろい ろな機能的なモジュールには、図４に示されたと同し参照番号が与えられている 。 マルチキャスト・コンパレータ６１は、マルチキャスト・アドレス・テーブル内 の個々のロケーションをアドレスするためのＲＡＭインタフェース５０に可変オ フセットを供給するために、マルチキャスト・オフセット・バス（６：　２）を ドライブする。有効な値は関連する自律アクセス・サイクル中に表わされる。 統計量コントローラ６５は、アダプタのＲＡＭの統計領域内の個々のロケーショ ンをアドレスするためのＲＡ〜１インタフェース５０に可変オフセットを供給す るために、統計量オフセット・バス（７：　２）をドライブする。有効な値は関 連する自律アクセス・サイクル中に表わされる。 アップロー）”ＤＭＡ５７は、受信バッファ・リング内の個々のロケーションを アドレスするためのＲＡＭインタフェース５０に可変オフセットを供給するため に、アップロードＤＭＡオフセット・バス（１４：　２）をドライブする。有効 な値は関連する自律アクセス・サイクル中に表わされる。 ダウンロードＤＭＡ５８は、自律サイクル中にＲＡＭの伝送バッファ／伝送記述 子領域へ可変オフセットを供給するためにダウンロードＤＭＡオフセット・バス （１２：　２）をドライブする。ダウンロードＤＭＡ論理装置５８によって発生 された２つの選択信号は２つのＲＡＭ領域間を区別するために用いられる。また 、ダウンロードＤＭＡ５８は、ダウンロードＤＭＡ５８からＲＡＭインタフェー ス５０へ延びている３２ビツト・データ・バスのとのバイト・レインが有効なデ ータを存しているかを示すために、ダウンロードＤＭＡバイト・イネーブル〔３ ：０〕を発生する。有効な値は関連する自律サイクル中に表わされる。 受信ＤＭＡ６３は、ＲＡＭの２２にバイト受信バッファ領域内の可変オフセット を運ぶために受信ＤＭＡオフセット・バス（１４：　２）をドライブする。 最後に、伝送りＭＡ論理装置は、自律サイクル中のＲＡＭの伝送バッファ／伝送 記述子領域へ可変オフセットを供給するために、伝送りＭＡオフセット・バス（ １２：　２）をドライブする。伝送りＭＡ６７によって発生された２つの選択信 号は２つのＲＡＭ領域間を区別するために用いられる。 ＩＶ、伝送および受信におけるデータの流れとデータ構造図５は、本発明のアダ プタにおけるデータの流れを図示したものであり、特にホスト・インタフェース 、アダプタ・メモリ、およびネットワークのインタフェースについて伝送および 受信におけるデータの流れを強調して示したものである。 先にも述べたように、ホストシステムは、ホストバスのアドレスによって定義さ れるホストメモリ空間（全体を１００として図示）を有している。このホストメ モリ空間のあらかじめ指定されたブロック１０１が、アダプタのインタフェース ・アドレスのために確保される。アダプタは、ホスト・バスを介したアダプタ・ インタフェース・アドレス・ブロック１０１内へのアクセスに対して応答するホ スト・インタフェース＋０２を含んでいる。また、アダプタには、ホストから独 立したメモリ１０３が含まれている。ホスト・インタフェースは、指定されたア ドレス・ブロック１０１と独立メモリとの間での転送データの動作を行う。また 、アダプタは、アダプタ・メモリに接続されているネットワーク・インタフェー ス論理装置１０４を含んでいる。ネットワーク・インタフェースは、独立メモリ １０３の中のバッファおよびネットワーク・トランシーバ１０５からのデータ転 送の管理を行う。ネットワーク・トランシーバ１０５は、データをネットワーク 媒体１０６に対して供給する。 ホスト・インタフェース論理装置は伝送処理において用いられる伝送記述子論理 装置とダウンロードＤＭＡ理装置（全体を１０７として図示）、および受信処理 において用いられるビュー論理装置、転送記述子論理装置、およびアップロード ＤＭＡ論理装置（全体を１０８として図示）を有している。基本的には、これら のモジュールはホスト・システムによるアダプタ・インタフェース・アドレス・ ブロック１０１への読み取り／書き込みに応答して、独立メモリ１０３とホスト とのあいだのデータ通信の管理を行うものである。これによって、ホストは受信 および伝送動作におけるアドレスの翻訳とバッファの管理動作とから全く開放さ れる。 ネットワーク・インタフェース論理装置１０４は、伝送りＭＡ論理装置（総括的 に１０９として図示）と受信ＤＭＡ論理装置（総括的に１１０として図示）とを 有している。伝送りＭＡ論理装置１０９は、以下に説明するようにアダプタ・メ モｉ月０３に記憶されている記述子に応じて、データを独立アトブタ・メモリ１ ０３から取り出して、ネットワーク・トランシーバ１０５に移動させる。同様に 、受信ＤＭＡ論理装置１１０は、データをネットワーク・トランシーバ１０５か ら独立アダプタ・メモ１月０３中に移動させる。このように、ネットワーク媒体 １０６からのすべてのデータ通信は、ホストから独立したメモ１月０３に直接的 に結合される。次に、ホスト独立メモ１月０３からの通信は、ホスト・メモリ空 間のメモリ・マツプ領域に応じて、ホスト・インタフェース論理装置＋０２によ って制御され、これによりネットワークとの通信に必要なプロトコル・ソフトウ ェアか非常に簡略化されるのである。 図６は、ホスト・インタフェースによって使用されるホスト・アドレス・ブロッ ク＋０１のマツプの略図である。好適なシステムでは、このブロック内のアドレ スは、ホストにとってはホストのアドレス空間の連続した８にのブロックのメモ リ・マツプ・レジスタのように見える。 ＥＩＳＡの実施例の場合は、ブロック１０１の中の「レジスタ」あるいはマツプ された領域は、倍長ワードのアドレスごとに区切って配置されており、従ってア ドレスは４０倍数となっている。多くの「レジスタＪが倍長ワードの数倍（５０ ９もの大きな量）のメモリ空間を占める。 「レジスタ」は、ホストのアドレス空間の任意のあらかじめ指定されたブロック にメモリマツプされているが、ホスト・システムがこれらのレジスタに対して実 行する読み取りあるいは書き込みは、実際には、直接的にアダプタ・メモリに対 してアクセスがなされる訳ではない。メモリ・マツプ空間へのアクセスは、ホス ト・システムに対して透過的なホスト・インタフェース論理装置１０４によって 翻訳されて実行される。従って、アダプタのメモリは、ホストのアドレス空間お よびホストの管理から独立している。図６は、これらのレジスタへのアクセスに 用いられるホスト・アドレス空間のマツピングの概略を示したものである。これ らのレジスタに含まれる主要なものとしては、００１０　（ｈｅｘ）のオフセッ ト位置の伝送領域レジスタ（ｔｒａｗｉｔ　ａｒｅａ　ｒｅｇｉｓｔｅｒ）　（ ＸＭ　ＩＴ　ＡＲＥＡ）　、０８００（ｈｅｘ）のオフセット位置の転送領域レ ジスタ（ｔｒａｎｓｆｅｒ　ａｒｅａ　ｒｅｇｉｓｔｅｒ）（ＸＦＥＲＡＲＥＡ ）　、およびｌ　ＯＱＣ（ｈｅｘ）のオフセット位置のルック・バッファ（ＬＯ ＯＫＢＵＰ）がある。状態、統計量、情報、および指示レジスタが、多数、領域 内にバランスして分布している。 ｒＸＭＩＴ　ＡＲＥＡＪ　レジスタは、ホストが伝送記述子をアダプタに書き込 むために用いられる。伝送記述子については、以下に詳細に説明するが、コンパ イルしてフレームとして伝送すべきデータを識別するデータを含んでおり、また 即値データを含むことができる。００１０（ｈｅＸ）のオフセット位置のｒＸＭ ＩＴ　ＡＲＥＡ、Ｊは、はぼ２にハイドのサイズを有している。このデータは、 以下に説明するように、独立アダプタ・メモリの中の伝送記述子リングにマツプ される。 アダプタ・インタフェース・ホスト・アドレス・ブロックの中の０８００（ｈｅ ｘ）のオフセット位置のｒＸＦＥＲＡＲＥＡＪは、およそＩＫバイトのバッファ であり、これを介して転送記述子かアダプタの独立メモリに書き込まれる。 １００Ｃ（ｈｅＸ）のオフセット位置（７）ｒＬＯＯＫＢＵＦＪ　Ｉｔ、およそ ２にバイトのバッファであり、これによってホストの独立アダプタ・メモリ内の 受信リング・バッファへのリード・オンリー・ウィンドウが提供される。受信プ ロセスの詳細は、　［ホストから独立したバッファ管理によるネットワーク・イ ンタフェース」と題する出願に述べられている。 図７は、アダプタのホスト独立メモリのマツプを示したものである。このメモリ 構成は、独立メモリの中のオフセット０の位置のおよそ３にバイトの伝送データ ・バッファ、オフセット０ＣＯＯ（ｈｅｘ）の位置のおよそ５にバイトの伝送記 述子リング、オフセット２０００（ｈｅｘ）のおよそ２２にバイトの受信バッフ ァ・リング、およびオフセット７８００（ｈｅＸ）の位置のおよそＩＫバイトの 転送記述子領域とから成っている。メモリの中の最後の３領域には、アダプタの 使用に供されるアダプタ情報、ネットワーク統計量、およびマルチキャスト・ア ドレス・テーブルが記憶される。 好適なシステムにおいては、アダプタは、伝送バッファ、受信バッファ、統計構 造、およびいろいろな状態レジスタと統計量レジスタのために３２にバイトのＳ ＲΔＭ（スタティックＲＡＭ）を用いる。図５に定義されているアダプタのメモ リの中のい（っかの領域によって被定義データ構造が提供される。 Ａ、　伝送データ・バッファ 上記のように、伝送データ・バッファは、３にバイトを占める。この領域は、２ つの１．５にバッファに分割される。これらのバッファは、バス・マスター転送 によってアダプタにダウンロードされるデータだけを記憶する。コントローラは 、伝送データ・バッファと伝送記述子の即値データ部分の両方の内容を用いれフ レームをカプセル化して伝送する。アダプタは、起動時のデフオールドとしてメ モリの基底に最も近いバッファを選択し、その後は自動的にバッファの使用を変 更していく。 伝送バッファは、ダウンロードＤＭＡ論理装置と伝送りＭＡ論理装置とによって 共同使用される。伝送りＭＡ論理装置は、バッファＯからバッファｌに切り換え たり、あるいは元に戻したりすることか自由にできる。唯一存在する制約は、伝 送開始スレッシュールド・レジスタによってさだめられる伝送データの使用可能 性である。伝送りＭＡモジュールは、ある１つの伝送を終了したときにはいっで も１つのバッファから他のバッファへ切り換わることができる。このバッファの 切り換えは、伝送が成功したかどうかとはかかわりなく、また、前回の伝送にお いてマスター・ダウンロード・データが用いられていたかどうかとはかがわりな く起こる。 ダウンロードＤＭＡモジュールは、切り換わろうとしている相手のバッファが伝 送りＭＡモジュールによって用いられていない場合においてだけ、あるバッファ から他方のバッファへ切り換わることができる。ダウンロードＤＭＡは、伝送記 述子の処理を終了する度ごとに、以下に説明するように、直前の記述子中に何ら かのバス・マスター動作が呼び出されていたかどうかにはかかわりなく、あるバ ッファから他のバッファに切り換わろうと試みる。ただし、伝送りＭＡモジュー ルが使用中のバッファに切り換わらない。 Ｂ、　伝送記述子 伝送記述子は、伝送を保留しているフレームを定義し、また伝送されたフレーム の状態を保持するものである。これらの記述子は可変長であり、上記のように５ にバイト・リング・バッファに連続的に配置される。最初に配置される記述子は 倍長ワードごとに区切られて配置されなければならない。図８ａに伝送記述子の データ構造を示す。 伝送記述子領域に記述されるエントリーの全体の内容は、ホスト・プロセッサか ら図６に示されている「伝送領域Ｊを介して供給されるデータをそのまま丸ごと コピーしたものである。しかし、　「伝送プロトコル識別子」と［伝送フレーム 状態Ｊレジスタのフォーマットを要求に応じるため、またフレーム伝送とバッフ ァ管理に関する充分な情報を供給するために、１つの値を再配置し、また幾つか を自動的に保存することが必要である。 ホスト・プロセッサの「伝送領域」への書き込みは、最初に書き込まれる値、即 ち［伝送プロトコル識別子」と「伝送リクエスト処理Ｊの値がリング内の次に利 用可能なデータ構造内の５番目の３２ビツト・ワードの位置（１０（ｈｅｘ）の オフセット位置）で終わるように、アダプタによって自動的にオフセットがかけ られる。これは「伝送リクエスト処理Ｊの値が［媒体アクセス・コントローラ識 別子」の値に予約されている場所にホストによって書き込まれることを意味して いる。「伝送リクエスト処理」の値がアダプタのＲＡＭに書き込まれると、アダ プタは直ちに、５番目の３２ビツト・ワード記憶場所の最下位１６ビツトの内容 を４番目の３２ビット・ワード記憶場所の最上位１６ビツトにコピーする必要が ある。［伝送リクエスト処理Ｊのコピーを行った後に、アダプタは「媒体アクセ ス・コントローラ識別子Ｊ　（ＭＡＣＩＤ）の値を［「媒体アクセス・コントロ ーラ識別子Ｊ　１．／ジスタから検索して、これを「伝送リクエスト処理」によ って空けられた場所に書き込む。フレームの送信が終了した後に、４番目の３２ ビツト記憶場所（Ｃ（ｈｅｘ）のオフセット位置）の最下位１６ビツトが伝送フ レーム状態に置き換えられる。 「次の記述子ポインタ」のエンｉ・リ−は、［送信バッファ・カウント」と「伝 送即値長さ」の値がアダプタによって更新することができる。 「伝送領域」レジスタに書き込まれるデータは正確な順序で正しい位置に書き込 まれるようになされるので、これらの２つの値の書き込みは容易に検出すること が可能であり、これらを用いて、値をＲＡＭから検索する必要なしに、次の記述 子の開始の判定に必要とされる記述子のサイズを算出することができる。 最後の「伝送データ長」の値がアダプタに書き込まれてしまえば、フレームの長 さを算出して、これをデータ構造の「フレーム長」の位置を保管することが可能 である。またこの値は、ホストが直ちに使用できるように、コントローラ・チッ プの中の「伝送フレーム長」レジスタにコピーされる。 １１下の数ハラグラフにおいて、伝送記述子データ構造の各フィールドについて 定義する。 ［次の記述子ポインタ」の値は、次の記述子の最初のワード゛を指し示すもので ある。この値は、ホストが「伝送待ち行列状態」を読み取ると直ちに更新される 。 定義された１次の記述子ポインタ」は、これによって指し示された場所か妥当な 記述子を含んでいるということを必ずしも意味するものではない。これは、単に 次の妥当な記述子が定義されるとしたら、これをとこに発見することができるか を示すだけに過ぎない。 「フレーム長」フィールドはアダプタによって計算されて更新される。フレーム の長さは、「伝送データ長」の値と「伝送即値長さ」の値とをすべて計算するこ とによってめられる。この結果として得られる和が伝送フレームの全バイト数で ある。もしもこの和が８０２．３最小フレーム長よりも小さい場合には、和を最 小−ム長の値と等しくなるように設定する。この和は、伝送記述子の「フレーム 長」の行に書き込まれ、　「伝送フレーム長」レジスタを介してホストが利用で きるようになされる。 「伝送失敗」フィールドは、伝送が終了した後にイーサネット・トランスミッタ から寄せ集めた状態ビットからなるエラー・コードを含む。このフィールドは「 伝送失敗」レジスタにマツプされ、ホストがアクセスできるようになされる。 「伝送リクエスト処理」の値は、伝送りＭＡコントローラによって解釈され、関 連するフレームの伝送の試みが終了したことの指示信号を発するべきかどうかが 判定される。もし、このフィールドがゼロでなければ、指示信号が発せられる。 また、伝送記述子リングの中のフレームのエントリーは、ホストが伝送状態を調 べることができるようになるまで保持される。指示信号が発せられているときに は、　「伝送リクエスト処理」、　「伝送状態」、　［伝送プロトコル識別子」 、　［媒体アクセス・コントローラ識別子」の各フィールドをホストが利用可能 なようになされる。もし、「伝送リクエスト処理」がゼロである場合には、ホス トに何らかの指示を行うことなく、伝送終了後に伝送記述子待ち行列エントリー が破棄さある。伝送アンダーライン状懸は、　［伝送リクエスト処理」がゼロで あるかどうかにはかかわりなく通知される。 「伝送状態」フィールドは、関連するフレームの送信状態を含むものである。 このフィールドの内容は、伝送の試みが終了した直後に更新される。リターン・ コードが「伝送状態」レジスタ定義に定義される。 このフィールドの［伝送プロトコル識別子」の値は、伝送が終了したときに、ホ ストがフレームと係わる特定のプロトコルを識別するのに使用するためたけに　 −待ち行列内に維持される。このようにすることによって、複数のプロトコルを 同時にもちいることが可能となる。［伝送プロトコル識別子」と「伝送リクエス ト処理」の両方によって、アダプタを通過するフレームが一意的に識別される。 「媒体アクセス・コントローラ識別子」は、　「伝送プロトコル識別子」と同様 に、待ち行列中に保持されて、イ云送終了時に使用される。しかし、ホストはこ の値を「伝送領域Ｊ　［／ジスタを介してアダプタに書き込むことはしない。そ うではなく、ホストはこの値をいったん「媒体アクセス・コントローラ識別子」 レジスタ中に記憶し、その後、この値を、　［伝送リクエスト処理」がその最終 的な位置にコピーされた後に、アダプタに応じて記述そデータ構造中に保管する 。 ［伝送バッファ・カウント」フィールドの内容は、ホストが「伝送領域」へ書き 込むことによって供給される。このフィールドは、伝送フレームを構成するのに 用いられるホストのメモリ内のバッファの数を指定する。各バッファは、２つの 伝送データ・バッファのうちの１つが利用可能となると、直ちにホストのメモリ からアダプタの伝送データ・バッファにリストされた順序に従って転送される。 もしも［伝送バッファ・カウント」がゼロである場合には、このフレームに対し ては、バス・マスター動作は実行されない。 「伝送即値データ長」フィールドはホストから「伝送領域Ｊに対する書き込みに よって定められ、ホストから供給されようとしている「即値」データのバイト数 を表すものである。このフィールドがゼロである場合には、次の３２ビツト・ワ ード位置が最初のホスト・データ・バッファ記述子を含んでおり、バス・マスタ ー・サイクルにおいてフレーム全体がアダプタに転送される。「伝送即値データ 長」の値は、必ずしも４の倍数である必要はない。最初のホスト・データ・バッ ファ記述子の位置は次のように定められる。 記述子オフセット＝（（伝送即値データ長）＋３）＆ｆｆｆｃ　（ｈｅｘ）＋１ ８　（ｈｅｘ）可変長の「即値データ」フィールドは、ホストが「伝送領域」へ のメモリ書き込みを用いてアダプタに保管する即値データを含む。このフィール ドの長さは０から１．５１４バイトの範囲で変わる。即値データは、伝送に際し て、アダプタによって伝送フレームのプリアンプルと伝送バッファ・データ（も し存在すれば）との間に挿入される。一般に、即値データは宛先アドレス、発信 元アドレス、およびプロトコル特有のヘッダー・データで構成される。しかし、 伝送フレーム全体を即値データであると見なすこともできる。このようにすると 、アダプタは、伝送フレームの残りをヘエッチするためのバス・マスター動作の 実行が全く必要な（なる。「伝送即値データ長」がゼロである場合には、このフ ィールドはスキップされて、フレーム全体がホスト・メモリ中のデータ・バッフ ァ中に存在するものと仮定される。もし、「伝送即値データ長」が倍長ワードの 整数倍以外の長さを指定している場合には、ホストは最も近い４０倍数に丸めて 、そのバイト数だけ書き込みを行うことができる。「伝送即値データ長」を越え る余分のバイトは無視され、伝送フレームの一部として含まれることはない。 「伝送即値データ長」フィールドは、ホスト・データ・バッファ記述子当たりの ２つのエントリーのうちの１つであり、関連するホスト・バッファのバイト・数 を定義するものである。この値は４の倍数である必要はない。 ３２ビツトの「伝送データ・ポインタ」の値は、関連するホスト・データ・バッ ファの物理開始アドレスである。この値は４の倍数である必要はない。 ■、　伝送処理 図９は、アダプタ上の独立メモリ内の伝送データ・バッファと伝送記述子リング ・バッファの管理に用いられるネットワーク・インタフェース・ロツジクとホス ト・インタフェース論理装置とについて示したものである。ホスト・インタフェ ースの側の論理装置には、ホスト記述子論理装置１５０とダウンロードＤＭＡ論 理装置１５１とが含まれる。ホスト記述子論理装置１５０およびダウンロードＤ ＭＡ論理装置１５１は「伝送領域」レジスタ、［伝送終了スレッショルド」レジ スタ、　「伝送失敗」レジスタ、　「伝送フレーム状態」レジスタ、［伝送プロ トコル識別子」レジスタ、　「伝送待ち行列状態」レジスタ、　「伝送開始スレ ッショルド」レジスタ、を含む伝送“レジスタ”を介してホスト・アドレス空間 に接続される。これらのレジスタの詳細については以下に説明する。 図８ａに示されている記述子は、アサブタのホストの独立ＲＡＭの伝送記述子領 域に、ホストにはる「伝送領域」アドレス・ブロックへの書き込みによって記憶 される。３つの異なった処理が、記述子待ち行列のエントリーに対してなされる 。ホストは、最初に伝送記述子を作成するための書き込みを行い、バッファのデ ータをホストのメモリから伝送データ・バッファに移動させるためのバス・マス ター・ダウンロード、および記述されたフレームのネットワークへの伝送を行う 。最初の２つの処理は、ダウンロードＤＭＡ論理装置１５１およびホスト記述子 論理装置１５０において行われる。伝送は、伝送りＭＡ論理装置１５５によって 実行される。伝送記述子リング・バッファ１５２内の記述子の数と状態とは、ホ ストの書き込み、ダウンロード、および伝送処理の相対速度に従ってアダプタの 動作過程において変化する。 ダウンロードＤＭＡ論理装置１５１ないの２つの変数によって伝送記述子待ち行 列の状態が記述される。「ゼロ・ダウンロード保留」は、ダウンロードＤＭＡ論 理装置１５１によるダウンロード処理が未だ行われていない完全フレーム記述子 が存在しないことを示すものである。「ゼロ・フレーム存在」変数は、すでにダ ウンロード処理が終了したけれども伝送がすんでいない記述子が存在しないこと を示す。 これらの伝送機構を構成している３つの処理の各々が記述子待ち行列を指し示す それぞれのポインタの集合を保持する。 ホスト記述子論理装置１５０は、アダプタ・メモリ上の伝送記述子リング・バッ ファ１５２のポインタの生成を行う。これらのポインタは、現在のホスト記述子 ポインタ“ＣＨＤ“およびホスト書き込みポインタ“ＨＷ”として表されている 。現在のホス１〜記述子ポインタＣＨＤは、ホストによって現在書き込みが行わ れているか、あるいは書き込まれようとしている記述子のベース・アドレスを指 し示す。ホスト書き込みポインタＨＷは、（ＣＨＤポインタが指し示している） カレント記連子内のホストが次に書き込みを行おうとしている位置を指し示す。 すなわち、ＨＷポインタは、ホストがカレント記述子を完成するために書き込み を行おうとしている「伝送領域Ｊアドレス・ブロック内のオフセットを予測する ものである。 ホスト・システムから「伝送データ・バッファ０Ｊ１５３と［伝送データ・バッ ファＩＪ１５４へのダウンロードを管理している間に、ダウンロードＤＭＡ論理 装置１５１は３つのポインタとバッファ選択信号を生成する。ダウンロードＤＭ Ａ論理装置１５１によって生成さたポインタはバス・マスター・ダウンロードＤ ＭＡ論理装置１５１によって現在処理されている記述子のベース・アドレスを指 し示す現在のダウンロード記連子ポインタＣＤＤを含んでいる。ダウンロードＤ ＭＡ論理装置によって生成される第２のポインタは、現在の伝送データ・バッフ ァ（「伝送データ・バッファ０」または「伝送データ・バッファｌ」のいずれか ）内のダウンロード処理によってデータが書き込まれている位置を指し示すダウ ンロード・ポインタＤＤを含む。ダウンロードＤＭＡ論理装置１５１によって生 成される第３のポインタは、カレント・ダウンロード・バッファＣＤＢポインタ を含む。ＣＤＢポインタは、ＣＤＢポインタによって指し示されている伝送記述 子内の、現在ダウンロード処理がなされているホスト・メモリの仕様が存在する バッファ記述子を指し示す。 また、ダウンロードＤＭＡ論理装置は、バス・マスター動作において、ダウンロ ードＤＭＡ論理装置からデータの転送を行う相手先のカレント伝送データ・バッ ファ１５３と１５４を、発見的に示されているように、信号ＢＵＦＩ１０を用い て選択する。 伝送りＭＡ論理装置＋５５は、伝送処理のための３つのポインタの生成を行う。 これらのポインタのうちにカレント伝送記述子ＣＸＤポインタが含まれるが、こ のポインタは、伝送論理装置１５５によって現在処理が行われている、伝送記述 子リング・バッファ１５２内の記述子のベース・アドレスを指し示すものである 。 伝送読み取りＸＲポインタは、カレント記述子あるいはカレント伝送データ・バ ッファ（１５３または１５４）ないの、伝送処理において、伝送すべきデータの 読み取りが行われている位置を示すものである。 伝送末端ポインタ（ＸＴ）は待ち行列のバックエンドを指し示すものである。 このＸＴポインタは、伝送をすでに終了したけれともステータス情報がホストシ ステムによって読み取られていないフレームが存在する場合には、ＣＸＤポイン タではなく伝送記述子リング・バッファ１２内の古い記述子を指し示す。 好適なシステムにおいては、ホストに対する伝送終了指示信号の生成に関して２ つの動作モードが存在する。以上のパラグラフにおいて説明したホスト書き込み 、バス・マスター・ダウンロード、および伝送処理に関連するデータ構造におい て、「ダウンロード伝送終了」変数が偽である場合には、伝送が終了したときあ るいは「伝送終了スレッショルド」　（以下に説明）が満たされたとき（こ、指 示信号の発生が行われる。一方、「ダウンロード伝送終了」が真である場合（二 番よ、ダウンロードＤＭＡ論理装置１５１は、状態の読み取りがまだ行われて０ なし１フレームの追尾を行う。このモードでは、ホストは、フレームのダウンロ ードにおおいて、フレームの伝送終了指示信号を受け取る。従って、ホストがそ の指示信号に応答することができるようになる以前にフレームを伝送すること力 （可能である。 このような状態においては、　［伝送末端」はもはや記述子リング・）＜・ソフ ァな（１の最も古い有用なエントリーを定義することができなし１゜従って、フ レーム状態処理が必要である。フレーム状態ポインタＦＳは、このモード（こお し１て、ホストによる状態の読み取りがまだ行われていない最も古０記述子のベ ース・アドレスを指し示すものである。ＦＳポインタは伝送処理と関連するもの であるので、図９の伝送りＭＡ論理装置１５５に示した。しかし、好適なシステ ムにお０て番よ、１（Ｓポインタは、ダウンロートＤＭＡ論理装置１５１の方に 論理的な接続力くなされる。 また、伝送りＭＡは、カレント伝送フレームを構成するカレント伝送データ・バ ッファ１０３あるいは１０４を、発見的に図示されてし）るよう（こ、信号ＢＵ ＦＯ／１を用いて選択する。 ホストからアダプタへのインタフェースを見ると、あた力１も、あら力Ａじめ指 定されたアドレス・ブロックの１組のレジスタの集合である力１のよう（二見え る。伝送に必要となる重要な゛レジスタ“について次にその概要を説明する。 Δ、　伝送領域 このレジスタの目的は、ホストがアダプタに対して、（もし残りのフレーム力く あるとしたら）即値データとホストのメモリ・システムのと°こ（こ残りのフレ ームか存在するかを表すデータ構造を供給するための機構を提供することである 。アダプタはこの情報を伝送記述子リング１２内に記憶し、記述されてしするこ のフレー１、か最終的に伝送できるようになったときに用し）る。 アダプタは、データが書き込まれているアドレスと書き込まれている順序とから 、そのデータが何を表すのかを判定する。アダプタへのデータの書き込みは、図 ６に関連して先に説明した構造と順序とを用いて行われねばならない。 バス・マスター・ダウンロードは、記述子が「伝送領域」に書き込まれ、［伝送 待ち行列状態」　（以下に説明）がホストによって読み取られた後に、開始され る。 いったん、ホストが伝送記述子バッファ構造の「伝送領域」への転送を終了して しまうと、ホストは、　「伝送フレーム長」を読み取って、ホストが伝送フレー ム内に含むように指定したバイト数を判定することができる。次に、　［伝送待 ち行列状態」を読み取り、他のフレームをこのレジスタに書き込むことが可能な ようにＣＨＤポインタを進めることが必要である。「伝送待ち行列状態」の読み 取りの後において、「伝送領域」が再び満たされるまで、「伝送フレーム長」は 無定義状態となる。 ネットワークへの実際のフレームの伝送は、次の２つの条件が満たされたときに 開始する。：　（１）フレーム全体がアダプタのＲＡＭへコピーされたとき、［ 伝送開始スレッショルド」　（後に説明）条件がみたされているか、あるいは［ 伝送開始スレッショルド」がゼロである場合。（２）以前から待ち行列状態にあ るリクエストが存在しない場合。もし、　「伝送開始スレッシタルト」バイト以 上の即値データが「伝送領域」に書き込まれた場合には、［伝送待ち行列状態」 を読み取る前に開始される。 ホストがデータを「伝送領域」に書き込んでいるときに、アダプタが「伝送領域 」の資源を使い果たしてしまった場合には、ホストが「伝送待ち行列状態」の読 み取りを行ったときに、ホストに対して６の値が戻される。記述子バッファの容 量を越えた書き込みはアダプタにすでに待ち行列状態にあるデータには何らの邪 魔することはないてあろう。 伝送フレーム宛先アドレスおよび発信元アドレスは、ホストからの各伝送フレー ムごとにアダプタに対して、明示的に供給されなければならない。この情報は、 即値データの一部として供給するともてきるし、あるいは、もし即値データが存 在しない場合には、記述子に指定された最初のデータ・バッファの最初の１２バ イトとして供給するようにもできる。 本質的に、ホストは、フレームの各バイトの供給を「伝送領域」レジスタを介し て、あるいはダウンロードＤＭＡ動作によって、フレーム・デリッミタの初めと フレーム検査シーケンス（ＣＲＣ）との間に行う。 Ｂ、　伝送終了スレッショルド ［伝送終了スレッショルド」は、伝送終了の早期指示信号のためのものである「 伝送終了スレッショルド」レジスタは、アダプタが「伝送終了」指示信号を発す る前に伝送すべき、あるいはアダプタへダウンロードすべき（アダプタ・モード に依存する）残りの伝送バイト数を指定するのに用いられる。このレジスタは１ ０からＯまでのビットだけで具現化される。もし、最大フレーム長よりも大きな 値が与えられると、この動作は正しく機能しない。この機能をディスエーブルす るときには、レジスタをＯにセットすればよい。［伝送フレーム長」の値（以下 を参照のこと）はどこで伝送フレームが終わるのかを判定するのにもちいられる 。 もし、このスレッショルドが大きすぎる値に設定されていると、アダプタが指示 信号に応答してしまう。もし、　「伝送フレーム状態」がｆｆ（ｈｅｘ）を返し た場合には、指示信号をわずかに遅らせるように［伝送終了スレッショルド」レ ジスタの値を低減することによって実現される。このレジスタの動作は、フレー ムの最初の６０バイトを伝送している間、ディスエーブルとされる。このレジス タはリセットによって０にクリアされる。 Ｃ１伝送失敗 「伝送失敗」は、伝送失敗の原因を返す。 このレジスタは、待ち行列中で待機していたフレームの伝送失敗原因を返す。 ０以外の値か返されたときには、伝送の試み中に１あるいはそれ以上のエラーに 遭遇したこを示す。 このレジスタの各ビットは以下のように定義される。 ビットＯＤＭＡアンダーラン ビット１　キャリアの不検出 ビット２　最大衝突 ビット３　ＳＱＥテスト失敗 このレジスタは、フレーム伝送の試みが成功したか失敗したかにかかわらず有効 なデータを含む。失敗がなりかた場合には、このレジスタはその値として０（ｈ 　ｅ　ｘ）を含む。このレジスタの内容は、フレームの送信が終了しく「伝送フ レーム状態」の低位バイトがｆｆ（ｈｅｘ）以外の値となる。）、「伝送プロト コル識別子」が読み取られる前において有効である。 データにアンダーラインが発生した場合には、宛先のデバイスが確実にそのフレ ームを不良フレームとして受取り、これを棄却するように、アダプタは強制的に そのフレームの送信中にＣＲエラーを発する。 Ｄ、伝送フレーム長 「伝送フレーム長」は、伝送すべきバイト数を返す。 レジスタは、待ち行列中でＣＸＤポインタによって示される現在の位置の伝送フ レーム記述子による伝送を待機している総バイト数を返す。この値は、即値デー タのバイト数とアダプタにダウンロードされたこのフレームに関するすべてのバ ッファ長フィールドの総数である。このレジスタによって返される値は、フレー ムの長さが６０バイトよりも短いときにアダプタによって行われるパッディング の影響をなんら受けない。 「伝送フレーム長」レジスタは、ホストが最後のバイトを「伝送領域」に書き込 んだ直後に有効となり、「伝送待ち行列状態Ｊを読み取った後の最後の書き込み が［伝送領域」に行われるまで有効である。 Ｅ、伝送フレーム状態 「伝送フレーム状態」は、伝送の試みの結果を返す。 このレジスタの最下位の１６ビツトは、待ち行列中で待機していたフレームの伝 送の試みについての状態を返す。最上位の１６ビツトは、そのフレームの［伝送 リクエスト処理」を返す。伝送が成功したときには、値としてｘｘｘｘｏｏ。 Ｏ（ｈｅｘ）（ＸＸＸＸはこの特定のフレームの「伝送リクエスト処理」である 。 が返され、一方、伝送が失敗した場合には、ＸＸＸＸ０ＯＯａ　（ｈｅｘ）が返 される。アダプタが、衝突の後の伝送再試行処理を行っている場合には、ｘｘｘ ｘｏｏｆｅ（ｈｅｘ）が返される。伝送がまだ信号中である場合には、　「伝送 フレーム状態」は、ＸＸＸＸ０Ｏｆ　ｆ　（ｈｅｘ）を返す。 もし、フレームの送信が成功しなかった場合には、伝送が失敗した具体的な理由 を「伝送失敗」によって知ることができる。「伝送プロトコル識別子」を読み取 って、もし次に伝送されるフレームがあれば「伝送フレーム状態」がこの次に伝 送されるフレームに進められる。　「伝送フレーム状態」を読み取ったときに、 状態の値として“再試行”が返された場合には、この［伝送フレーム状態」の読 み取りによって同時に「送信終了」指示信号がクリアされる。 Ｆ、伝送プロトコル識別子 「伝送プロトコル識別子」は、伝送フレームのプロトコル識別子を返す。 アダプタが待ち行列で待機していたフレームの伝送の試みを終了し、その状態を 指示すると、直ちに、ホストは「伝送プロトコル識別子」を読み取って、そのフ レームを識別することが可能である。ここで返される値は、フレームを［伝送領 域Ｊに待機させる際に、「伝送プロトコル識別子」フィールドに書き込まれた値 と同じ値である。 このレジスタの読み取りが行われると、「伝送フレーム状態」の値として“再試 行”が読み取られた場合を除いて「伝送終了」指示信号がクリアされる。「伝送 フレーム状態」の読み取りによって、“再試行”が読み取られた場合には、「伝 送終了」がクリアさｆる。 「伝送プロトコル識別子」の値は、３２ビツト・レジスタの上位１６ビツトに存 在する。このレジスタの最下位の１６ビツトは、「媒体アクセス・コントローラ 識別子」レジスタに書き込まれる「媒体アクセス・コントローラ識別子」を返す 。倍長ワード読み取りによって、これらの両方の値が同時に返される。 多数のフレームを伝送待ち行列中に待機させて、多数伝送を行わせることが可能 である。［伝送プロトコル識別子」の両ワードを読み取ると、　［伝送フレーム 状態」の終了状態および「伝送失敗」が進められ、また、もし次のフレームが存 在すれば、　「伝送プロトコル識別子」が伝送したフレームの次のフレームに進 められる。 Ｃ９伝送待ち行列状態 ［伝送待ち行列状態」は、伝送フレームを待ち行列中に待機させた結果を返す。 「伝送待ち行列状態」レジスタ読み取ることによって、ホストが伝送フレームを 「伝送領域」に待ち行列として待機させた試みの結果が返される。 ２（ｈｅｘ）−成功：リクエストされた伝送を待ち行列中へ待機させるのに成功 した場合には、この値が「伝送待ち行列状態」を読み取ったときに返される。 ６　（ｈｅｘ）−資源の使い果たし：アダプタが待ち行列記憶用ＲＡＭを使い果 たしてしまった場合には、状態の値として６　（ｈｅｘ）が返される。 ７（ｈｅｘ）−長過ぎるフレーム：伝送しようとしている単一のフレームの総バ イト数が最大フレーム長をこえている場合には、このレジスタは７（ｈｅｘ）を 返す。 ａ（ｈｅｘ）−順序違反：データが順番通りに「伝送領域」に書き込まれなかっ た場合には、このエラー・コードが返される。 ｆｆ（ｈｅｘ）−アダプタの準備未了二　「伝送領域」への書き込みが終了した 後に、「伝送待ち行列状態」を読み取るのが早過ぎた場合には、待ち行列処理が 終了する前に状態の値を読み取るようにすることが可能である。 また、このレジスタが読み取られると、　「伝送領域」が進められて、他の伝送 を待ち行列中に待機させることが可能なようになされる。このレジスタの読み取 りは、「伝送領域」へ全データか書き込まれた後に、かつ、「伝送領域」への次 の伝送リクエストか行われる前に行う必要がある。 「伝送待ち行列状態」から、エラー・コード（６（ｈｅｘ）、７（ｈ、ｅｘ）、 ａ（ｈｅｘ）あるいはｆ　ｆ　（ｈｅｘ））が返された場合には、そのフレーム は待ち行列中に待機されておれず、ホストはこれを別の時に再び待ち行列に待機 させる試みを行う必要がある。フレームが長過ぎたことを示すフラッグが立って いる場合には、再度待ち行列に待機させる試みを行う前に、フレームを複数のフ レームに分割する必要がある。 成功を示すコード（２）が返された場合には、ホストは直ちに次の他のフレーム を待ち行列中に待機させる試みに進むことができる。待ち行列中に待機させる１ ：とが可能なフレーム数は、この目的のために割り当てられたアダプタのＲＡＭ 容量と、各フレームに含まれる即値データ量とに依存する。 ホストが、利用可能な「伝送記述子」の自由空間を越える大き過ぎるフレームを 待ち行列中に待機させようと試みた場合には、まずエラーが起こり、次いで、こ のエラーがホストに対して返される。 Ｈ伝送開始スレッショルド ［伝送開始スレツシヨルド」は、伝送を早期に開始させるためのものである。 「伝送開始スレッシ３ルドＪレジスタは、伝送を開始する前にアダプタに存在し ている必要がある伝送バイト数を指定するのに用いられる。最大フレーム長より も大きな値が４入られると、この機能は正しく動作しない。レジスタをゼロにセ ットすると、この機能をディスエーブルどすることができる。バイト数のカウン トは、伝送）ｌ／−ムの宛先フィールドの最初のバイトから開始される。 利用可能であると見なすことができるバイト数は、ホストによって「伝送領域」 に書き込まれた即値データとバス・マスターＤＭＡ動作を用いてアダプタの伝送 データ・バッファに転送されたバイトとの和である。［伝送開始スレッショルド 」を満たす伝送フレーム・バイトの即値データが準備されたか、あるいはアダプ タがバス・マスクを用いて、「伝送開始スレッショルドＪ−ｒ伝送即値データ長 」のハイドをアダプタ上に転送されると、直ちに伝送リクエストが発せられる。 アダプタ中に存在するバイト数は、フレームの全サイズが「伝送開始スレッシ→ ルト」よりも小さい場合を除いて、伝送を開始するのに必要な「伝送開始スレソ ノヨル１〜」に等しいか、またはこねよりも大きいことか必要である。フレーム の全サイズか［伝送開始スレッショルド」よりも小さい場合には、このフレーム の伝送は全フレームのアダプタへのコピーが終了した時点で開始される。前に保 留となっている伝送フレームが存在したり、あるいはネットワークのトラフィッ クが滞留しているために実際の送信が遅滞することが起こり得る。 １、　伝送リング管理 図１０Ａ−１０Ｅは、伝送動作にもちいられるポインタの進みかたを示したもの である。図１０Ａ−１０Ｅにおいて、伝送記述子リングの全体部分が２００でし めされており、伝送データ・バッファが２０１−０および２０１−１で示されて いる。また、上記のポインタか略記号を用いて表されている。 図１０Ａにおいて、ホスト記述子論理装置が伝送記述子リング２００中に第１の 記述子の書き込みを行う。こうして、ＣＸＤポインタが第１の記述子のベース・ アドレスを指し示し、また、ＨＷポインタが、ホストが次に書き込もうとしてい る倍長ワードの記述子のベース・アドレスからのオフセットを指し示す。またＣ ＤＤ、ＣＤＢを含むダウンロード・ポインタによって、第１の記述子のダウンロ ート動作か開始される前のベース・アドレスが指し示される。同様に、伝送記述 子ＣＸＤおよびＸＲが同しベース・アドレスを指し示している。また、ダウンロ ード・データ・ポインタＤＤによって第１のバッファ、例えばバッファ０の先頭 が指し示される。 ＣＪｌｏＢにおいては、１１の記述子の書き込みが終了してダウンロード処理が 開始され、ホストは、第２の記述子の書き込みを開始している。このようにして 、ホスト記述子論理装置・ポインタＣＨＤは、次の記述子のベース・アドレスを 指し示し、またＨＷが次のハイドと考えられるアドレスを指し示す。ダウンロー ド・ポインタＣＤＤは、第」の記述子のベース・アドレスを指し示す。ダウンＤ ＭＡ論理装置は、ホストから伝送データ・バッファへのバッファ転送処理を行っ ている最中であるものと仮定されている。こうして、ＣＣＤポインタは、第１の 記述子ダウンロート・バッファの記述子を指し示し、ＤＤポインタは、指し示す 伝送データ・バッファ内のデータがダウンロー１・されている位置を表すオフセ ットを指し示す。スレツシヨルドにはまだ達していないので、伝送動作はまだ開 始されていない。従って、伝送ポインタ及び末端ポインタは、依然として第」の 記述子を指し示している。 図１０Ｃにおいて、ホスト記述子論理装置は、第３の記述子に関する動作を行っ ており、また、ダウンロード論理装置は、第２の記述子に関する動作を行ってお り、伝送論理装置は、第１の記述子に関する動作を行っている。また、ホスト記 述子論理装置・ポインタＣＸＤおよびＸＲは、第１の記述子に関する動作を行、 っている。従−て、ＣＸＤポインタは第１の記述子のベース・アドレスを指し示 し、一方、ＸＲポインタは、舖送りＭＡ論理装置による伝送のために読み取って いる即値データを指し示す。 伝送読み取りポインタＸＲは、即値データの読み取りを終了して、第１の記述ｆ を処理する際に図、１０Ｂに示されているように、ダウンロードＤＭΔ論理装置 に、よって満たされた伝送データ・バッファに移動する。 伝送末尾ポインタＸＴは、依然として第１の記述子のベース・アドレスを指し示 している。 ダウンロー１・論理装置は、第２の記述に関する動作を行っている。従って、Ｃ ＤＤポインタは第２の記述子のベース・アドレスを指し示し、またＣＤＢポイン タは、第２の記述子内のバッファ記述子を指し示し、ＤＤポインタは、ダウンロ ー　ドＤＭＡ論理装置がホストからのデータをそこへ転送している先である第２ の伝送データ・バッファ内のオフセットを指し示す。 図１０Ｃにおいては、ホストは、第３の記述子を「伝送領域」レジスタに書き込 んでいる。従って、ＣＨＤポインタは、第３の記述子のベース・アドレスを指し 示し、またＨＷポインタは、ホス）・によって次のバイトが書き込まれようとし ているオフセットを指し示す。 １１１１０Ｄにおいては、ホストが第４の記述子の書き込み処理を行うための処 理が続行している。こうして、ＣＦ（Ｄポインタは、第４の記述子のベース・ア ドレスを指し示し、また）（Ｗポインタは、「伝送領域」レジスタへの次の書き 込みにおける予測アドレスを指し示す。 ダウンロート論理装置は、第３の記述子に関する動作を行っている。こうしてＣ ＤＤポインタは、第３の記述子のベース・アドレスを指し示し、また、ＣＤＢポ インタは、第３の記述子内のバッファ記述子を指し示し、ダウンローＦ・データ ＤＤポインタは、第１のデータ・バッファのダウンロードが行われている位置を 指し示す。この動作において、第１の記述子の伝送によって、第１のデータ・バ ッファがすでに開放さオ］ており、ダウンロード論理装置が第４のデータ・バッ ファを使用することができるようになっているもの仮定されている。 伝送論理装置は、第２の記述子に関する動作を行っている。こうして、ＣＸＤポ インタは、第２の記述子のベース・アドレスを指し示し、ＸＲポインタは、伝送 論理装置がそこからデータを読み取っている伝送データ・バッファ内の位置を指 し示す。第１の記述子の状態は依然どして読み取られるようになっているので、 伝送末尾ＸＴポインタは依然として第１の記述子のベース・アトｌノスを指し示 している。 図１０Ｅにおける処理においては、第４の記述子の書き込みが終了したけれとも 、ホストは、新たな記述子の書き込みを一時的に中断しているものと仮定されて いる。この場合には、ＣＨＤポインタおよびＨＷポインタは、ホストによってさ らにアクションが取られるのを待機している第５の記述子のベース・アドレスを 指し示す。ここで、ダウンロード処理については、第３に記述子のダウンロード を終了させる必要があるものと仮定されている。こうして、ＣＤＤポインタの現 在値あは第３の記述子のベース・アドレスを指し示し、また、ＣＤＢポインタは 第３の記述子内のバッファ記述子を指し示す。ＤＤポインタは、そこへダウンロ ード処理によってデータがダウンロードを行っている伝送データ・バッファ内の 位置を指し示す。 また、図１０Ｅにおいては、第２の記述子によって表されているフレームの伝送 か終了し、伝送論理装置は、第３の記述子に関するダウンロード動作が終了する か、あるいは伝送論理装置が伝送を開始するのに十分な量のデータがダウンロー ドされるのを待機しているものと仮定されている。こうして、ＣＸＤおよびＸＲ ポインタは、第３の記述子のベース・アドレスを指し示す。 ホストは、第１の記述子の伝送状態を読み取るものと仮定されている。これはＸ Ｔポインタを第２の記述子のベース・アドレスに移動することの効果を有してい る。 この処理は、アダプタか取り扱う記述子か自動てきなリング循環されることによ って続行されていく。またオーバランとアンダーラン状態がモニタされて、適当 なエラー信号がアダプタから発せられる。 Ｖｌ、早期伝送論理装置 図１に示されている早期伝送論理装置６Ａは、好適な実施においてはダウンロー ドＤＭＡ論理装置５８において最初に実行される。好適な実施のキー要素は図１ １を参照して述べられているデータ路演算、および図１２−図１７を参照して述 べられている伝送開始制御論理装置を含んでいる。 図１１は、データ路演算の基本論理装置を示す。この論理装置は、１１ビツト・ カウンタ３００上に最初に見いだされる。Ｉｆビット・カウンタ３００はテスト 入力、Δ（デルタ）入力、カウンタ・イネーブルＣＥ入カ、クロック入力および リセットＲ入力を有する。】ｌビット・カウンタ３００はキャリーアウトＴＣお よびカウンタ出力（１０・０〕を有する。テスト入力は、本発明に関係のないテ ストに用いられる。デルタ入力は、ダウンロードＤＭＡバイト・イネーブル（３ ：　０）によってドライブされ、ダウンロード過程において活性化している３２ ビツト・バスのバイト数に基づいて、カウンタ３００のために１と４の間の増加 量をセットする。 カウンタ・イネーブルＣＥ入力はＡＮＤゲートの出力によってドライブされる。 ＡＮＤゲー１−３０１への入力は、サイクル終了信号と遅延回路３０２の出力を 存している。遅延回路３０２は、入力としてクロックとバッファ・ダウンロード 指示バッファＤｗｎＡｃｋ信号を受信する。サイクル終了信号は伝送サイクルの 最後のクロックの間に現れ、ダウンロードＤＭＡ内に読み取りと書き込みストロ ーブを発生するために、他の制御信号と共に用いられる。バッファＤｗｎＡｃｋ 信号は、アダプタ上のバッファ・ダウンロード自律アクセス用のサイクル指示信 号である。これはバッファ・ダウンロード要求に応答して現れる。遅延回路３０ ２は、カウンタの適切な増加を保証することがサイクル終了信号の間少なくとも 真のままであることを保証するために動作する。 サイクル終了信号は、伝送サイクルお最後のクロックの間に発生する。それはデ ータ路バイト・エネーブル（３二０）により示される量によって、カウンタ３０ ０を増加するための基本である。 クロック入力３００はシステム・クロックによってドライブされる。リセッ入力 はＯＲゲート３０３によってドライブされる。ＯＲゲートへの入力は、新しい記 述子がダウンロード・バッファ、ダウンロードＤＭＡリセット信号およびアダプ タ上のカウンタをクリアするための全カウンタをクリアする信号によって、処理 されているときを示す新しい記述子信号を有している。カウンタ３００の出力は 、１１ビツト線Ｑ（１０：０）上に供給される。この出力は、アダプタ３０４へ 与えられる。アダプタ３０４への第２の入力はカレント記述子から読み取られる 即時長さ値（ｉ［１ｅｄＬｅｎＶａｌｕｅ）　（１０：　０　）である。即時長 さ値とカウンタ３゜Ｏの出力の合計はダウンロード駐留バイト値（１０：　０） として供給される。 図１１のデータ路演算は、駐留バイト有効信号の発生を示している。この信号は 、通常は真である駐留バイト有効信号を、カウンタが値を変更するときはいつも ３つのクロックに対して不活性にする一連のＤ盟フリップ・フロップ３０５゜３ ０６によって発生される。これは、ダウンロード駐留バイト値（１０：　０）を 加算器の外部に設定し、以下に説明する伝送開始制御論理装置の比較器を介して 伝送する。従って、ｌフリップ・フロップ３０５，３０６はＡＮＤゲート３０１ の出力によってドライブされるリセット入力とクロック信号によってドライブさ れるクロックを有している。これらのフリップ・フロップはカウンタ３００が増 加されるときは何時もリセットされる。 また、この論理装置はＯＲゲート３０７の出力にデータ用意（ｄａｔａＲｅａｄ ｙ）信号を発生するためにも用いられる。このＯＲゲート３０７への入力はデー タ路バイトＥ　ｎ　（ｄａｔａＰａｔｈＢｙｔｅＥｎ）信号（３：　Ｏ）である 。従って、データ用意信号は、有効なデータ路バイトＥｎ信号が発生されるとき は何時も発生されるダウンロード実行（ｄｏｗｎｌｏａｄｃａｒｒｙｏｕｔ）信 号は、カウンタ３００の実行信号ＴＣによるテスト目的のために発生される。 また、この論理装置は、ダウンロード・データ・ポインタ（ｄｏｗｎｌｏａｄＤ ａｔａＰｏｉｎｔｅｒ）　（１１：　２）を発生するためにも用いられる。ダウ ンロード・データ・ポインタは、加算器３０８の出力に発生される。加算器３０ ８への入力は、カウンタ３００の出力Ｑと伝送バッファ選択ＭＵＸ３０９の出力 のビット（１０：　２）を有している。伝送バッファ選択ＭＵＸ３０９への入力 は、選択入力での伝送バッファ選択信号に応答して選択される２つの伝送データ ・バッファのオフセットを含んでいる。最後に、この論理装置は、減算器３１０ の出力にデータ路オフセッ）（ｄａｔａＰａｔｈＯｆｆｓｅｔ）信号（１：Ｏ） を発生する。減算器はその入力に供給された信号ＡおよびＢｒＦ！Ｉの差異を発 生する。信号Ａはラッチ３１１の出力に供給される。 ラッチ３１１は、カウンタ３００の出力Ｑの２つの最小重要ビット（１：　０） をラッチする。これらの２ビツトはｄｏＡバッファ（ｄｏＡＢｕｆｆｅｒ）信号 に応答してラッチされる。ｄｏＡバッファ信号は、伝送記述子に記述されたバッ ファのバス・マスター・ダウンロートを達成するためにバッファ・ダウンロード 論理装置に供給されたコマンドである。従って、これらの２ビツトは、ダウンロ ード動作の開始時にラッチされる。３２ビツト・ダウンロート開始アドレスの対 応ビットはバッファ転送用のデータ路オフセットを判定するために、それらから 引かれる。 従って、この論理装置は、ホスト・アドレスに結合され、アダプタ・メモリの与 えられたフレーム・レジデントのデータ量のスレッショルドの判定に使用する、 ホストから伝送データ・バッファへのデータのダウンローディグを監視する。 ダウンロート・バイト・レジデント（ｄｏｗｎｌｏａｄＢｙｔｅｓＲｅｓｌｄｅ ｎｔ）　（１０：　０）の値は、図１２−１５を参照して述へられている伝送開 始制御論理装置に供給される。伝送開始制御論理装置のブロック図が図１２に示 されている。図１２のブロック図の各々の機能的な要素は図１３−１７を参照し て述べられている。 図１２は、伝送開始制御論理装置のブロック図である。伝送開始制御論理装置は 開始スレッショルド・レジスタ３２０および開始スレッヨールドの値と図１１の データ路演算において発生したダウンローＦ・バイト・レジデントの値を比較す るダウンロート比較ブロック３２１を有している。また、即値データ比較器３２ ２は、即値データが伝送記述子に存在する事象において、比較を行うために含ま れている。最後に、アダプタの伝送りＭＡ論理装置ブロックに供給するだめの利 用可能な伝送データ（ｘｍｉ　ｔＤａｔａＡｖａｉ　１ａｂｌｅ）信号を発生す る利用可能なデータ制御ブロック３２３が含まれている。 図１２の伝送開始制御論理装置は利用可能な伝送データ信号を発生するためのも のであり、ネットワークに伝送すべき利用可能なデータかあることを指示するめ に伝送りＭＡモジュールに供給される。利用可能な伝送データ信号は３つの条件 の下で発生される。（１）伝送されるべく用意されたアダプタ上の、ｌまたはそ れ以上の終了フレーム・レジデントがある場合。（２）アダプタ上には終了フレ ームはないが、現在ダウンロードされているフレームのためのバイト・レジデン トの数が伝送開始スレッショルド・レジスタの値より大きい場合。（３）アダプ タ上に終了フレームがなく、かつベンディング・ダウンロード動作がなく、現在 伝送領域レジスタに書き込まれているフレームのための即時バイト・レジデント の数が伝送開始スレッショルドの値より大きい場合。 開始スレッショルド・レジスタ３２０は、物理的な「伝送開始スレッショルド」 レジスタとレジスタの値が有効である場合に判定する論理装置を含んでいる。特 に、　［伝送開始スレッショルド」の値がある時刻に１バイト書き込まれる場合 、［伝送開始スレッショルドＪ信号は、第２のバイトが書き込まれるまで発生さ れない。これは、ダウンロード比較３２１と即時比較３２２を過渡的な値につい て比較することをしない。開始スレッショルドレジスタ３２０への入力は、書き 込む間開始スレッショルド・レジスタ３２０を介してデータをホスト・インタフ ェースの［伝送開始スレッショルドｊレジスタへ運ぶホスト書き込みデータ（ｈ ｏｓｔＷｒｉｔｅＤａｔａ）　（１０：　０）を含む。開始スレッショルド書き 込み（ｓｔａｒｔＴｈｒｅｓｈＷｒｉｔｅ）（１：０３信号は「伝送開始スレッ ショルド」レジスタのための書き込みストローブである。開始スレッショルド・ レジスタ３２０は、開始スレッショルドの値（ｓｔａｒｔＴｈｒｅｓｈＶａｌｕ ｅ）　（１０：　０）と開始スレッショルド有効信号を含んでいる。 ダウンロード比較モジュール３２１への入力は開始スレッショルドの値（ｓｔａ ｒｔＴｈｒｅｓｈＶａｌｕｅ）　Ｃ１０：　０）と開始スレッショルド有効信号 を含んでいる。また、ダウンロード・バイト・レジデント（ｄｏｎｌｏａｄＢｙ ｔｅｓＲｅｓｉｄｅｎｔ）　（１０：　０）とバイト・レジデント有効（ｂｙｔ ｅｓＲｅｓｉｄｅｎｔＶａｌｉｄ）信号は入力として比較モジュール３２１へ供 給される。ダウンロード比較モジュール３２１の出力はダウンロード・スレッソ ヨルド到達信号である。 即値比較モジュール３２２への入力は開始スレッショルドの値（Ｉ　Ｏ：　Ｏ） と開始スレッショルド可動信号を有している。また、即値長さく１ｍ１ｌｅｄｌ 、ｅｎｇｔｈｖａｌｕｅ）（１０：　Ｏ〕は伝送記述子から即値長さ有効信号を 読み取る。即値長さ有効信号は即値長さに関する値が有効であることを指示する 。他の入力は、即値データあるいはバッファ記述子データのホスト書き込みを指 示するストローブである他のホスト書き込み（３：　０）信号を有している。こ の信号の４ビツトは４つのＥＩＳＡバス・バイト・レーン上の転送に相当する。 ホストを指示する待ち行列状態読み取り（ｑｕｅｕｅＳｔａｔｕｓＲｅａｄ）信 号は、新しい伝送記述子、アダプタの他の部分からの制御信号であるダウンロー ドＤＭＡリセット信号、クロック、伝送領域レジスタへのホストの書き込みにお けるエラーを指示する待ち行列エラー（ｑｕｅｕｅＥｒｒ。 ｒ）信号、および診断やテストのために用いられる全カウンタ・テストと金カウ ンタ・クリア信号の書き込みを準備するために読み取り状態である。 即値比較モジュール３２２の出力は、即値スレッショルド到達信号である。ダウ ンロード・スレッショルド到達信号と即値スレッショルド到達信号は、利用可能 なデータ制御ブロック３２２に供給される。他の入力は、ダウンロードＤＭＡリ セット信号、クロック信号および待ち行列エラー信号を含んでいる。また、ゼロ ・ダウンロード・ベンディング（ｚｅｒｏＤｏｗｎｌｏａｄＰｅｎｄｉｎｇ）信 号とゼロ１フレーム・レジデント（ｚｅｒｏＦｒａｍｅＲｅｓｉｄｅｎｔ）信号 は、利用可能なデータ制御ブロック３２３に供給される。これらの信号は、アダ プタ上に終了伝送フレームがない場合およびベンディング・ダウンロート動作の 発生がない場合をそれぞれ示している。 利用可能なデータ制御ブロック３２３の出力は利用可能な伝送データ（ｘｍｉ　 ｔＤａｔａＡｖａｉ　ｆａｂｌｅ）信号である。 図１３は、図１２の開始スレッショルド・レジスタ３２０の実行を示す。このレ ジスタは、ＩＩビット・スレッショルド値の高および低バイトを保持するために ３ビツト・レジスタ３３０と８ビツト・レジスタから成っている。３ビツト・レ ジスタはホスト書き込みデータ（ｈｏｓｔＷｒｉｔｅＤａｔａ）　（ｌ　Ｏ：　 ０）バスのビット１０８を記憶する。８ビツト・レジスタはビット７：０を記憶 する。３ビツト・レジスタ３３０は、開始スレッショルド書き込み（ｓｔａｒｔ ＴｈｒｅｓｈＷｒｉ　ｔｅ）　（１）ストローブによってクロックされ、８ビツ ト・レジスタ３３１は、開始スレッショルド書き込み

〔０〕ストローブによって クロックされる。両方のレジスタはダウンロードＤＭＡリセットでリセットされ る。レジスタ３３０と３３１の出力は伝送開始データ（ｘｍｉｔＳｔａｒｔＤａ ｔａ）　（ｌ　Ｏ：　０）として供給される。 開始スレッショルド有効状態マシン３３２が用いられている。この状態マシンは 、開始スレッショルド書き込みストローブｃｉ　：　Ｏ）　、ダウンロードＤＭ Ａリセット信号およびクロックを入力として受信する。それは、図１４に示され るように簡単な状態マシンを存しており、開始スレッショルド書き込み（１：　 Ｏ）を監視し、開始スレッショルド値（ｓｔａｒｔＴｈｒｅｓｈＶａｌｕｅ）バ イトの１つが有効であるときは何時も開始スレッショルド値信号を発生しない。 従って、状態マシンは３つの状態を有している。第１の状態ＮＮＩＴＩＪ　３３ ５は、ダウンロードＤＭＡリセットに入れられる。もし開始スレッショルド書き 込み

〔０〕信号が真であって、開始スレッショルド書き込み（１）信号が偽であ れば、状態マシンは低バイト書き込み状態（ＬＯＷ　ＢＹＴＥ　ＷＲＩＴｒＥＮ ）状態３３６になる。次に、開始スレッショルド書き込み（１３信号が発生され ると、状態マシンはｒｌＮＩＴＩＪ状態３３５に戻る。もし、ｒｌＮＩＴＴＪ状 態３３５で、開始スレッショルド書き込み〔１］信号が有効で、開始スレッショ ルド値き込み

〔０〕信号が真でないなら、第３の状態、高バイト書き込み（ＨＩ ＧＨＢＹＴＥ　胃［ＴＴＥＮ）　３３７が入れられる。開始スレッショルド書き 込み（０）信号が発生されると、状態マシンは、開始スレッショルド有効信号が 発生される間に、ｒｌＮＩＴＩ」状態３３５に戻る。 ダウンロード比較モジュール３２１が図１５に示されている。この論理装置は図 １１のデータ路演算からのダウンロード・バイト・レジデント（ｄｏｗｎｌｃａ ｄＢｙｔｅｓＲｅｓｉｄｅｎｔ）　（１０：　０）の値と開始スレッショルド・ レジスタ３２０からの伝送開始データ（ｘｍｉｔＳｔａｒｔＤａｔａ）　（ｌ　 Ｏ：　Ｏ）を受信する比較器３４０を有している。 もし、ダウンロード・バイト・レジデントの値が伝送開始データの値より大きい か、等しいければ、比較器の出力が発生される。比較器３４０の出力はＡＮＤゲ ート３４１に供給される。ＡＮＤゲート３４１は比較器３４０の出力に加えて３ つの入力を有している。入力は、開始スレッショルド・レジスタ・モジュール３ ２０からの開始スレッショルド有効信号と送信開始データの値がゼロに等しいか どうかをテストする論理装置３４２の出力を含んでいる。もし、それがゼロでな いなら、信号が発生される。 最後にデータ路演算からのバイト・レジデント有効（ｂｙｔｅｓＲｅｓｉｄｅｎ ｔＶａｌｉｄ）信号は、ダウンロード・スレッショルド到達信号がＡＮＤゲート ３４１によって発生さられる前に、発生されなければならない。 即値比較モジュール３２２か図１６に示されている。即値比較モジュール３２２ は１１ビツト・カウンター３５０、第１の比較器３５１、第２の比較器３５２お よび第３の比較器を有している。また、これらの比較器の出力はマルチプレック サ３５４を介して供給される。即値スレッショルド到達信号はＡＮＤゲート３５ ５の出力に発生される。またＯＲゲート３５６とゼロに等しくないテスト論理装 置！３５７も含まれている。即値比較モジュールは１１ビツトカウンター３５０ を用いて即値データ・バイト・レジデントの数のトラックを保持する。１１ビツ トカウンターへの入力はテスト信号、各々のクロックによって加えられたデータ あるいはインクレメントを示す他のホスト・書き込み（ｏｔｈｅｒＨｏｓｔＷｒ ｉｔｅ）　（３：０〕信号およびクロック信号を含んでいる。 １１ビツト・カウンター３５０はＯＲゲート３５６の出力でリセットされる。 ＯＲゲートへの入力はダウンロー）”ＤＭＡリセット信号、待ち行列状態読み取 り信号、待ち行列エラー信号および全カウンター・クリアー信号を含んでいる。 出力はＴＣ出力での即値終了信号と格納された即値バイトの数を示すＱ（１０： ０）バスを有している。即値バイト出力は第１および第２の比較器３５１と３５ ２へ入力として供給される。第１の比較器３５１への第２人力は現在書き込まれ ている記述子から検索される即値長さ値（ｉｍｎ＋ｅｄＬｅｎｇｔｈＶａｌｕｅ ）である。第２の比較器３５２への第２人力は開始スレショールド・レジスタ・ モジュール３２０からの伝送開始データ（ｘｍｊｔＳｔａｒｔＤａｔａ）　（１ ０：　Ｏ）である。 第３の比較器３５３は即値長さ値と伝送開始データ値を含む入力を受信する。 第１の比較器３５１は、即値バイトが即値長さ値より大きい場合に、′クリップ ”信号を発生する。第２の比較器３５２は、即位バイトが即値長さ値より大きい か等しい場合に、カウント・クロス・スレショールド（ｃｏｕｎｔｃｒｏｓｓＴ ｈｒｅｓｈ）信号を発生する。第３の比較器３５３は、即値バイトが伝送開始デ ータ値より大きいか等しい場合に、即値クロス・スレソヨールド（ｉｍｎ＋ｅｄ ｃｒｏｓｓｅｄＶａｌｕｅ）信号を発生する。クリップされた信号は、マルチプ レックサ３５４の選択入力に供給される。これは、即値バイトの数か即値長さ値 を越えない限り、マルチプレックサ３５４が出力Ｙとしてカウント・クロス・ス レッショルド信号を選択させるために動作する。即値バイトの数が即値長さ値を 越えると、即値クロス・スレショールト信号がマルチプレックサの出力Ｙに供給 される。 １１ビツトカウンター３５０は、他のホスト書き込み（３：　０）の値に従って 、ｌ、２．３あるいは４と増加される。 即値スレッショルド到達信号はＡＮＤゲート３５５の出力に供給される。ＡＮＤ ゲート３５５への入力は、伝送開始データ（ｘｍｉ　ｔＳｔａｒｔＤａｔａ）値 がゼロでないとき、発生される論理装置３５７の出力を含んでいる。また、開始 スレッショルド有効（ｓｔａｒｔＴｈｒｅｓｈＶａｌ　ｉｄ）信号と即値長さ値 信号がゲート３５５へ入力として供給される。これら３つの全ての信号が発生さ れると、マルチプレックサ３５４の出力は、即値スレッショルド到達信号として 供給のためにイネーブルされる。即値バイト（ｉｍｄｉａｔｅＢｙｔｅｓ）が即 値長さ値より少ないと、クリップされた信号は不活性であり、比較器３５２の出 力は即値スレッショルド到達として供給される。 即値バイトが即値長さ値を越えると、即値バイトの値は無視され、即値クロス・ スレッショルド（ｉｍ団ｃｒｏｓｓｅｄＴｈｒｅｓｈ）比較器３５３が継続する 。 待ち行列状態読み取り（ｑｕｅｕｅＳｔａｕｓＲｅａｄ）の発生は、それが常に 新しいフレーム記述子の伝送領域への書き込みに同期されることを確実にして、 カウンターをクリアーする。 利用可能データ制御モジュール３２３は図１７に示される４状態−状態マシンか ら成っている。４つの状態は、ＩＮＩＴ２状態３７０、即値スレッショルド到Ｎ Ｔ）状ｔ！１３７３を育している。ＩＮＩＴ２状態３７０は、ダウンロードＤＭ Ａリセット（ｄｏｗｎｌｏａｄＤｍａＲｅｓｅｔ）に入れられる。もしゼロ・フ レーム・レジデント（２ｅｒｏＦｒａｍｅｓＲａｓｉｄｅｎｔ）、ゼロ゛ダウン ロード９ベンディング（ｚｅｒｏＤｏｖｍｌｏａｄＰｅｎｄｉｎｇ）および即値 スレッンヨルド到達（ｉａｎｅｄｉａｔｅＴｈｒｅｓｈＭｅｔ）信号が真であれ ば、即値スレッショルド到達状態３７１が入れられる。この状態では、利用可能 な伝送データ（ｘｍｉ　ｔＤａｔａＡｖａｉ　ｆａｂｌｅ）信号が発生される。 即値スレッショルド到達状態は待ち行列エラーの発生に従って、ＩＮＩＴ２状懸 ３７０に戻る。代わりに、ゼロ・ダランロード・ベンディング信号と待ち行列エ ラー信号が発生されないと、制御は即値スレッショルド到達状態３７１からダウ ンロード・スレッショルド到達状態３７２へ進む。コノ状態の間、利用可能な伝 送データ（ｘｍｉ　ｔＤａｔａＡｖａｉ　１ａｂｌｅ）信号は真である。もしゼ ロ・フレーム・レジデント（ｚｅｒｏＦｒａｍｅｓＲａｓｉｄｅｎｔ）信号が真 でないと、状態マシンはダウンロード・スレッショルド到達（ＤＯＷＮＬＯＡＤ 　ＴＨＲＥＳＨＭＥＴ）状態３７２から７Ｌ／−ム・レジデント（ＦＲＡＭＥ　 ＲＥＳＩＤＥ！ＮＴ）状１１１３７３へと進む。この状態では、発生された利用 可能な伝送データ信号は残る。ゼロ・フレーム・レジデントの発生に従って、状 態マシンは、利用可能な伝送データあが偽であれば、ＩＮＩＴ２状態３７０に戻 る。 代わりに、もし、ＩＮＩＴ２状態３７０からゼロ・フレーム・レジデント信号が 発生されると、状態マシンはフレーム・レジデント（ＦＲＡＭＥ　ＲＥＳＩＤＥ ＮＴ）状ｏ３７３へ直接進む。またゼロ・フレーム・レジデント信号が真で、ゼ ロ・ダウンロード・ベンディング信号は偽で、ダウンロード・スレッショルド到 達信号が真である場合には、状態マシンはＴＮＩＴ２状聾３７０からダウンロー ド・スレッショルド到達（ＤＯＷＮＬＯＡＤ　ＴＨＲＥＳＨＭＥＴ）状態３７２ へ進む。状態マシンハ利用可能なデータ制御入力変数（ダウンロード・スレッシ ョルド到達、即値スレッショルド到達、ゼロ・ダウンロード・ベンディング、ゼ ロ・フレーム・レジデント）上の転送が利用可能な伝送データ制御ライン上に偽 りの指示をすることを妨げる。 Ｖｌｌ、アンダーラン制御論理装置 図２の伝送論理装置３９は、図１８の簡単なブロック図に示されたデータ径路に 結合されたアンダーラン制御論理装置を有する。図１８において、伝送データ径 路４００は伝送りＭＡ論理装置からライン４０１を通って伝送バイトを受信する ことを示している。また、伝送書き込み信号「ＴＸＷＲ」はライン４０２を通し て伝送データ径路４００へ供給される。伝送データ径路は、ライン４０１を通っ て伝送バイトを受信し、出力ライン４０３へ供給するためにそれらを直列にする 。また、フレームからのデータは、標準媒体アクセス制御機能によるフレームの 終わりに付加されているエラー検出コードを発生するための「ＣＲＣ」ロツジク ４０５ヘライン４０４を通して供給される。「ＣＲＣ」ロツジク４０５の出力は 、排他的ＯＲゲート４０７ヘライン４０６を通して供給される。排他的ＯＲゲー ト４０７は、悪いフレーム信号がライン４０９に発生されないならば、ライン４ ０８へ［ＣＲＣ」コードを通過させる。 ライン４０３上のデータとライン４０８上の「ＣＲＣ」は、有効フレーム用のフ レームの「ＣＲＣ」に従ったフレームのデータを直列出力ライン４１２へ供給す るために、伝送制御論理装置４１１によって制御されるマルチプレックサ４１Ｏ に供給される。ライン４１２はネットワーク上の伝送用トランシーバに結合され る。 本発明によれば、この伝送データ径路は条件を検出するためのアンダーラン検出 器４１３を存している。そしてアンダーラン検出器においては、ホスト・インタ フェースによる伝送データ・バッファへのデータの転送あるいは伝送記述子バッ ファへの即値データが伝送りＭＡ論理装置による伝送データ径路４００へのデー タの伝送より遅れる。アンダーラン検出器４１３は伝送制御論理装置４１１によ って制御される。伝送制御論理装置４１１は、ライン４０２上に伝送書き込み「 ＴＸＷＲ」信号が予期されている間、ライン４１４を通して間隔を指示する。 アンダーラン検出器は、伝送書き込み「ＴＸＷＲ」信号がフレーム伝送の予期し た間隔の間に存在しない、従って、悪いフレーム信号がライン４０９に発生去れ ないことを判定する。悪いフレーム信号に応答して、　ｒｃＲｃ」データは、ア ンダーランを受けているフレームの既に伝送された部分のために、悪い「ＣＲＣ 」が発生されるようにする排他的ＯＲゲート４０７によって反転される。また、 伝送制御論理装置４１１はマルチプレックサ４１０を介して悪い「ＣＲＣ」デー タを選択するためにライン４０９上の悪いフレーム信号に応答もする。最後に、 ライン４０９上の慝いフレーム信号は、アンダーラン条件の伝送失敗レジスタ（ ｘａ＋ｉｔＦａｉｌｕｒｅＲｅｇｉｓｔｅｒ）を介してステータス情報を仕分け するために用いられる。 Ｖ［［＋、結び 本発明は、上述のシステムにおいて早期の伝送開始のためのものである。「伝送 開始スレッショルド」レジスタ（ＸＭＩＴ　５ＴＡＲＴ　ＴＨＲＥＳＨｒｅｇｉ ｓｔｅｒ）をロードすることにより、本システムは、アダプターのバッファへ全 フレームを伝送する前にネットワーク媒体へフレームの伝送を開始することを可 能にする。早期の伝送開始は、　「伝送開始スレッショルド」レジスタをゼロで ない値にセットすることによって可能になる。 ［伝送開始スレッショルド」は、アダプターが、フレームを伝送することに関連 した媒体アクセス制御機能と共に開始する前に、即値データとして或いはバス・ マスター・データ転送を介してアダプターに転送されるデータとして、またはこ れら２つの組み合わせとして、アダプター上になければならない伝送フレームの バイト数を記入するために用いられる。 もし、アダプター（「伝送領域Ｊ　（ＸＭＩＴ　ＡＲＥＡ）の「伝送即値長さ」 フィールド（ＸＭ［Ｔ　ＩＭＭＥＤＩＡＴＥ　ＬＥＮＧＴＨ）ｉ：書かれた値に よッテ判定される）によって予期される即値データ・バイト数が「伝送開始スレ ッショルド」にセットされた値を越えると、アダプターは、「伝送領域」へ十分 な書き込みが行われた後に、直ちにフレームを伝送開始する。さもなければ、バ ス・マスターとしてアダプターが早期の伝送開始スレッショルド要求を満足する ために、オンボード・バッファヘデータを十分にダウンロードするまで、伝送開 始は遅延される。しかしながら、もし、スレッショルド値がフレーム長より大き いか、等しいならば、完全なフレームがアダプター上に残っている限り、伝送は 開始するであろう。勿論、伝送の開始は他の待ち行列伝送によって、あるいはネ ットワーク・トラフィックへの遅れによって遅延されてもよい。 このレジスタがゼロにセットされると、早期伝送の特徴は無能化され、アダプタ ーが一全伝送フレームを伝送開始する前に、全伝送フレームはアダプター上に存 在しなければならない。 このレジスタに対する値は動作を最適化するためにホストによってプログラムさ れる得る。もし、その値か、低過ぎてセットされると、システムの待ち時間やバ ンド輻の制限は、保証された悪いｒＣＲＣＪのある部分的なフレームが伝送され るようにしてアダプターが伝送中にネットワークをアンダーランするようにする 。もし、その値が、高過ぎてセットされると、伝送の開始前に不必要な遅延が発 生するであろう。アダプターは、［伝送失敗（ＸＭＩＴ　ＦＡＩＬＵＲＥ）Ｊ　 レジスタを介してホストへ利用可能にされるアンダーラン条件の指示を発生する 。もし、このアンダーラン指示が発生すると、ホスト・ドライブは「伝送開始ス レッショルド」レジスタ上の値を増加するべきである。更に、アンダーラン指示 は、ドライブ装置が［伝送開始スレッショルド」値を連続的に増加するようにす る。もし、［伝送開始スレッショルド」値がシステムによって期待される最大の 長さより大きな値まで増加されると、早期伝送の特徴は、　「伝送開始スレッシ ョルド」レジスタヘゼロを書き込むことによって、無能化される。 本発明の前述の好ましい実施例は、あくまでも例示的なものである。本発明は上 述の詳細な形だけに限定されることを意図するものでない。明らかに、多くの変 形や変更が可能であることは当業者にとって明らかであろう。上記の実施例は本 発明の原理とその実際の応用とについて説明するのに最も適切なものを選んだも のであり、本発明を特定の用途に対して適するようにいろいろな形で実施し、変 形することが可能であることは、当業者には明らかであろう。本発明の範囲は以 下の請求の範囲によって定義され、またこれと等価なものを含むものである。 自律アクセス・アドレス・バス構造 ＦＩＧ、−４Ａ ＦＩＧ、−９ 特表千６−５１１５８５　（２０）

Claims (23)

【特許請求の範囲】
1. １．通信媒体を介してデータ・フレームを伝送するシステムのための装置であっ て、 通信媒体上の伝送用ホスト・コンピュータによって作成されたフレーム・データ を格納するためのバッファ・メモリと、ホスト・システム・インタフェースを有 し、前記バッファへフレーム・データを転送するための手段と、 前記バッファ・メモリに結合され、バッファ・メモリへ転送されたフレーム・デ ータの量のスレッショルド判定を行うために、バッファ・メモリヘのフレーム・ データの転送を監視するための手段と、監視するための手段のスレッショルド判 定に応答して、ホスト・コンピュータからバッファ・メモリへ全てのフレーム・ データの伝送前に、フレームの伝送を開始するための手段、 を有する装置。
2. ２．伝送バッファは、伝送記述子リング・バッファ、伝送データ・バッファ、ネ ットワーク上に伝送されるべきデータを識別するデータを有する伝送記述子と選 択的即値データを有し、且つ監視するための手段はスレッショルド判定における 即値データを有している請求の範囲第１項に記載の装置。
3. ３．前記バッファ・メモリはホスト・アドレス空間と独立したバッファを有する 請求の範囲第１項に記載の装置。
4. ４．監視するための手段は、スレッショルド値を格納するためのシステムによっ て変更可能なスレッショルド記憶装置とスレッショルド判定判定ためのスレッシ ョルド値に応答する論理装置を有する請求の範囲第１項に記載の装置。
5. ５．前記フレームは、識別できるはじまりを有しており、スレショールド値はフ レームのはじまりからデータ量を仕分ける請求の範囲第４項に記載の装置。
6. ６．伝送バッファは伝送記述子リング・バッファと伝送データ・バッファを有し ており、且つ転送するための手段は、 システムから伝送記述子リング・バッファへ伝送記述子をマッピングするための 伝送記述子論理装置と、 伝送記述子リング・バッファの伝送記述子に応答して、システムのメモリからデ ータを検索し、伝送データバッファに検索去れたデータを格納するためのダウン ロード論理装置、 を有する請求の範囲第１項に記載の装置。
7. ７．伝送記述子は、更にネットワーク上に伝送されるべき即値データを有し、監 視するための手段は、スレッショルド判定における即値データを有している請求 の範囲第６項に記載の装置。
8. ８．更に、伝送リング・バッファの伝送記述子および伝送を開始するための手段 に応答して、伝送記述子リング・バッファと伝送データ・バッファからのデータ を検索し、且つネットワーク上に伝送用検索データを供給するための伝送論理装 置を有している請求の範囲第７項に記載の装置。
9. ９．更に、転送するための手段が伝送論理装置に遅れる条件を検出し、悪いフレ ーム信号を、アンダーラン条件に応答して通信媒体へ供給するアンダーラン制御 論理装置を有する請求の範囲第８項に記載の装置。
10. １０．伝送論理装置は、伝送されたフレームに誤り検出コードを付加するための 手段を有し、且つ悪いフレーム信号はコラプトされた（ｃｏｒｒｕｐｔｅｄ）誤 り検出コードを有している請求の範囲第９項に記載の装置。
11. １１．更に、伝送を開始するための手段に応答して、バッファ・メモリからデー タを検出し、ネットワークへ伝送用の検索されたデータを供給するための伝送論 理装置と、 転送するための手段が伝送論理装置に遅れる条件を検出し、悪いフレーム信号を 、アンダーラン条件に応答して通信媒体へ供給するアンダーラン制御論理装置を 有する請求の範囲第１項に記載の装置。
12. １２．伝送論理装置は、伝送されたフレームに誤り検出コードを付加するための 手段を有し、且つ悪いフレーム信号はコラプトされた（ｃｏｒｒｕｐｔｅｄ）誤 り検出コードを有している請求の範囲第１１項に記載の装置。
13. １３．ホスト・システムとネットワークに結合されたネットワーク・トランシー バ間の通信を制御するための装置であって、バッファ・メモリと、 ホスト・システムとのインタフェースを有し、ホスト・システムとバッファ・メ モリ間のデータを転送するためのホスト・インタフェース手段と、バッファ・メ モリに結合し、かつスレッショルド値を格納するためのスレッショード記憶装置 に変更できるホスト・システムを有していて、バッファ・メモリに転送されたフ レームのデータ量のスレッショルド判定を行うために、バッファ・メモリヘのフ レームデータの転送を監視するための手段と監視するための手段のスレッショル ド判定に応答して、ホスト・コンピュータからバッファ・メモリヘのフレームの 全データの転送前に、フレームの伝送を開始するための手段と、 ネットワークヘのインタフェースを有し、且つ開始するためのの手段に応答して 、バッファ・メモリと伝送用ネットワークトランシーバ間のデータを転送するた めのネットワーク・インタフェース手段と、ネットワーク・インタフェース手段 と結合し、スレッショルド値を最適化するためのフィードバックとしてのホスト ・システムにより用いられることができるステータス情報を位置するための制御 手段、を有する装置。
14. １４．前記ホスト・インタフェース手段は、ホスト・システムからバッファ・メ モリへ伝送されるべきデータを識別する伝送記述子を転送するための伝送記述子 論理装置と、バッファ・メモリの伝送記述子に応答して、ホスト・システムのメ モリからデータを検索し、検索されたデータをバッファ・メモリに格納するため のダウンロード論理装置、 を有する請求の範囲第１３項に記載の装置。
15. １５．前記伝送記述子は即値データを有する請求の範囲第１４項に記載の装置。
16. １６．前記監視するための手段は、伝送記述子の即値データ量を判定するための 論理装置を有する請求の範囲第１５項に記載の装置。
17. １７．前記監視するための手段は、伝送記述子の即値データ量を判定するための 論理装置、およびスレッショルド判定を行う場合に伝送記述子に応答して、ダウ ンロード論理装置によって検索されたデータの量を有している請求の範囲第１５ 項に記載の装置。
18. １８．前記制御手段は、バッファ・メモリへデータを転送する場合のホスト・イ ンタフェース手段トランシーバへデータを転送する場合のネットワーク・インタ フェース手段に遅れているアンダーアラン条件を検出する手段とアンダーラン条 件に応答して、通信媒体に悪いフレーム信号を供給するための手段を有している 請求の範囲第１３項に記載の装置。
19. １９．前記制御手段は伝送されたフレームに誤り検出コードを付加するための手 段を有し、前記悪いフレーム信号はコラプトされた誤り検出コードを有している 請求の範囲第１８項に記載の装置。
20. ２０．前記制御手段によって位置されるステータス情報はアンダーラン条件の指 示を有している請求の範囲第１８項に記載の装置。
21. ２１．ホスト・システムとネットワークに結合されたネットワーク・トランシー バ間の通信を制御するための装置であって、伝送されるべき、ホスト・システム のデータを識別する伝送記述子を格納するための伝送記述子バッファを含み、且 つ即値データと、ホスト・システムから転送されるフレームのデータをバッファ するための伝送データ・バッファを含むバッファ・メモリと、 ホスト・システムヘのインタフェースを有し、ホスト・システムと、伝送記述子 バッファの伝送記述子に応答して、ホスト・システムから伝送データ・バッファ へフレーム・データをダウンロードするための手段を含むバッファ・メモリ間の 伝送記述子とフレーム・データを転送するためのホスト・インタフェース手段と 、 バッファ・メモリに結合され、伝送記述子バッファの伝送記述子の即値データと 、バッファ・メモリへ転送されたフレームのデータ量のシュレショールド判定を するために、伝送データ・バッファへフレーム・データのダウンロードを監視す るための手段と、 監視する手段のシュレショールド判定に応答して、ホスト・コンピュータからの バッファ・メモリへフレームの全データを転送する前に、フレームの伝送を開始 するための手段と、 ネットワーク・トランシーバヘのインタフェースを有し、開始するための手段に 応答して、バッファ・メモリと伝送用ネットワーク・トランシーバ間のデータを 転送するためのネットワーク・インタフェース手段と、ネットワーク・インタフ ェース手段に結合され、伝送データ・バッファへデータをダウンロードする場合 のホスト・インタフェース手段がトランシーバへデータを転送する場合のネット ワーク・インタフェース手段に遅れているアンダーラン条件を検出するため、お よびアンダーラン条件に応答してネットワーク・トランシーバへ悪いフレーム信 号を供給するためのアンダーラン制御手段、を有する装置。
22. ２２．前記監視するための装置は、スレッショルド値を格納するためのシステム によって変更可能なスレッショルド記憶装置とスレッショルド判定を行うための スレッショルド値に応答する論理装置を有し、且つアンダーラン制御手段は、ス レッショルド値を最適化するためのフィードバックとしてホスト・システムによ って用いられることができるステータス情報を位置する手段を有している請求の 範囲第２１項に記載の装置。
23. ２３．前記ネットワーク・インタフェース手段は、伝送されたフレームに誤り検 出コードを付加するための手段を有し、前記悪いフレーム信号はコラプトされた 誤り検出コードを有している請求の範囲第２１項に記載の装置。