JPH0637606A - パルス信号生成回路 - Google Patents

Abstract

(57)【要約】 【目的】 アップカウントまたはダウンカウント動作を
するカウンタを用いて、入力信号に応じてパルス幅制御
したパルス制御信号を出力するパルス信号生成回路にお
いて、回路を小型にし、インテリジェントな制御ができ
るようにする。 【構成】 フィードバック信号をコンパレータ３で基準
信号と比較し、その比較結果をＣＰＵ４に取込んでダウ
ンカウンタ１のカウント開始データを演算する。そし
て、このデータをＣＰＵ４の割込み信号を用いてラッチ
回路２からダウンカウンタ１にセットし、またデジタル
コンパレータ７でダウンカウンタ１の出力値とＣＰＵ４
からのデューティ値を比較し、その一致信号の出力のタ
イミングでラッチ回路２のデータをロードする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、特にフィードバックさ
れた入力信号に基づいてパルス幅制御したパルス信号を
出力するパルス信号生成回路に関するものである。

【０００２】

【従来の技術】図８は従来の波形成形を行うパルス信号
生成回路の構成を示すブロック図である。同図におい
て、１０１はアップダウンカウンタ１０２を制御するア
ップダウン制御回路、１０３はダウンカウンタ、１０４
は二つの入力データが一致しているか否か比較する比較
回路、１０５はダウンカウンタ１０３の出力値“０”を
検出する零検出器、１０６はＤ形フリップフロップ、１
０７はＣＰＵ１０８からのデータをラッチするラッチ、
１０９はカウンタ、１１０はクロックの入力端子、１１
１は不図示の外部制御回路からのフィードバック信号の
入力端子である。

【０００３】上記アップダウン制御回路１０１は、アッ
プダウンカウンタ１０２のカウントアップ，カウントダ
ウンを制御する回路であり、そのクロック出力端子が信
号線Ｌ１０１を通してアップダウンカウンタ１０２のク
ロック入力端子に接続され、またアップダウン制御端子
が信号線Ｌ１０２を通してアップダウンカウンタ１０２
のアップダウン制御入力端子に接続されている。

【０００４】また、上記外部制御回路からのフィードバ
ック信号の入力端子１１１が信号線Ｌ１０３を通してア
ップダウン制御回路１０１のフィードバック信号入力端
子に接続されている。そして、アップダウンカウンタ１
０２のカウント値の出力端子は、バスラインＬ１０４を
通してダウンカウンタ１０３のデータ入力端子に接続さ
れている。

【０００５】クロックの入力端子１１０は、信号線Ｌ１
０５を介してダウンカウンタ１０３のクロック入力端子
及びＤ形フリップフロップ１０６のクロック入力端子に
接続されている。また、ダウンカウンタ１０３のカウン
トデータ出力端子は、ｎ本の信号線Ｌ１０６を通して比
較回路１０４のｎ個のデータ入力端子及び零検出器１０
５のデータ入力端子に接続されており、零検出器１０５
のデータ出力端子は信号線Ｌ１０７によりＤ形フリップ
フロップ１０６のデータ入力端子に接続されている。

【０００６】またＣＰＵ１０８は、アドレスバスＬ１０
８及びデータバスＬ１０９を介してラッチ１０７に接続
されており、このラッチ１０７の信号出力端子は信号線
Ｌ１１０により比較回路１０４の信号入力端子に接続さ
れている。

【０００７】Ｄ形フリップフロップ１０６の信号出力端
子は、信号線Ｌ１１１を介して比較回路１０４のリセッ
ト信号入力端子とダウンカウンタ１０３のロード信号入
力端子とカウンタ１０９の信号入力端子にそれぞれ接続
されている。またカウンタ１０９の信号出力端子は、信
号線Ｌ１１２を介してアップダウン制御回路１０１の信
号入力端子に接続されている。そして、比較回路１０４
から出力されるパルス信号は信号線Ｌ１１２から得られ
るようになっている。

【０００８】次に上記回路の動作について説明する。ア
ップダウン制御回路１０１は、信号線Ｌ１０３を介して
外部制御回路からのフィードバック信号が入力される
が、このアップダウン制御回路１０１はコンパレータを
内蔵しており、そのコンパレータによりフィードバック
信号があるスレッシュレベルを越えているかどうかを判
別し、アップダウンカウンタ１０２に信号線Ｌ１０２を
介してカウント値をアップさせるかダウンさせるかの信
号を送る。そして、このアップダウンカウンタ１０２の
カウント出力値は、信号線Ｌ１０４を介してダウンカウ
ンタ１０３にロードされる。この時、ダウンカウンタ１
０３は入力端子１１０からのクロックにより、設定され
た値からゼロになるまでカウントダウン動作を行う。

【０００９】またＣＰＵ１０８は、アドレスバスＬ１０
８でアドレスを指定し、データバスＬ１０９を通してラ
ッチ１０７に制御データを送り出す。この送り出された
データは、信号線Ｌ１１０を通して比較回路１０４に送
出される。そして比較回路１０４では、ラッチ１０７よ
り送られてきたデータとダウンカウンタ１０３より信号
線Ｌ１０６を通して送られてきたデータとが比較され、
一致したところでハイレベルの信号が信号線Ｌ１１３を
介して出力される。

【００１０】一方、上記ダウンカウンタ１０３の出力デ
ータは信号線Ｌ１０６を通して零検出器１０５にも入力
され、この零検出器１０５はダウンカウンタ１０３のカ
ウント値がゼロになったところで出力端子にハイレベル
の信号を出力する。この零検出器１０５の出力信号は、
信号線Ｌ１０７を介してＤ形フリップフロップ１０６の
データ入力端子に入力される。そして、Ｄ形フリップフ
ロップ１０６の出力端子にハイレベルの信号が出力され
たところ、つまりダウンカウンタ１０３のカウント値が
ゼロになったところで、比較回路１０４にはリセットが
かかってローレベルになり、ダウンカウンタ１０３にロ
ード信号が入力されることでアップダウンカウンタ１０
２よりカウントデータがロードされる。

【００１１】また、Ｄ形フリップフロップ１０６の出力
端子は信号線Ｌ１１１を介してカウンタ１０９ともつな
がっている。そして、このカウンタ１０９によってＤ形
フリップフロップ１０６の信号を何分周かして信号線Ｌ
１１２を通してアップダウン制御回路１０１に入力して
おり、また信号線Ｌ１０１を通してアップダウンカウン
タ１０２のクロック信号として供給している。

【００１２】このように、ダウンカウンタ１０３のカウ
ント値によって生成パルスの周期を決定し、またラッチ
１０７によって生成パルスのデューティを決定し、パル
ス幅制御した制御信号（パルス信号）を外部に出力して
いる。

【００１３】

【発明が解決しようとする課題】しかしながら、上記の
ような従来のパルス信号生成回路にあっては、出力生成
パルスの周期を決定するカウンタに動作情報を入力する
アップダウンカウンタ及びその周辺回路が大きく、回路
の小型化を図ることができないという問題点があった。

【００１４】本発明は、上記のような問題点に着目して
なされたもので、回路の小型化を実現でき、かつ精度の
良い波形生成が可能なパルス信号生成回路を得ることを
目的としている。

【００１５】

【課題を解決するための手段】本発明のパルス信号生成
回路は、次のように構成したものである。

【００１６】（１）入力信号に基づいてパルス幅制御し
たパルス信号を出力するパルス信号生成回路において、
アップカウント動作またはダウンカウント動作をするカ
ウンタと、このカウンタにカウント開始データを入力す
るラッチ回路と、前記入力信号を所定の基準信号と比較
するコンパレータと、このコンパレータの比較結果を一
定時間ごとに取込んで処理し、前記ラッチ回路のカウン
ト開始データ及び出力波形のデューティ値を決めるデー
タを演算する処理回路と、前記カウンタの出力値と処理
回路で演算したデューティ値を比較するデジタルコンパ
レータとを備え、前記処理回路の外部割込み信号を用い
てカウンタにカウント開始データをセットするととも
に、デジタルコンパレータが一致信号を出力するタイミ
ングでラッチ回路にカウント開始データをロードするよ
うにした。

【００１７】（２）前記（１）の回路において、処理回
路は、コンパレータからの一定期間の信号を取込み中は
外部割込みを禁止し、取込み終了後に外部割込みを許可
してラッチ回路の設定データを変更可能とするようにし
た。

【００１８】（３）前記（１）または（２）の回路にお
いて、ラッチ回路に設定するデータの変化量の最大値を
設定し、それ以上の変化量にならないように制限するよ
うにした。

【００１９】（４）前記（１）ないし（３）何れかの回
路において、ラッチ回路の設定データに対応する入力信
号の期待値と実際の入力信号の値を比較して異常がある
かどうかを判断するようにした。

【００２０】

【作用】本発明のパルス信号生成回路においては、処理
回路で演算したデータをラッチ回路からカウンタに入力
し、また処理回路の割込み信号を用いてカウンタに動作
データをセットするとともに、デジタルコンパレータが
一致信号を出力するタイミングでラッチ回路にデータを
ロードするようにしており、アップダウンカウンタ及び
周辺回路を省くことができる。

【００２１】

【実施例】図１は本発明の第１実施例の構成を示すブロ
ック図である。図において、１はダウンカウント動作を
するダウンカウンタで、このカウンタ１の出力に従って
パルス幅制御したパルス制御信号が出力される。２はこ
のダウンカウンタ１にカウント開始データを入力するラ
ッチ回路、３は入力端子から入力された各制御系のフィ
ードバック信号（誤差信号）を所定の基準信号と比較す
るコンパレータ、４はこのコンパレータ３の比較結果を
一定時間ごとに取込んで処理するＣＰＵ（処理回路）
で、上記ラッチ回路２のカウント開始データ及び出力波
形のデューティ値を決めるデータを演算する。

【００２２】５は上記ＣＰＵ４からのデータをアナログ
信号に変換してコンパレータ３に基準信号として入力す
るＤ／Ａコンバータ、６はダウンカウンタ１の出力値
“０”を検知する零検知回路、７はダウンカウンタ１の
出力値とレジスタ８からの信号値を比較してパルス幅制
御した制御信号を生成するデジタルコンパレータで、比
較用のレジスタ８はモジュロ回路として構成され、ＣＰ
Ｕ４で演算したデューティ値が入力される。９はフリッ
プフロップで、入力信号が“０”から“１”になった時
に出力信号を反転し、入力信号が“１”から“０”にな
った時は出力信号を保持し、またリセット端子が設けら
れている。なお、上記ダウンカウンタ１はこれに代えて
アップカウント動作をするアップカウンタとしても良
い。

【００２３】上記ＣＰＵ４の１組のデータ出力ポートは
信号線Ｌ１を介してラッチ回路２に接続されており、そ
の他のデータ出力ポートは信号線Ｌ２を介してレジスタ
８に接続されている。またラッチ回路２は信号線Ｌ３を
通してダウンカウンタ１のデータ入力端子に接続されて
いる。このダウンカウンタ１のデータ出力端子は信号線
Ｌ４を通してデジタルコンパレータ７及び零検知回路６
に接続されており、デジタルコンパレータ７の入力端子
にはレジスタ８からの信号線Ｌ５とダウンカウンタ１の
データ出力端子からの信号線Ｌ４が接続されている。そ
して、このコンパレータ７の出力端子は信号線Ｌ６を通
してフリップフロップ９のデータ入力端子及びラッチ回
路２のロード信号入力端子に接続されている。

【００２４】また、零検知回路６の出力端子は信号線Ｌ
７を通してダウンカウンタ１のロード信号入力端子及び
ＣＰＵ４の外部割込み入力端子に接続されている。ま
た、コンパレータ３の−入力端子にはＤ／Ａコンバータ
５のアナログ出力端子が接続され、＋入力端子には不図
示の外部制御回路のフィードバック信号出力端子が接続
されており、このコンパレータ３の出力端子はＣＰＵ４
の入力ポートに接続されている。またＤ／Ａコンバータ
５のデジタル信号入力端子は信号線Ｌ８を通してＣＰＵ
４の出力ポートに接続されている。

【００２５】なお、上記ＣＰＵ４の外部割込み信号を用
いてダウンカウンタ１にカウント開始データをセットす
るとともに、デジタルコンパレータ７が一致信号を出力
するタイミングでラッチ回路２にカウント開始データを
ロードするようになっている。

【００２６】また、ＣＰＵ４は、ある一連のプロセス処
理を実行し、コンパレータ３からの一定期間のデータを
取込み中は外部割込みを禁止し、取込み終了後に外部割
込みを許可してラッチ回路２の設定データを変更するよ
うになっている。

【００２７】次に上記構成の回路の動作について説明す
る。まず、ＣＰＵ４からラッチ回路２にダウンカウンタ
１のカウント開始データを送る。またＣＰＵ４は、レジ
スタ８に出力波形のデューティ値を決めるデータを送
る。そして、ダウンカウンタ１がカウントを開始し、デ
ジタルコンパレータ７においてそのカウント値とレジス
タ８からのモジュロの値とが一致した時にハイレベルの
信号を出力する。フリップフロップ９はこのデジタルコ
ンパレータ７の出力がローレベルからハイレベルに変化
したところでそのハイレベルの信号を保持する。そし
て、零検知回路６がダウンカウンタ１のカウント値がゼ
ロになったことを検知すると、ダウンカウンタ１にロー
ド信号を入力して次のカウント開始データをラッチ回路
２からダウンカウンタ１のデータ入力端子にセットす
る。同時にフリップフロップ９の出力をリセットし、出
力データをローレベルにする。このようにして、入力信
号に基づいてパルス幅制御したパルス波形を生成する。

【００２８】一方、コンパレータ３では、入力されたフ
ィードバック信号のレベルとＣＰＵ４がＤ／Ａコンバー
タ５に送出したデジタルデータに相当する該Ｄ／Ａコン
バータ５からのアナログ電圧レベルとの大小を判定し、
その判定結果をＣＰＵ４のデータ入力端子に送る。ＣＰ
Ｕ４はそのデータ入力を内部のタイマ割込みのタイミン
グで取込み、レジスタに格納する。

【００２９】そして、ＣＰＵ４はある設定された量だけ
データが格納されると、それらのデータを基に上記ラッ
チ回路２にセットするデータを計算し、出力ポートにセ
ットする。このデータは、デジタルコンパレータ７にお
いてカウンタ１のデータとそのラッチデータが一致した
タイミングでラッチ回路２にセットされる。

【００３０】次に、上記ＣＰＵ４の内部で行われるラッ
チデータの計算について詳しく説明する。まずＣＰＵ４
に取込むデータであるが、ここではフィードバック信号
値がスレッシュレベルより大きいときは“１”を、小さ
いときは“０”を格納する。このデータを取込む回数は
ソフトウェアによって決定されており、一定回数取込む
とＣＰＵ４はその取込んだデータを格納しているレジス
タを検索し、そのデータ群の中の“１”及び“０”の個
数の比率を計算する。そして、“１”の比率が多い場合
は、フィードバック信号値が大幅にスレッシュレベルを
超えていることになるので、ラッチ回路２に設定してい
るデータから減算する量を多めにする。例えば、ラッチ
回路２のデータの可変幅を±５とすると、“１”の比率
が１００％であれば減算する量を“５”にし、比率ごと
に減算及び加算データを決定してラッチデータを計算す
る。そして、これら一連の動作を繰返しながら、“１”
と“０”の比率が等しくなるように、つまりフィードバ
ック信号値とスレッシュレベルが等しくなるように制御
する。

【００３１】図２及び図３は上記の回路における波形生
成過程を示したものである。図２に示すように、スター
トと同時にダウンカウンタ１のカウント動作が開始し、
レジスタ８のモジュロのデータとダウンカウンタ１の値
とが一致した時点で出力波形はハイレベルになる。そし
て、ダウンカウンタ１のカウント値がゼロになると再び
ローレベルになり、この時そのカウント値をロードする
とともに、カウント動作を再び開始する。

【００３２】また図３に示すように、ＣＰＵ４は内部タ
イマの割込みがあると一定期間フィードバック電圧の情
報収集を行い、上述のラッチデータの計算を行う。そし
て、デジタルコンパレータ７の一致信号のタイミングで
ラッチ回路２へデータをロードする。また、外部割込み
信号と共用のロード信号のタイミングで、ラッチ回路２
のデータをダウンカウンタ１にロードする。そして、こ
れらの動作を繰返すことにより、図に示すような連続し
たパルス出力信号が得られる。

【００３３】このように、生成パルスの周期を決定する
ダウンカウンタ１にカウント開始データをセットさせる
ロード信号をＣＰＵ４の割込み信号と共用し、デューテ
ィを決定する回路をアップダウンカウンタでなくラッチ
回路２で構成しており、コンパレータ３の比較結果を一
定時間ごとにＣＰＵ４に取込んでラッチ回路２のデータ
を計算し、デジタルコンパレータ７の一致信号を出すタ
イミングをラッチ回路２のデータをロードするタイミン
グとして利用している。このため、アップダウンカウン
タ及びその周辺回路を省くことができ、ＣＰＵ４の外付
けハード回路の小型化を図ることができ、またシステム
チップの構成を簡単にすることができると同時に、パル
ス幅の周期の変更及びデューティの変更を入力条件に応
じてインテリジェントに実行することができ、精度の良
い波形生成が可能となる。

【００３４】図４は本発明の第２実施例の構成を示すブ
ロック図であり、図１と同一符号は同一構成部分を示し
ている。本実施例は、入力側の外部フィードバック電圧
を基準電圧と比較判定する回路にオペアンプ（演算増幅
器）１０を用いたもので、そのアナログ出力をデジタル
データに変換してＣＰＵ４に入力するＡ／Ｄコンバータ
１１が設けられている。

【００３５】上記のように構成された回路においては、
外部からのフィードバック電圧とＤ／Ａコンバータ５か
らの基準電圧との差分をオペアンプ１０により検出し、
その差分をＡ／Ｄコンバータ１１によりアナログデータ
からデジタルデータへと変換する。ＣＰＵ４はそのデー
タを取込み、そのデータ値からラッチ回路２にセットす
るデータを決定する。具体的には、フィードバック電圧
が基準電圧を大幅に越えている場合にはラッチ回路２に
セットするデータを小さくし、基準電圧を下回っている
場合にはそのラッチデータを大きくするようにし、基準
電圧に等しくなってきたらラッチデータを変化させない
ようにＣＰＵ４でデータの計算を行う。また、オペアン
プ１０からの差分データは、ＣＰＵ４内のクロック割込
み等によりある一定時間ごとに取込むようにする。な
お、データのセット及び波形生成法に関しては上述の第
１実施例と同じであるので説明は省略する。

【００３６】本実施例においては、上述の実施例と同様
の作用効果が得られると同時に、より正確に出力を安定
化することができる。

【００３７】図５は本発明の第３実施例の動作を示すフ
ローチャートである。本実施例は、図１または図４の回
路において、ラッチ回路２にセットするデータの変化量
の最大値を設定し、それ以上の変化量にならないように
リミッタにより制限するようにしたものである。

【００３８】すなわち、上述の各実施例でも述べたよう
に、アナログコンパレータ３もしくはオペアンプ１０に
より外部からのフィートバック電圧を基準電圧と比較す
ることでラッチ回路２にセットするデータ（カウントア
ップもしくはカウントダウンする値）を決定していた
が、ある限度を越える急激な変化はオーバーシュートな
どを発生させるため、ある一定値以上の変化量は避けな
ければならない。そこで、実験で得られたデータを基に
本実施例ではソフト的にリミッタをかける。具体的に
は、オーバーシュートのでない程度のカウントアップ値
（最大値）を設定しておいて、例えばオペアンプ１０に
よる差分によって計算されたカウントアップ値がリミッ
タとして設定した値を越えた場合には、ＣＰＵ４は計算
によって出されたカウントアップデータではなくリミッ
タ値として設定されているデータにラッチ回路２にセッ
トするデータを変更する。

【００３９】次に、上述の動作を詳細に説明すると、Ｃ
ＰＵ４に外部割込みが入った時に図５のフローチャート
の動作がスタートし、まずステップＳ１で割込みを禁止
し、ステップＳ２で上記オペアンプ１０による電圧の差
分からカウント値の変化量を計算する。そして、ステッ
プＳ３でその変化量が設定した最大値以下であるかどう
かを判定する。この時、最大値以下であればステップＳ
４で変化量はそのままとし、最大値を越えていればステ
ップＳ５で変化量を最大値にする。

【００４０】次に、ステップＳ６で上記のように決定さ
れた変化量から前述のラッチデータを計算し、ステップ
Ｓ７でＣＰＵ４の出力ポートにそのラッチデータをセッ
トする。そして、ステップＳ８で割込みを許可し、再び
上述のステップの動作を繰返す。

【００４１】このように、ラッチデータの変化量に最大
値を設定しておき、それ以上の変化量にならないように
リミッタをかけることで、オーバーシュートなどのな
い、安定した制御が可能となる。

【００４２】図６は本発明の第４実施例の構成を示すブ
ロック図である。本実施例は、ラッチ回路２の設定デー
タに対応する入力信号（フィードバック電圧）の期待値
と実際の入力信号の値を比較して異常があるかどうかを
判断するようにしたものであり、同図中、１２はＡ／Ｄ
コンバータ、１３はＣＰＵ４の外部に設けたＲＯＭであ
る。なお、その他の構成は図４と同様である。

【００４３】図７は図６の回路の動作を示すフローチャ
ートである。ＣＰＵ４はステップＳ１１で、ラッチ回路
２にセットしたデータに対応した出力データ、つまりダ
ウンカウンタ１のカウント値に対応するフィードバック
電圧の期待値をＲＯＭ１３から読込み、またステップＳ
１２で、外部からの実際のフィードバック電圧をＡ／Ｄ
コンバータ１２を介して読込む。

【００４４】次にステップＳ１３で、ＣＰＵ４は上記デ
ータを比較して実際のフィードバック電圧が期待値＋１
０％より大きいかどうかを判断する。そして、両者を比
較してもし大幅に異なっているようなら、外部回路が異
常動作（例えばショート）をしていると判断して制御回
路を停止する。この時、具体的には比較する際に多少の
誤差が生じることを考えに入れて期待値にある程度の幅
（例えば１０％）をもたせており、外部からのフィート
バック電圧がその範囲内にあればステップＳ１４で正常
動作と見なし、通常の動作を続ける。しかし、外れてい
ればステップＳ１５で異常動作と見なし、出力を停止す
る。

【００４５】このように、ラッチ回路２に設定したデー
タによって出力されるであろうフィードバック電圧の期
待値と実際のフィードバック電圧とを比較して異常があ
るかどうかを自己判断させるようにしているので、異常
発生に対して迅速に対応させることができる。

【００４６】

【発明の効果】以上のように、本発明によれば、処理回
路にコンパレータの比較結果を一定時間ごとに取込んで
処理し、この処理回路で演算したカウント開始データを
ラッチ回路からカウンタに入力し、また処理回路の割込
み信号を用いてカウンタにデータをセットするととも
に、デジタルコンパレータの一致信号を出力するタイミ
ングでラッチ回路にデータをロードするようにしたの
で、アップダウンカウンタ及び周辺回路を省くことがで
き、回路の小型化を実現でき、かつ精度の良い波形生成
が可能になるという効果が得られる。

【図面の簡単な説明】

【図１】 本発明の第１実施例の構成を示すブロック図

【図２】 図１の回路の波形生成過程を示すタイミング
図

【図３】 図１の回路の波形生成過程を示すタイミング
図

【図４】 本発明の第２実施例の構成を示すブロック図

【図５】 本発明の第３実施例の動作を示すフローチャ
ート

【図６】 本発明の第４実施例の構成を示すブロック図

【図７】 図６の回路の動作を示すフローチャート

【図８】 従来例の構成を示すブロック図

【符号の説明】

１ ダウンカウンタ ２ ラッチ回路 ３ コンパレータ ４ ＣＰＵ（処理回路） ７ デジタルコンパレータ １０ オペアンプ １３ ＲＯＭ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 入力信号に基づいてパルス幅制御したパ
   ルス信号を出力するパルス信号生成回路において、アッ
   プカウント動作またはダウンカウント動作をするカウン
   タと、このカウンタにカウント開始データを入力するラ
   ッチ回路と、前記入力信号を所定の基準信号と比較する
   コンパレータと、このコンパレータの比較結果を一定時
   間ごとに取込んで処理し、前記ラッチ回路のカウント開
   始データ及び出力波形のデューティ値を決めるデータを
   演算する処理回路と、前記カウンタの出力値と処理回路
   で演算したデューティ値を比較するデジタルコンパレー
   タとを備え、前記処理回路の外部割込み信号を用いてカ
   ウンタにカウント開始データをセットするとともに、デ
   ジタルコンパレータが一致信号を出力するタイミングで
   ラッチ回路にカウント開始データをロードすることを特
   徴とするパルス信号生成回路。
2. 【請求項２】 前記処理回路は、コンパレータからの一
   定期間の信号を取込み中は外部割込みを禁止し、取込み
   終了後に外部割込みを許可してラッチ回路の設定データ
   を変更可能とすることを特徴とする請求項１記載のパル
   ス信号生成回路。
3. 【請求項３】 前記ラッチ回路に設定するデータの変化
   量の最大値を設定し、それ以上の変化量にならないよう
   に制限することを特徴とする請求項１または２記載のパ
   ルス信号生成回路。
4. 【請求項４】 前記ラッチ回路の設定データに対応する
   入力信号の期待値と実際の入力信号の値を比較して異常
   があるかどうかを判断することを特徴とする請求項１な
   いし３何れか記載のパルス信号生成回路。