JPH06334194A - Non-volatile semiconductor memory - Google Patents
Non-volatile semiconductor memoryInfo
- Publication number
- JPH06334194A JPH06334194A JP5122234A JP12223493A JPH06334194A JP H06334194 A JPH06334194 A JP H06334194A JP 5122234 A JP5122234 A JP 5122234A JP 12223493 A JP12223493 A JP 12223493A JP H06334194 A JPH06334194 A JP H06334194A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- insulating film
- floating gate
- control gate
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、浮遊ゲート構造を有す
る不揮発性半導体メモリに関し、特に、電子注入用コン
トロールゲートの他に電子放出用コントロールゲートを
備えた不揮発性半導体メモリに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a non-volatile semiconductor memory having a floating gate structure, and more particularly to a non-volatile semiconductor memory having an electron injection control gate in addition to an electron injection control gate.
【０００２】[0002]
【従来の技術】図７および図８に、一般的に用いられて
いる浮遊ゲート構造を有する不揮発性半導体メモリの構
成を示してある。これらに示すメモリはいずれもＮチャ
ネル型の浮遊ゲートを備えた不揮発性メモリであり、Ｐ
型半導体基板１の表面にＮ+ 型のソース層２及びドレイ
ン層３が形成され、これらのソース層２及びドレイン層
３に亘ってゲート絶縁膜４が形成されている。ゲート絶
縁膜４の上には、浮遊ゲート電極５が設置されており、
さらに、この浮遊ゲート電極５の上には、ゲート絶縁膜
６を介してコントロールゲート電極７が形成されてい
る。2. Description of the Related Art FIGS. 7 and 8 show the structure of a generally used nonvolatile semiconductor memory having a floating gate structure. All of the memories shown are non-volatile memories having an N-channel floating gate, and P
An N + type source layer 2 and a drain layer 3 are formed on the surface of the type semiconductor substrate 1, and a gate insulating film 4 is formed over the source layer 2 and the drain layer 3. The floating gate electrode 5 is provided on the gate insulating film 4,
Further, a control gate electrode 7 is formed on the floating gate electrode 5 via a gate insulating film 6.
【０００３】図７に示す不揮発性半導体メモリはＥＰＲ
ＯＭの構造であり、ドレイン層３にソース層２に対して
９Ｖ前後の正の高電圧を印加し、浮遊ゲート電極５にド
レイン層３に印加した電圧と同程度の電圧がかかるよう
に、コントロールゲート電極７に高いゲート電圧を印加
すると、チャネル電流のうち、ドレイン層３の近傍（ピ
ンチオフ領域）で加速されたエレクトロン（チャネルホ
ットエレクトロン８・ＣＨＥ）の一部が浮遊ゲート電極
（電子捕獲用ゲート電極）５に注入され、これによりデ
ータの書込みが行なわれる。また、浮遊ゲート電極５に
３Ｖ前後の電圧がかかるようにコントロール電極７に電
圧を印加すると、チャネル電流の一部がドレイン層３の
近傍の電界でインパクトイオン化を起こし、その時生じ
た電子（ドレインアバランシェホットエレクトロン９・
ＤＡＨＥ）が浮遊ゲート電極５に注入され、これにより
書込みが行なわれる。そして、メモリの消去は、紫外線
を照射し、浮遊ゲート電極５から光励起によって電子が
周囲の半導体基板に放出されることで行われる。従っ
て、不揮発性半導体メモリ自体の構造は簡単であり、多
くの装置のＲＯＭとして採用されている。The nonvolatile semiconductor memory shown in FIG. 7 is an EPR.
In the OM structure, a positive high voltage of about 9 V is applied to the drain layer 3 with respect to the source layer 2, and the floating gate electrode 5 is controlled so that the same voltage as that applied to the drain layer 3 is applied. When a high gate voltage is applied to the gate electrode 7, some of the electrons (channel hot electrons 8 CHE) accelerated in the vicinity of the drain layer 3 (pinch-off region) of the channel current are floating gate electrodes (electron trap gate). It is injected into the electrode 5 to write data. When a voltage is applied to the control electrode 7 so that a voltage of about 3 V is applied to the floating gate electrode 5, a part of the channel current causes impact ionization in the electric field in the vicinity of the drain layer 3, and electrons (drain avalanche) generated at that time are generated. Hot electron 9
DAHE) is injected into the floating gate electrode 5 to write data. Then, erasing of the memory is performed by irradiating with ultraviolet rays, and electrons are emitted from the floating gate electrode 5 to the surrounding semiconductor substrate by photoexcitation. Therefore, the nonvolatile semiconductor memory itself has a simple structure and is used as a ROM in many devices.
【０００４】しかし、このような紫外線を照射してメモ
リを消去する紫外線消去方式の不揮発性半導体メモリで
は、実装された状態での消去は困難であり、特に、受光
素子を用いた装置においては、受光素子以外は遮光措置
がとられるため、紫外線消去方式のメモリの書換えは実
質上不可能である。また、紫外線消去方式の半導体メモ
リであるため、メモリセル全体に紫外線が当たるので、
全ビットが一括消去されてしまい、選択的に消去するこ
とは不可能である。However, it is difficult to erase the mounted nonvolatile semiconductor memory of the ultraviolet erasing type which erases the memory by irradiating it with ultraviolet rays. Especially, in a device using a light receiving element, Since light-shielding measures are taken except for the light receiving element, it is practically impossible to rewrite the memory of the ultraviolet erasing method. Also, since it is a semiconductor memory of the ultraviolet erasing method, the ultraviolet rays hit the entire memory cell,
All bits are collectively erased, and it is impossible to selectively erase them.
【０００５】このため、電気的にメモリの消去が可能な
ＥＥＰＲＯＭ、ＥＡＲＯＭと呼ばれる不揮発性半導体メ
モリが開発されており、その一例が図８に示すトンネリ
ングを用いたＦＬＯＴＯＸと呼ばれる半導体メモリであ
る。このメモリは、図７に示すメモリと殆ど同様の構成
であるが、浮遊ゲート電極５は、Ｐ型半導体基板１上に
形成されたドレイン層３又はソース層２とトンネル酸化
膜１０を介して設置されている。そして、浮遊ゲート電
極５は、ドレイン層３との距離が小さなトンネリング部
１１が有しており、トンネル効果によりドレイン層３と
浮遊ゲート電極５との間でトンネル電子が移動可能とな
っている。この不揮発性半導体メモリにおいて、浮遊ゲ
ート電極５への電子の注入（データの消去）は、ドレイ
ン層３に対してコントロールゲート電極７に高い電圧を
印加することにより行われる。一方、データの書き込み
（電子の放出）動作は、ドレイン層３に対しコントロー
ルゲート電極７の電圧を短期間低く設定することで、ト
ンネリングにより浮遊ゲート電極５からドレイン層３に
電子が放出されてデータが書き込まれる。Therefore, a nonvolatile semiconductor memory called an EEPROM or an EAROM capable of electrically erasing the memory has been developed, and an example thereof is a semiconductor memory called FLOTOX using tunneling shown in FIG. This memory has almost the same configuration as that of the memory shown in FIG. 7, but the floating gate electrode 5 is provided via the drain layer 3 or the source layer 2 formed on the P-type semiconductor substrate 1 and the tunnel oxide film 10. Has been done. The floating gate electrode 5 has a tunneling portion 11 having a small distance from the drain layer 3, and tunnel electrons can move between the drain layer 3 and the floating gate electrode 5 due to the tunnel effect. In this nonvolatile semiconductor memory, electrons are injected into the floating gate electrode 5 (data is erased) by applying a high voltage to the control gate electrode 7 with respect to the drain layer 3. On the other hand, in the data writing (electron emission) operation, the voltage of the control gate electrode 7 is set to be low for a short period of time with respect to the drain layer 3, so that electrons are emitted from the floating gate electrode 5 to the drain layer 3 by tunneling and the data is emitted. Is written.
【０００６】[0006]
【発明が解決しようとする課題】このように、図８に示
す不揮発性半導体メモリは電気的にデータの書込み、消
去が可能である。従って、受光素子などを含む装置に内
蔵される場合であっても、データの消去が可能であり、
また、特定のデータを選択的に消去することも容易であ
る。しかしながら、トンネリング及びデータ保持を確実
に行うために、セル毎のドレイン電圧を設定するセレク
ト・トランジスタ（図示せず）が必要で、製造プロセス
が複雑・高度となり、同一の半導体基板に搭載される受
光素子などの製造プロセスと異なるプロセスが必要とな
る。このため、図８に示す不揮発性半導体メモリを搭載
することは製品価格を上昇させ、また、歩留りが低下す
るという問題に繋がる。製品価格を低下させ、歩留りを
高くするためには、製造プロセスが同じで、構造が簡単
な紫外線消去方式の不揮発性メモリを搭載することが望
ましいのであるが、先に説明したように消去が自由に行
えず、近年のシステムの高度化、多様化する装置に対応
することが困難である。As described above, the nonvolatile semiconductor memory shown in FIG. 8 can electrically write and erase data. Therefore, it is possible to erase data even when it is built in a device including a light receiving element,
Also, it is easy to selectively erase specific data. However, in order to ensure tunneling and data retention, a select transistor (not shown) that sets the drain voltage for each cell is required, which makes the manufacturing process complicated and sophisticated, and makes it possible to receive light that is mounted on the same semiconductor substrate. A process different from the manufacturing process of elements and the like is required. Therefore, mounting the non-volatile semiconductor memory shown in FIG. 8 raises the problem of increasing the product price and lowering the yield. In order to reduce the product price and increase the yield, it is desirable to mount a nonvolatile memory of the UV erasing method that has the same manufacturing process and a simple structure, but as described above, erasing is free. Therefore, it is difficult to cope with the recent sophistication and diversification of systems.
【０００７】そこで、本発明においては、上記の問題に
鑑みて、紫外線消去方式と同様の簡単な構造の不揮発性
半導体メモリを用いて、データの消去を電気的に且つ選
択的に容易に行うことが可能の不揮発性半導体メモリを
目的としている。In view of the above problems, the present invention uses a nonvolatile semiconductor memory having a simple structure similar to the ultraviolet erasing method to easily electrically and selectively erase data. Intended for non-volatile semiconductor memory.
【０００８】[0008]
【課題を解決するための手段】上記問題点を解決するた
めに、本発明の第１の手段は、第１導電型の半導体基板
の主面側に形成された第２導電型のソース領域及びドレ
イン領域と、これらに亘って第１のゲート絶縁膜を介し
て形成された浮遊ゲート電極と、浮遊ゲート電極に対し
第２のゲート絶縁膜を介して形成され、浮遊ゲート電極
の電位を制御可能の第１のコントロールゲート領域とを
有する紫外線消去方式の構造に係る不揮発性半導体メモ
リを採用しつつ、これに加えて、基板と浮遊ゲート電極
の間の第１の静電容量と浮遊ゲート電極と第１のコント
ロールゲート領域の間の第２の静電容量との比を可変す
る容量比可変手段を設けたことに特徴を有している。In order to solve the above problems, a first means of the present invention is to provide a second conductivity type source region formed on the main surface side of a first conductivity type semiconductor substrate and a second conductivity type source region. The drain region, the floating gate electrode formed over the first gate insulating film via the drain region, and the floating gate electrode formed over the second gate insulating film can control the potential of the floating gate electrode While adopting the nonvolatile semiconductor memory according to the structure of the ultraviolet erasing method having the first control gate region of the above, in addition to this, the first capacitance between the substrate and the floating gate electrode and the floating gate electrode It is characterized in that capacitance ratio varying means for varying the ratio with the second capacitance between the first control gate regions is provided.
【０００９】容量比可変手段としては、浮遊ゲート電極
に対し第２のゲート絶縁膜を介して形成され、第１のコ
ントロールゲート領域とは独立してなる第２のコントロ
ールゲート領域とすることができる。第２のコントロー
ルゲート領域は、１つに限らず、相互に独立又は従属の
複数のゲート領域の群で構成しても良い。そして、第１
及び第２のコントロールゲート領域は、第２のゲート絶
縁膜上にポリシリコン等で形成しても良いが、基板の主
面側に形成された第２導電型の拡散領域であっても良
い。The capacitance ratio varying means may be a second control gate region formed on the floating gate electrode via a second gate insulating film and independent of the first control gate region. . The second control gate region is not limited to one, but may be formed of a group of a plurality of gate regions independent or dependent on each other. And the first
The second control gate region and the second control gate region may be formed of polysilicon or the like on the second gate insulating film, but may be a diffusion region of the second conductivity type formed on the main surface side of the substrate.
【００１０】本発明の第２の手段は、第１導電型の半導
体基板の主面側に形成された第２導電型のソース領域及
びドレイン領域と、これらに亘って第１のゲート絶縁膜
を介して形成された浮遊ゲート電極と、浮遊ゲート電極
に対し第２のゲート絶縁膜を介して形成され、浮遊ゲー
ト電極の電位を制御可能の第１のコントロールゲート領
域とを有する不揮発性半導体メモリにおいて、第１のゲ
ート絶縁膜を介して基板と浮遊ゲート電極との間に形成
される第１の容量結合部の静電容量が、第２のゲート絶
縁膜を介して浮遊ゲート電極と第１のコントロールゲー
ト領域との間に形成される第２の容量結合部の静電容量
に比して大きいことを特徴とする。A second means of the present invention is to provide a source region and a drain region of the second conductivity type formed on the main surface side of a semiconductor substrate of the first conductivity type and a first gate insulating film across these regions. In a non-volatile semiconductor memory having a floating gate electrode formed through the second gate insulating film, and a first control gate region capable of controlling the potential of the floating gate electrode and formed through a second gate insulating film. , The capacitance of the first capacitive coupling portion formed between the substrate and the floating gate electrode via the first gate insulating film is larger than that of the floating gate electrode via the second gate insulating film. It is characterized in that it is larger than the capacitance of the second capacitive coupling portion formed between it and the control gate region.
【００１１】[0011]
【作用】第１の手段においては、容量比可変手段により
第２の静電容量を第１の静電容量よりも大きく設定し、
第１のコントロール領域と基板との間に書込み電圧を印
加すると、トンネル電流が第１のゲート絶縁膜に流れ、
浮遊ゲー電極に電子が注入される。これによりデータの
書込みが行われる。また、容量比可変手段により第２の
静電容量を第１の静電容量よりも小さく設定し、第１の
コントロール領域と基板との間に消去電圧を印加する
と、浮遊ゲート電極に捕獲された電子がトンネル効果に
より第２のゲート絶縁膜を介して流れ、第１のコントロ
ール領域へ電子が放出される。これによりデータの消去
が行われる。このように、本発明は、メモリセルに対す
る電気的で選択的な消去が可能であり、汎用性のあるメ
モリを実現できる。受光素子等と同一基板に搭載した場
合でも、電気的な消去であるため、受光素子に影響を与
えずに済む。また、従来のＥＰＲＯＭと同様な構成を有
しているので、ＣＭＯＳ製造プロセスにより安価に製造
でき、また歩留りを高くすることができる。更に、デー
タ書込み時のトンネル電流の経路と、データ消去時のト
ンネル電流の経路が異なるため、絶縁膜の劣化等を抑制
でき、高信頼性のメモリを提供できる。In the first means, the second capacitance is set larger than the first capacitance by the capacitance ratio varying means,
When a write voltage is applied between the first control region and the substrate, a tunnel current flows in the first gate insulating film,
Electrons are injected into the floating gate electrode. As a result, data is written. Further, when the second capacitance is set smaller than the first capacitance by the capacitance ratio varying means and the erase voltage is applied between the first control region and the substrate, the second capacitance is captured by the floating gate electrode. The electrons flow through the second gate insulating film due to the tunnel effect, and the electrons are emitted to the first control region. As a result, the data is erased. As described above, according to the present invention, it is possible to electrically and selectively erase a memory cell and to realize a versatile memory. Even if it is mounted on the same substrate as the light receiving element and the like, it does not affect the light receiving element because it is electrically erased. Further, since it has the same structure as the conventional EPROM, it can be manufactured at low cost by the CMOS manufacturing process and the yield can be increased. Further, since the path of the tunnel current at the time of writing the data and the path of the tunnel current at the time of erasing the data are different, it is possible to suppress deterioration of the insulating film and the like, and it is possible to provide a highly reliable memory.
【００１２】容量比可変手段を、浮遊ゲート電極に対し
第２のゲート絶縁膜を介して形成され、第１のコントロ
ールゲート領域とは独立してなる第２のコントロールゲ
ート領域とする場合には、従前の第１のコントロールゲ
ート領域の形成プロセスと同時に第２のコントロールゲ
ート領域を形成可能となるので、プロセスの追加もな
い。更に、第１及び第２のコントロールゲート領域を、
基板の主面側に形成された第２導電型の拡散領域とする
場合には、第２のゲート絶縁膜の形成を第１の絶縁膜の
形成プロセスで援用できるので、更なる歩留りの向上を
図ることができる。When the capacitance ratio varying means is the second control gate region which is formed on the floating gate electrode via the second gate insulating film and is independent of the first control gate region, Since the second control gate region can be formed simultaneously with the conventional process for forming the first control gate region, no additional process is required. Furthermore, the first and second control gate regions are
When the diffusion region of the second conductivity type is formed on the main surface side of the substrate, the formation of the second gate insulating film can be used in the process of forming the first insulating film, so that the yield can be further improved. Can be planned.
【００１３】本発明の第２の手段においては、第１のコ
ントロールゲート領域と基板との間に書込み電圧を印加
すると、第１の容量結合部の静電容量が第２の容量結合
部の静電容量に比して大きいので、第１のゲート絶縁膜
の電界は比較的弱く、トンネル効果を生じないものの、
チャネルホットエレクトロンが浮遊ゲート電極に注入さ
れ、データ書込みが行われる。また第１のコントロール
ゲート領域と基板との間に書込み電圧より大きな消去電
圧を印加すると、第１のゲート絶縁膜の電界はチャネル
ホットエレクトロンもトンネル電流も生じない中間電界
になるが、第２のゲート絶縁膜の電界は強電界になるの
で、浮遊ゲート電極に捕獲された電子はトンネル効果に
より第２のゲート絶縁膜を介して第１のコントロールゲ
ート領域へ放出される。これによりデータの消去が行わ
れる。このような第２の手段も、メモリセルに対し電気
的で選択的なデータ消去を行うことができる。また、従
前のＥＰＲＯＭの製造プロセスで製造できるので、歩留
りも高く、高信頼性のメモリを実現できる。更に、セル
サイズの縮小化により高集積化が可能である。In the second means of the present invention, when a write voltage is applied between the first control gate region and the substrate, the electrostatic capacitance of the first capacitive coupling portion is reduced to that of the second capacitive coupling portion. Since the electric field of the first gate insulating film is relatively weak because it is larger than the electric capacity, the tunnel effect does not occur,
Channel hot electrons are injected into the floating gate electrode to write data. When an erase voltage higher than the write voltage is applied between the first control gate region and the substrate, the electric field of the first gate insulating film becomes an intermediate electric field in which neither channel hot electrons nor tunnel current is generated, but the second electric field is generated. Since the electric field of the gate insulating film becomes a strong electric field, the electrons captured by the floating gate electrode are emitted to the first control gate region through the second gate insulating film due to the tunnel effect. As a result, the data is erased. Such a second means can also electrically and selectively erase data in the memory cell. Further, since the EPROM can be manufactured by the conventional EPROM manufacturing process, a memory with high yield and high reliability can be realized. Furthermore, high integration is possible by reducing the cell size.
【００１４】[0014]
【実施例】次に、本発明の実施例を添付図面に基づいて
説明する。Embodiments of the present invention will now be described with reference to the accompanying drawings.
【００１５】〔実施例１〕図１は本発明の実施例１に係
る不揮発性半導体メモリのメモリセル構成を示す平面
図、図２は図１中のＡ−Ａ′線に沿って切断して見た断
面図である。[Embodiment 1] FIG. 1 is a plan view showing a memory cell structure of a nonvolatile semiconductor memory according to Embodiment 1 of the present invention, and FIG. 2 is a sectional view taken along line AA ′ in FIG. FIG.
【００１６】このメモリセルは、Ｐ型半導体基板１の表
面にＮ+ 型のソース層２及びドレイン層３が形成され、
これらのソース層２及びドレイン層３に亘って厚さ２０
０Åのシリコン酸化膜の第１のゲート絶縁膜４が形成さ
れている。ゲート絶縁膜４の上には、浮遊ゲート電極
（ＦＧ）５が設置されており、この浮遊ゲート電極５は
厚いフィールド酸化膜１２の上に延在している。フィー
ルド酸化膜１２上の浮遊ゲート電極５の上には厚さ２０
０Åのシリコン酸化膜の第２のゲート絶縁膜４１を介し
て第１のコントロールゲート電極（ＣＧ1 ）７１と第２
のコントロールゲート電極（ＣＧ2 ）７２が独立に形成
されている。Ｐ型半導体基板１と浮遊ゲート電極５とは
第１のゲート絶縁膜４を介して容量結合部ａを、浮遊ゲ
ート電極５と第１のコントロールゲート電極７１とは第
２のゲート絶縁膜４１を介して容量結合部ｂを、浮遊ゲ
ート電極５と第２のコントロールゲート電極７２とは第
２のゲート絶縁膜４１を介して容量結合部ｃをそれぞれ
形成している。ここで、それぞれのキャパシタ容量の極
板面積Ｓ及び誘電率εは等しいとすると、第１のゲート
絶縁膜４の厚み（２００Å）も第２のゲート絶縁膜４１
のそれに等しいので、容量結合部ａの静電容量Ｃa 、容
量結合部ｂの静電容量Ｃb 、容量結合部ｃの静電容量Ｃ
c はすべて等しい。なお、容量結合部ａ，ｂ，ｃ以外で
浮遊ゲート電極５の電位に影響するいわゆる浮遊容量
（寄生容量）は無視できるものとする。In this memory cell, an N + type source layer 2 and a drain layer 3 are formed on the surface of a P type semiconductor substrate 1,
A thickness of 20 over the source layer 2 and the drain layer 3
A first gate insulating film 4 of 0Å silicon oxide film is formed. A floating gate electrode (FG) 5 is provided on the gate insulating film 4, and the floating gate electrode 5 extends on the thick field oxide film 12. A thickness of 20 on the floating gate electrode 5 on the field oxide film 12.
The first control gate electrode (CG 1 ) 71 and the second control gate electrode (CG 1 ) 71 are formed through the second gate insulating film 41 of 0Å silicon oxide film.
The control gate electrode (CG 2 ) 72 is independently formed. The P-type semiconductor substrate 1 and the floating gate electrode 5 form the capacitive coupling portion a via the first gate insulating film 4, and the floating gate electrode 5 and the first control gate electrode 71 form the second gate insulating film 41. The floating gate electrode 5 and the second control gate electrode 72 form a capacitive coupling portion c via the second gate insulating film 41. Here, assuming that the electrode plate area S and the dielectric constant ε of the respective capacitor capacitances are equal, the thickness (200Å) of the first gate insulating film 4 is also equal to the second gate insulating film 41.
Therefore, the capacitance C a of the capacitive coupling portion a , the capacitance C b of the capacitive coupling portion b , and the capacitance C of the capacitive coupling portion c
c are all equal. Note that so-called stray capacitance (parasitic capacitance) that affects the potential of the floating gate electrode 5 other than the capacitive coupling portions a, b, and c can be ignored.
【００１７】データ書込み動作（電子注入） Ｐ型半導体基板１，ソース層２，ドレイン層３を０Ｖと
し、第１のコントロールゲート電極（ＣＧ1 ）７１及び
第２のコントロールゲート電極（ＣＧ2 ）７２の双方に
ＶCG（＝２４Ｖ）を印加すると、浮遊ゲート５に対して
容量結合部ａが基板電位（０Ｖ）側から接続されると共
に、並列接続した容量結合部ｂ及び容量結合部ｃが２４
Ｖ側から接続されるので、浮遊ゲート電極５の電位ＶFG
は次の式で与えられる。 Data write operation (electron injection) The P-type semiconductor substrate 1, the source layer 2, and the drain layer 3 are set to 0 V, and the first control gate electrode (CG 1 ) 71 and the second control gate electrode (CG 2 ) 72 are used. When V CG (= 24V) is applied to both of them, the capacitance coupling part a is connected to the floating gate 5 from the substrate potential (0V) side, and the capacitance coupling part b and the capacitance coupling part c connected in parallel are 24
Since it is connected from the V side, the potential V FG of the floating gate electrode 5
Is given by the following formula.
【００１８】 ＶFG＝ＶCG（Ｃb ＋Ｃc ）／（Ｃa ＋Ｃb ＋Ｃc ）＝２ＶCG／３ …（１） 従って、電位ＶFGの値は１６Ｖとなる。浮遊ゲート電極
５の電位が１６Ｖになると、Ｎチャネル型のＭＯＳトラ
ンジスタがオンし、ソース層２からドレイン層３へ電子
が流れるが、ゲート絶縁膜（シリコン酸化膜）は一般的
に６ＭＶ／ｃｍ程度の電界からＦ−Ｎ電流（Fowlor-Nor
dheim 電流、トンネル電流）が流れ始め、８ＭＶ／ｃｍ
程度では充分に流れる。このため、浮遊ゲート電極５の
電位が１６Ｖになると、第１のゲート絶縁膜（シリコン
酸化膜）４の電界は１６Ｖ／２００Å＝８ＭＶ／ｃｍで
あるので、第１のゲート絶縁膜４にはＦ−Ｎ電流が流
れ、基板側から浮遊ゲート電極５へ電子が注入される。
これによりデータの書込みが行われる。V FG = V CG (C b + C c ) / (C a + C b + C c ) = 2V CG / 3 (1) Therefore, the value of the potential V FG is 16V. When the potential of the floating gate electrode 5 becomes 16 V, the N-channel type MOS transistor is turned on and electrons flow from the source layer 2 to the drain layer 3, but the gate insulating film (silicon oxide film) is generally about 6 MV / cm. FN current (Fowlor-Nor
dheim current, tunnel current) begins to flow, 8 MV / cm
It flows sufficiently in a degree. Therefore, when the potential of the floating gate electrode 5 becomes 16 V, the electric field of the first gate insulating film (silicon oxide film) 4 is 16 V / 200Å = 8 MV / cm, so that the first gate insulating film 4 has F An -N current flows and electrons are injected from the substrate side to the floating gate electrode 5.
As a result, data is written.
【００１９】データ消去動作（電子放出） 消去の場合は、一方のコントロールゲート電極のみに２
４Ｖを印加し、他方のコントロールゲート電極を基板と
同電位の０Ｖとする。例えば、第１のコントロールゲー
ト電極（ＣＧ1 ）７１に２４Ｖを印加し、第２のコント
ロールゲート電極（ＣＧ2 ）７２に０Ｖを印加する。か
かる場合は、浮遊ゲート５に対して並列接続した容量結
合部ａ及び容量結合部ｃが０Ｖ側から接続されると共
に、容量結合部ｃが２４Ｖ側から接続されるので、浮遊
ゲート電極５の電位ＶFGは次の式で与えられる。In the case of data erasing operation (electron emission) erasing, only one control gate electrode has 2
4V is applied and the other control gate electrode is set to 0V having the same potential as the substrate. For example, 24V is applied to the first control gate electrode (CG 1 ) 71, and 0V is applied to the second control gate electrode (CG 2 ) 72. In such a case, since the capacitive coupling portion a and the capacitive coupling portion c connected in parallel to the floating gate 5 are connected from the 0V side and the capacitive coupling portion c is connected from the 24V side, the potential of the floating gate electrode 5 is increased. V FG is given by the following equation.
【００２０】 ＶFG＝ＶCGＣb ／（Ｃa ＋Ｃb ＋Ｃc ）＝ＶCG／３ …（２） 従って、電位ＶFGの値は８Ｖとなる。浮遊ゲート電極５
の電位が８Ｖのときは、第１のゲート絶縁膜４の電界は
４ＭＶ／ｃｍ程度であるので、ここではＦ−Ｎ電流が流
れない。他方、浮遊ゲート電極５と第１のコントロール
ゲート電極（ＣＧ1 ）７１の間の第２の絶縁膜４１の電
界は８ＭＶ／ｃｍであるので、この容量結合部ｂにＦ−
Ｎ電流が流れ、浮遊ゲート電極５に捕獲されている電子
が第１のコントロールゲート電極（ＣＧ1 ）７１側へ放
出される。これによりデータの消去が行われる。V FG = V CG C b / (C a + C b + C c ) = V CG / 3 (2) Therefore, the value of the potential V FG is 8V. Floating gate electrode 5
Since the electric field of the first gate insulating film 4 is about 4 MV / cm when the potential of is 8 V, the FN current does not flow here. On the other hand, the electric field of the second insulating film 41 between the floating gate electrode 5 and the first control gate electrode (CG 1 ) 71 is 8 MV / cm, so that F- is applied to this capacitive coupling portion b.
An N current flows, and the electrons captured by the floating gate electrode 5 are emitted to the first control gate electrode (CG 1 ) 71 side. As a result, the data is erased.
【００２１】このように、本例では、データ書込み時に
は、容量結合部ａにＦ−Ｎ電流を流し、浮遊ゲート電極
５に電子注入を行い、データ消去時には、容量結合部ｂ
にＦ−Ｎ電流を流し、浮遊ゲート電極５から電子放出を
行うものである。浮遊ゲート電極５に対するＦ−Ｎ電流
による電子注入と電子放出の切り換えは、第２のコント
ロールゲート電極（ＣＧ2 ）７２の印加電位の電位値の
切り換えにより達成される。即ち、浮遊ゲート電極５に
対し容量結合部Ｃを第１のコントロールゲート電極（Ｃ
Ｇ1 ）７１の印加電位側から接続するか、基板電位側か
ら接続するかにより、基板と浮遊ゲート電極５との間の
容量と浮遊ゲート電極５と第１のコントロールゲート電
極（ＣＧ1 ）７１との間の容量との容量比を可変して、
容量結合部ａと容量結合部ｂとの電界に強弱を与えるよ
うにしている。従って、第２のコントロールゲート電極
（ＣＧ2 ）７２は、基板と浮遊ゲート電極５との間の容
量と浮遊ゲート電極５と第１のコントロールゲート電極
（ＣＧ1 ）７１との間の容量との容量比を可変する容量
比可変手段を形成している。このような容量比可変手段
は、本例のような単一の第２のコントロールゲート電極
（ＣＧ2 ）７２だけに限らず、相互独立ないし従属の２
以上のコントロールゲート電極（浮遊ゲート電極５に対
する結合容量部の群）でも構成できる。また、各容量結
合部の膜厚さ，誘電率，極板面積はそれぞれ任意で良
く、異なる静電容量値のものでも良い。As described above, in this example, at the time of writing data, the FN current is made to flow through the capacitive coupling portion a to inject electrons into the floating gate electrode 5, and at the time of erasing data, the capacitive coupling portion b.
An FN current is applied to the floating gate electrode 5 to emit electrons. Switching between electron injection and electron emission by the FN current to the floating gate electrode 5 is achieved by switching the potential value of the applied potential of the second control gate electrode (CG 2 ) 72. That is, the capacitive coupling portion C is connected to the floating gate electrode 5 by the first control gate electrode (C
G 1 ) 71 depending on whether the connection is from the applied potential side or the substrate potential side, the capacitance between the substrate and the floating gate electrode 5, the floating gate electrode 5 and the first control gate electrode (CG 1 ) 71 By changing the capacity ratio with the capacity between
The strength of the electric field between the capacitive coupling portion a and the capacitive coupling portion b is given. Therefore, the second control gate electrode (CG 2 ) 72 has a capacitance between the substrate and the floating gate electrode 5 and a capacitance between the floating gate electrode 5 and the first control gate electrode (CG 1 ) 71. A capacitance ratio varying means for varying the capacitance ratio is formed. Such capacitance ratio varying means is not limited to the single second control gate electrode (CG 2 ) 72 as in the present example, but may be independent or dependent.
The above control gate electrode (group of coupling capacitance portions for the floating gate electrode 5) can also be used. Further, the film thickness, the dielectric constant, and the electrode plate area of each capacitive coupling portion may be arbitrary, and may have different electrostatic capacitance values.
【００２２】このような構造においては、従前のＥＰＲ
ＯＭとは異なり、メモリセルに対する電気的且つ選択的
なデータ消去が可能である。また、通常のＣＭＯＳ製造
プロセスを利用することができるので、高歩留りで高信
頼性のメモリを実現できる。In such a structure, the conventional EPR
Unlike the OM, it is possible to electrically and selectively erase data in a memory cell. Moreover, since a normal CMOS manufacturing process can be used, a memory with high yield and high reliability can be realized.
【００２３】〔実施例２〕図３は本発明の実施例１に係
る不揮発性半導体メモリのメモリセル構成を示す平面
図、図４は図３中のＢ−Ｂ′線に沿って切断して見た断
面図である。なお、、図３，４において図１，２に示す
部分と同一部分には同一参照符号を付し、その説明は省
略する。[Embodiment 2] FIG. 3 is a plan view showing a memory cell structure of a nonvolatile semiconductor memory according to Embodiment 1 of the present invention, and FIG. 4 is a sectional view taken along line BB ′ in FIG. FIG. Note that, in FIGS. 3 and 4, the same parts as those shown in FIGS.
【００２４】この不揮発性半導体メモリのメモリセルに
おいては、Ｐ型半導体基板１の主面側にＮ+ 型拡散層と
してのの第１及び第２のコントロールゲート電極７３，
７４が形成されている。このような構成によれば、第２
のゲート絶縁膜４２の形成は第１のゲート絶縁膜４と同
一プロセスで行うことができ、歩留りの向上を図ること
ができる。勿論、実施例１と同様の効果を得ることがで
きる。In the memory cell of this non-volatile semiconductor memory, first and second control gate electrodes 73 as N + type diffusion layers are formed on the main surface side of the P type semiconductor substrate 1,
74 are formed. According to such a configuration, the second
The gate insulating film 42 can be formed in the same process as that of the first gate insulating film 4, and the yield can be improved. Of course, the same effect as the first embodiment can be obtained.
【００２５】〔実施例３〕図５は本発明の実施例１に係
る不揮発性半導体メモリのメモリセル構成を示す平面
図、図６は図３中のＣ−Ｃ′線に沿って切断して見た断
面図である。なお、、図５，６において図１，２に示す
部分と同一部分には同一参照符号を付し、その説明は省
略する。[Third Embodiment] FIG. 5 is a plan view showing a memory cell structure of a nonvolatile semiconductor memory according to a first embodiment of the present invention, and FIG. 6 is a sectional view taken along line CC ′ in FIG. FIG. In addition, in FIGS. 5 and 6, the same parts as those shown in FIGS.
【００２６】この実施例においては、単一のコントロー
ルゲート電極（ＦＧ）７５のみが形成されている。第１
のゲート絶縁膜４と第２のゲート絶縁膜４１の膜厚は同
一（例えば２００Å）であるが、浮遊ゲート電極５のう
ちコントロールゲート電極７５に対向する部分のゲート
幅が例えば１／２となっている。このため、極板面積が
１／２であるので、容量結合部ｂの静電容量Ｃb は容量
結合部ａの静電容量Ｃa の１／２である。In this embodiment, only a single control gate electrode (FG) 75 is formed. First
Although the gate insulating film 4 and the second gate insulating film 41 have the same film thickness (for example, 200Å), the gate width of the portion of the floating gate electrode 5 facing the control gate electrode 75 is, for example, 1/2. ing. Therefore, since the electrode plate area is 1/2, the electrostatic capacitance C b of the capacitive coupling portion b is 1/2 of the electrostatic capacitance C a of the capacitive coupling portion a.
【００２７】データ書込み動作（電子注入） 書込み動作時において、基板電位に対してコントロール
ゲート電極７５に書込み電圧ＶCG（例えば２４Ｖ）を印
加すると、浮遊ゲート電極５の電位ＶFGは次の式で与え
られる。 Data write operation (electron injection) When a write voltage V CG (eg, 24 V) is applied to the control gate electrode 75 during the write operation, the potential V FG of the floating gate electrode 5 is calculated by the following equation. Given.
【００２８】 ＶFG＝ＶCGＣb ／（Ｃa ＋Ｃb ）＝ＶCG／３ …（３） 従って、例えばＶFG＝８Ｖである。この程度の電圧で
は、第１のゲート絶縁膜４にドンネル効果が生じるには
充分でないが、チャネルホットエレクトロンが生じるた
め、浮遊ゲート電極５に電子が注入され、データの書込
みが行われる。V FG = V CG C b / (C a + C b ) = V CG / 3 (3) Therefore, for example, V FG = 8V. A voltage of this level is not sufficient to cause the Donnel effect in the first gate insulating film 4, but channel hot electrons are generated, so electrons are injected into the floating gate electrode 5 and data writing is performed.
【００２９】データ消去動作（電子放出） 他方、データの消去時には、コントロールゲート電極７
５に書込み電圧よりも大きな消去電圧を印加すると、静
電容量Ｃa と静電容量Ｃb の不平衡と高電圧との相乗作
用により第２のゲート絶縁膜４１に強電界が生じ、浮遊
ゲート電極５に捕獲された電子が第２のゲート絶縁膜４
１を介してトンネル効果によりコントロールゲート電極
７５へ放出される。これによりデータの消去が行われ
る。 Data erasing operation (electron emission) On the other hand, at the time of erasing data, the control gate electrode 7
When an erase voltage larger than the write voltage is applied to 5, a strong electric field is generated in the second gate insulating film 41 due to the unbalance between the electrostatic capacitance C a and the electrostatic capacitance C b and the synergistic effect of the high voltage, and the floating gate is generated. The electrons captured by the electrode 5 are transferred to the second gate insulating film 4
The light is emitted to the control gate electrode 75 via the tunnel effect via 1. As a result, the data is erased.
【００３０】このように、従来のＥＰＲＯＭの構成であ
りながら、極板面積等を変えて静電容量Ｃa と静電容量
Ｃb を不平衡化しておくことにより、書込み時はチャネ
ルホットエレクトロンにより電子注入を行い、消去時に
はトンネリングによりコントロールゲート電極７５へ放
電子放出を行うものであるから、電気的且つ選択的なデ
ータ消去ができる。本例は実施例１と同様な効果を有し
ている。また、単一のコントロールゲート電極７５を有
しているだけであるから、セル面積の縮小化により高密
度集積化が可能である。なお、本例も実施１と同様に、
コントロールゲート電極７５をＮ+ 型の拡散層として形
成しても良い。As described above, in the conventional EPROM configuration, the capacitance C a and the capacitance C b are unbalanced by changing the area of the electrode plate, etc., so that channel hot electrons are used during writing. Since electrons are injected and discharges are discharged to the control gate electrode 75 by tunneling at the time of erasing, electric and selective data erasing can be performed. This example has the same effect as that of the first example. Further, since only the single control gate electrode 75 is provided, the cell area can be reduced and high density integration can be achieved. In addition, this example is similar to the first embodiment.
The control gate electrode 75 may be formed as an N + type diffusion layer.
【００３１】[0031]
【発明の効果】以上説明したように、本発明は従来の紫
外線消去方式のＥＰＲＯＭ構造を有する不揮発性半導体
メモリにおいて、基板と浮遊ゲート電極の間の第１の静
電容量と浮遊ゲート電極と第１のコントロールゲート領
域の間の第２の静電容量との比を可変する容量比可変手
段を設けた点に特徴を有するものであるから、次の効果
を奏する。As described above, according to the present invention, in the conventional nonvolatile semiconductor memory having the EPROM structure of the ultraviolet erasing method, the first capacitance between the substrate and the floating gate electrode, the floating gate electrode and the Since it is characterized in that the capacitance ratio varying means for varying the ratio with the second electrostatic capacitance between the one control gate region is provided, the following effects are obtained.
【００３２】書込み動作においては、容量比可変手段
による電界強度を変えることにより、トンネル電流が第
１のゲート絶縁膜に流れ、浮遊ゲー電極に電子が注入さ
れる。In the write operation, the tunnel current flows through the first gate insulating film by changing the electric field strength by the capacitance ratio changing means, and electrons are injected into the floating gate electrode.
【００３３】また消去動作においては、容量比可変手段
による電界強度を変えることにより、浮遊ゲート電極に
捕獲された電子がトンネル効果により第２のゲート絶縁
膜を介して流れ、第１のコントロール領域へ電子が放出
される。このように、本発明は、メモリセルに対する電
気的で選択的な消去が可能であり、汎用性のあるメモリ
を実現できる。受光素子等と同一基板に搭載した場合で
も、電気的な消去であるため、受光素子に影響を与えず
に済む。In the erase operation, by changing the electric field strength by the capacitance ratio varying means, the electrons trapped in the floating gate electrode flow through the second gate insulating film due to the tunnel effect, and then to the first control region. Electrons are emitted. As described above, according to the present invention, it is possible to electrically and selectively erase a memory cell and to realize a versatile memory. Even if it is mounted on the same substrate as the light receiving element and the like, it does not affect the light receiving element because it is electrically erased.
【００３４】 また、従来のＥＰＲＯＭと同様な構成
を有しているので、ＣＭＯＳ製造プロセスにより安価に
製造でき、また歩留りを高くすることができる。更に、
データ書込み時のトンネル電流の経路と、データ消去時
のトンネル電流の経路が異なるため、絶縁膜の劣化等を
抑制でき、高信頼性のメモリを提供できる。Further, since it has the same structure as the conventional EPROM, it can be manufactured at low cost by the CMOS manufacturing process and the yield can be increased. Furthermore,
Since the path of the tunnel current at the time of writing the data and the path of the tunnel current at the time of erasing the data are different, it is possible to suppress the deterioration of the insulating film and to provide a highly reliable memory.
【００３５】 容量比可変手段を、浮遊ゲート電極に
対し第２のゲート絶縁膜を介して形成され、第１のコン
トロールゲート領域とは独立してなる第２のコントロー
ルゲート領域とする場合には、従前の第１のコントロー
ルゲート領域の形成プロセスと同時に第２のコントロー
ルゲート領域を形成可能となるので、プロセスの追加も
ない。When the capacitance ratio varying means is the second control gate region formed on the floating gate electrode via the second gate insulating film and independent of the first control gate region, Since the second control gate region can be formed simultaneously with the conventional process for forming the first control gate region, no additional process is required.
【００３６】 更に、第１及び第２のコントロールゲ
ート領域を、基板の主面側に形成された第２導電型の拡
散領域とする場合には、第２のゲート絶縁膜の形成を第
１の絶縁膜の形成プロセスで援用できるので、更なる歩
留りの向上を図ることができる。Further, when the first and second control gate regions are diffusion regions of the second conductivity type formed on the main surface side of the substrate, the formation of the second gate insulating film is the first. Since it can be used in the process of forming the insulating film, the yield can be further improved.
【００３７】 従来のＥＰＲＯＭの場合と同様に単一
のコントロールゲート領域を持つ構造において、第１の
ゲート絶縁膜を介して基板と浮遊ゲート電極との間に形
成される第１の容量結合部の静電容量が、第２のゲート
絶縁膜を介して浮遊ゲート電極と第１のコントロールゲ
ート領域との間に形成される第２の容量結合部の静電容
量に比して大きくした構成においては、データ書込み動
作時においは、第１のゲート絶縁膜の電界は比較的弱
く、トンネル効果を生じないものの、チャネルホットエ
レクトロンが浮遊ゲート電極に注入され、データ書込み
が行われる。また第１のコントロールゲート領域と基板
との間に書込み電圧より大きな消去電圧を印加すると、
第１のゲート絶縁膜の電界はチャネルホットエレクトロ
ンもトンネル電流も生じない中間電界になるが、第２の
ゲート絶縁膜の電界は強電界になるので、浮遊ゲート電
極に捕獲された電子はトンネル効果により第２のゲート
絶縁膜を介して第１のコントロールゲート領域へ放出さ
れる。これによりデータの消去が行われる。このような
構成においても、メモリセルに対し電気的で選択的なデ
ータ消去を行うことができる。また、従前のＥＰＲＯＭ
の製造プロセスで製造できるので、歩留りも高く、高信
頼性のメモリを実現できる。更にセルサイズの縮小化に
より高密度集積化が可能となる。As in the case of the conventional EPROM, in the structure having a single control gate region, the first capacitive coupling portion formed between the substrate and the floating gate electrode via the first gate insulating film is used. In the configuration in which the electrostatic capacitance is larger than the electrostatic capacitance of the second capacitive coupling portion formed between the floating gate electrode and the first control gate region via the second gate insulating film, During the data writing operation, although the electric field of the first gate insulating film is relatively weak and no tunnel effect occurs, channel hot electrons are injected into the floating gate electrode, and data writing is performed. When an erase voltage larger than the write voltage is applied between the first control gate region and the substrate,
The electric field of the first gate insulating film is an intermediate electric field in which neither channel hot electrons nor tunnel current is generated, but the electric field of the second gate insulating film is a strong electric field, so that the electrons trapped in the floating gate electrode are tunneled. Is released to the first control gate region through the second gate insulating film. As a result, the data is erased. Even in such a configuration, it is possible to electrically and selectively erase data in the memory cell. Also, the conventional EPROM
Since it can be manufactured by the manufacturing process of, the yield is high and a highly reliable memory can be realized. Furthermore, high density integration becomes possible by reducing the cell size.
【図１】本発明の実施例１に係る不揮発性半導体メモリ
のメモリセル構成を示す平面図である。FIG. 1 is a plan view showing a memory cell configuration of a nonvolatile semiconductor memory according to a first embodiment of the present invention.
【図２】図１中のＡ−Ａ′線に沿って切断して見た断面
図である。FIG. 2 is a cross-sectional view taken along the line AA ′ in FIG.
【図３】本発明の実施例２に係る不揮発性半導体メモリ
のメモリセル構成を示す平面図である。FIG. 3 is a plan view showing a memory cell configuration of a nonvolatile semiconductor memory according to Example 2 of the present invention.
【図４】図３中のＢ−Ｂ′線に沿って切断して見た断面
図である。4 is a cross-sectional view taken along the line BB 'in FIG.
【図５】本発明の実施例３に係る不揮発性半導体メモリ
のメモリセル構成を示す平面図である。FIG. 5 is a plan view showing a memory cell configuration of a nonvolatile semiconductor memory according to Example 3 of the present invention.
【図６】図５中のＣ−Ｃ′線に沿って切断して見た断面
図である。6 is a cross-sectional view taken along the line CC 'in FIG.
【図７】紫外線消去方式のＥＰＲＯＭの構成を示す説明
図である。FIG. 7 is an explanatory diagram showing a configuration of an ultraviolet erasing type EPROM.
【図８】ＥＥＰＲＯＭの１つとしてトンネリングを用い
た不揮発性半導体メモリの構成を示す説明図である。FIG. 8 is an explanatory diagram showing a configuration of a nonvolatile semiconductor memory using tunneling as one of the EEPROMs.
１ ・・・Ｐ型半導体基板 ２ ・・・Ｎ+ 型ソース層 ３ ・・・Ｎ+ 型ドレイン層 ４ ・・・第１のゲート絶縁膜 ５ ・・・浮遊ゲート電極 １２・・・フィールド酸化膜 ４１・・・第２のゲート絶縁膜 ７１，７３・・・第１のコントロールゲート電極 ７２，７３・・・第２のコントロールゲート電極 ７５・・・コントロールゲート電極 ａ，ｂ，ｃ・・・容量結合部。DESCRIPTION OF SYMBOLS 1 ... P-type semiconductor substrate 2 ... N + type source layer 3 ... N + type drain layer 4 ... 1st gate insulating film 5 ... Floating gate electrode 12 ... Field oxide film 41 ... Second gate insulating film 71, 73 ... First control gate electrode 72, 73 ... Second control gate electrode 75 ... Control gate electrode a, b, c ... Capacitance Joining part.
Claims (5)
された第２導電型のソース領域及びドレイン領域と、こ
れらに亘って第１のゲート絶縁膜を介して形成された浮
遊ゲート電極と、該浮遊ゲート電極に対し第２のゲート
絶縁膜を介して形成され、該浮遊ゲート電極の電位を制
御可能の第１のコントロールゲート領域とを有する不揮
発性半導体メモリであって、前記基板と前記浮遊ゲート
電極の間の第１の静電容量と前記浮遊ゲート電極と第１
のコントロールゲート領域の間の第２の静電容量との比
を可変する容量比可変手段を有することを特徴とする不
揮発性半導体メモリ。1. A source / drain region of a second conductivity type formed on the main surface side of a semiconductor substrate of the first conductivity type, and a floating gate formed over the source and drain regions via a first gate insulating film. A nonvolatile semiconductor memory comprising: an electrode; and a first control gate region formed on the floating gate electrode via a second gate insulating film and capable of controlling the potential of the floating gate electrode, the substrate comprising: And a first capacitance between the floating gate electrode and the floating gate electrode
A non-volatile semiconductor memory comprising: a capacitance ratio varying means for varying a ratio with a second electrostatic capacitance between the control gate regions.
おいて、前記容量比可変手段は、前記浮遊ゲート電極に
対し前記第２のゲート絶縁膜を介して形成され、第１の
コントロールゲート領域とは独立してなる第２のコント
ロールゲート領域であることを特徴とする不揮発性半導
体メモリ。2. The non-volatile semiconductor memory according to claim 1, wherein the capacitance ratio varying means is formed on the floating gate electrode via the second gate insulating film, and has a first control gate region. A non-volatile semiconductor memory, which is a second control gate region that is independent of the above.
ート領域は、１又は２以上のゲート領域からなることを
特徴とする不揮発性半導体メモリ。3. The non-volatile semiconductor memory according to claim 2, wherein the second control gate region comprises one or more gate regions.
半導体メモリおいて、前記第１及び第２のコントロール
ゲート領域は、前記基板の主面側に形成された第２導電
型の拡散領域であることを特徴とする不揮発性半導体メ
モリ。4. The non-volatile semiconductor memory according to claim 2, wherein the first and second control gate regions are diffusions of a second conductivity type formed on the main surface side of the substrate. A non-volatile semiconductor memory characterized by being a region.
された第２導電型のソース領域及びドレイン領域と、こ
れらに亘って第１のゲート絶縁膜を介して形成された浮
遊ゲート電極と、該浮遊ゲート電極に対し第２のゲート
絶縁膜を介して形成され、該浮遊ゲート電極の電位を制
御可能の第１のコントロールゲート領域とを有する不揮
発性半導体メモリであって、第１のゲート絶縁膜を介し
て前記基板と前記浮遊ゲート電極との間に形成される第
１の容量結合部の静電容量が、第２のゲート絶縁膜を介
して前記浮遊ゲート電極と第１のコントロールゲート領
域との間に形成される第２の容量結合部の静電容量に比
して大きいことを特徴とする不揮発性半導体メモリ。5. A source / drain region of the second conductivity type formed on the main surface side of the semiconductor substrate of the first conductivity type, and a floating gate formed across the source and drain regions via a first gate insulating film. A non-volatile semiconductor memory comprising: an electrode; and a first control gate region formed on the floating gate electrode via a second gate insulating film and capable of controlling the potential of the floating gate electrode. The capacitance of the first capacitive coupling portion formed between the substrate and the floating gate electrode via the second gate insulating film is larger than the capacitance of the first capacitive coupling portion via the second gate insulating film. A non-volatile semiconductor memory having a capacitance larger than that of a second capacitive coupling portion formed between the control gate region and the control gate region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5122234A JPH06334194A (en) | 1993-05-25 | 1993-05-25 | Non-volatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5122234A JPH06334194A (en) | 1993-05-25 | 1993-05-25 | Non-volatile semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06334194A true JPH06334194A (en) | 1994-12-02 |
Family
ID=14830900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5122234A Pending JPH06334194A (en) | 1993-05-25 | 1993-05-25 | Non-volatile semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06334194A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005522884A (en) * | 2002-04-15 | 2005-07-28 | エスティマイクロエレクトロニクス エスエー | Semiconductor memory devices |
| JP2007184321A (en) * | 2006-01-04 | 2007-07-19 | Toshiba Corp | Semiconductor device and semiconductor system |
| JP2009533790A (en) * | 2006-04-11 | 2009-09-17 | アナログ・デバイシズ・インコーポレーテッド | Method for erasing an EEPROM device |
| JP2012186438A (en) * | 2011-03-03 | 2012-09-27 | Ememory Technology Inc | Non-volatile memory and method for manufacturing the same |
| CN102800693A (en) * | 2011-05-25 | 2012-11-28 | 三星电子株式会社 | Semiconductor devices and related methods |
-
1993
- 1993-05-25 JP JP5122234A patent/JPH06334194A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005522884A (en) * | 2002-04-15 | 2005-07-28 | エスティマイクロエレクトロニクス エスエー | Semiconductor memory devices |
| JP2007184321A (en) * | 2006-01-04 | 2007-07-19 | Toshiba Corp | Semiconductor device and semiconductor system |
| JP2009533790A (en) * | 2006-04-11 | 2009-09-17 | アナログ・デバイシズ・インコーポレーテッド | Method for erasing an EEPROM device |
| JP2012186438A (en) * | 2011-03-03 | 2012-09-27 | Ememory Technology Inc | Non-volatile memory and method for manufacturing the same |
| CN102800693A (en) * | 2011-05-25 | 2012-11-28 | 三星电子株式会社 | Semiconductor devices and related methods |
| US9449677B2 (en) | 2011-05-25 | 2016-09-20 | Samsung Electronics Co., Ltd. | Methods of operating and forming semiconductor devices including dual-gate electrode structures |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5612037B2 (en) | Stand-alone composite non-volatile memory that can write to bytes, pages and blocks, has good characteristics of partitioning without interference in the cell array, and uses a new decoder design and layout matching unit and technology | |
| US7200048B2 (en) | Flash memory | |
| US7449746B2 (en) | EEPROM with split gate source side injection | |
| US5329487A (en) | Two transistor flash EPROM cell | |
| US20060104116A1 (en) | Method of operating a flash memory device | |
| JPH08330456A (en) | Semiconductor device and its operation method | |
| US7164606B1 (en) | Reverse fowler-nordheim tunneling programming for non-volatile memory cell | |
| KR20040046016A (en) | Method for operating NOR type flash memory comprising SONOS cells | |
| US6653682B1 (en) | Non-volatile electrically alterable semiconductor memory device | |
| JP2004134799A (en) | Single-bit non-volatile memory cell, its programming method, and its erasing method | |
| JP2001067885A (en) | Method for erasing non-volatile memory cell of field- programmable gate array | |
| JP3175665B2 (en) | Data erasing method for nonvolatile semiconductor memory device | |
| US6528845B1 (en) | Non-volatile semiconductor memory cell utilizing trapped charge generated by channel-initiated secondary electron injection | |
| JPH06334194A (en) | Non-volatile semiconductor memory | |
| JPH11238814A (en) | Semiconductor storage device and its control method | |
| KR100387267B1 (en) | Multi-level flash EEPROM cell and method of manufacturing the same | |
| US6839278B1 (en) | Highly-integrated flash memory and mask ROM array architecture | |
| US7339835B1 (en) | Non-volatile memory structure and erase method with floating gate voltage control | |
| US6850440B2 (en) | Method for improved programming efficiency in flash memory cells | |
| JPH02218158A (en) | Nonvolatile semiconductor memory device | |
| JPH031396A (en) | Data writing and erasing method for semiconductor memory device | |
| JP2000003970A (en) | Non-volatile semiconductor storage device and method for applying its write voltage | |
| JP3104978B2 (en) | Control method for nonvolatile semiconductor memory device | |
| JPH0320838B2 (en) | ||
| JPH0222865A (en) | Semiconductor memory device |