JPH06323871A

JPH06323871A - 光学式エンコーダ

Info

Publication number: JPH06323871A
Application number: JP33196093A
Authority: JP
Inventors: Kunio Kazami; 邦夫風見; Fusao Kosaka; 扶佐夫幸坂; Hiroshi Nakayama; 博史中山
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1993-03-15
Filing date: 1993-12-27
Publication date: 1994-11-25

Abstract

(57)【要約】【目的】全体のチップ面積及びトリミング処理の工程を
減少させることによりＬＳＩ化が容易な信号処理回路を
用いた光学式エンコーダを実現すること。【構成】スリットと遮光部が交互に設けられたコード板
と、コード板に光を照射する光源と、コード板の裏側に
生じる正弦波状照度分布の１周期を４等分する位置に配
列された４個の光電変換素子と、前記光電変換素子の出
力のうち、互いに180 °位相が異なる出力同士を減算し
てその結果をホールドする２個のフライングキャパシタ
と、これら２個のフライングキャパシタの同一時刻の出
力をデジタル値に変換するAD変換手段と、このAD変換手
段から出力されるデジタル値に基づいて前記正弦波状照
度分布波形の位相を演算する演算器、を備えたことを特
徴とするもの。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、スリットが一定間隔で
多数個設けられたコード板へ光源から光を照射してスリ
ットを通過する光を光電変換素子で受光し、これら光電
変換素子の出力をデジタル値に変換してコード板の位置
に応じた信号を演算出力する光学式エンコーダの改良に
関するものである。

【０００２】

【従来の技術】図２３〜図２５を用いて、本発明の前提
になる光学式エンコーダを説明する。図２３は光学式エ
ンコーダの位相情報θを検出する要部を示した図、図２
４はフォトダイオードが４素子の場合の出力信号を示し
た図、図２５はコード板の構成例を示す図である。

【０００３】図２３において、光源１はコード板２に光
を照射する。このコード板２は光を通過させるスリット
2bと光を遮断する遮光部2aとが交互に配置されている。
光源１から照射する光が散乱光であるとすれば、例えば
光電変換素子のアレイ３（以下、受光アレイ３と記す…
なお光電変換素子として例えばフォトダイオードを用い
ることができる）には、図２３中に示すような正弦波状
に照度が分布する光が加えられる。この受光アレイ３に
照射された正弦波状照度分布波形の位相θは、コード板
２の位置（又は角度）に応じて定まり、コード板が移動
するとθの値も変化する。ここで、受光アレイ３に照射
された正弦波状照度分布の位相θを検出することによ
り、コード板の位置（又は角度）が測定できる。

【０００４】すなわち、各フォトダイオードH1〜H4の出
力電流は、正弦波状照度分布による光の強度に応じた値
となる。この出力電流I1〜I4を増幅器U1〜U4を用いて電
圧に変換し、この変換電圧をスイッチ手段SW1 〜SW4 を
用いて角速度ωでスキャンすると、サンプル値の時系列
となり、図２４の破線で示す正弦波状の出力Voが増幅器
Uoの出力として得られる。もっとも図２４の破線で示す
ような滑らかな正弦波を得るにはフォトダイオードの数
をもっと増加させる必要がある。図２４の波形は、図２
３の波形に相当するものであり、コード板の移動に伴っ
てその位相がシフトするので増幅器Uoの出力Voよりコー
ド板２の位置を知ることができる。

【０００５】ところで、以上のような光学式エンコーダ
における各フォトダイオードの出力信号は、図２４の波
形から分かるようにDC的（直流成分を持った信号）であ
る。このため、例えば光電変換素子H1〜H4におけるオフ
セット（暗電流）や光電変換素子の出力を受ける回路系
のオフセット（例えば図２３の増幅器U1〜U4のオフセッ
ト）が存在することになり、位相測定の精度が左右され
るという問題がある。

【０００６】また、光源（発光ダイオード）と光電変換
素子には温度特性があるので、光源の光パワーと光電変
換素子の出力電流は温度によって変動する。従って、位
相測定の精度が低下するという問題もある。そこで、出
願人は、これらの問題を解決するものとして、特願平３
−１２９７６２号（特開平４−２３１８１７号，以下、
先願という）により、ＡＤ方式の光学式エンコーダを提
案している。この先願の目的は、光電変換素子のオフセ
ットと、回路系のオフセットと、光源の温度特性と、光
電変換素子の温度特性の影響を除去することによって、
高精度にコード板の位相測定を行うことができる光学式
エンコーダを提供することにある。

【０００７】図１６と図１７は先願に係る光学式エンコ
ーダの構成例を示す図、図２６は図１６の２系統のうち
の１系統の具体的な回路例図、図１８は図１６装置の各
部の信号のタイムチャート、図１９と図２０は８つの組
み合わせ状態とテーブルに書き込まれるデータを説明す
る図、図２１は光電変換素子と正弦波状照度分布の関係
を示す図、図２２はテーブルの内容を示す図である。

【０００８】図１６において、光源１は例えば発光ダイ
オードで構成され、散乱光を図２５に示すコード板２に
照射する。コード板２は図２５の如くスリット2bと遮光
部2aが交互に設けられた板であり、その中心部は回転シ
ャフト40に取り付けられる。受光アレイ３は図２１に示
すように４個の光電変換素子H1〜H4で構成される。光電
変換素子H1〜H4は例えばフォトダイオードで構成され、
照射された光の強さを電流に変換して出力する。光源１
とコード板２と受光アレイ３の位置関係は従来例と同様
であり、図２３の如く受光アレイ３の受光面に正弦波状
照度分布が生じるようにそれぞれが配置される。そし
て、各受光素子H1〜H4は図２１のように正弦波状照度分
布の一周期を４等分する位置に配列されるので、各光電
変換出力は90°ずつ位相が異なる。

【０００９】図２１は、各光電変換素子H1〜H4と、その
出力電流を電圧に変換するアンプU1〜U4の接続を示した
図である。図１６，図１７では、光電変換素子とアンプ
のペアをまとめて光電変換器A1〜A4として描いている。
なお、図２６では、各光電変換素子H1〜H4の出力電流を
演算増幅器と抵抗とコンデンサよりなる電流電圧変換器
I/V1〜I/V4で電圧に変換する構成を示している(I/V2,I/
V4は減算器５およびサンプルホールド回路７とともに回
路ブロックCCTAに配置されている)。

【００１０】減算器４，５は例えば図２６の減算器４に
示すように演算増幅器と抵抗よりなる差動増幅器で構成
され、光電変換器の出力のうち互いに180 °位相が異な
る出力同士を減算する。すなわち、減算器４は光電変換
器A1とA3の差演算を行い、減算器５は光電変換器A2とA4
の差演算を行う。図２６では、減算器４を構成する演算
増幅器の反転入力端子には電流電圧変換器I/V1の出力端
子が接続され、非反転入力端子には電流電圧変換器I/V3
の出力端子が接続されている。

【００１１】サンプルホールド回路（以下、S/H回路と
言う）６，７は、シーケンスコントローラ11から信号ｂ
が加えられるたびに同時刻に減算器４，５の出力データ
をサンプリングする。マルチプレクサ８は、シーケンス
コントローラ11から加えられる制御信号ｃによりS/H回
路６，７でホールドした結果を順次切り替えて取り出
し、AD変換器（以下、ADC と言う）９へ加える。ADC ９
は、導入されたアナログ信号をデジタル信号へ変換す
る。つまり、S/H回路６，７とマルチプレクサ８とADC
９は、２つの減算器４，５の同一時刻の出力をデジタル
値に変換するAD変換手段を構成している。

【００１２】ドライバ12は、シーケンスコントローラ11
からの制御信号ａにより光源１に加える電流をオン・オ
フし、これを点灯したり消灯したりする。演算器10は、
点灯時と消灯時における減算器４の出力の差分を演算す
るとともに、点灯時と消灯時における減算器５の出力の
差分を演算する。そして、この２つの差分から正弦波状
照度分布波形の位相θを演算する。

【００１３】シーケンスコントローラ11は、S/H回路
６，７と、マルチプレクサ８と、ADC９と、演算器10
と、ドライバ12を制御する。以上のように構成された図
１６装置の動作を説明する。光源１の出力光は、コード
板２のスリット2bを通過して受光アレイ３上に図２１の
如く正弦波状照度分布を生じさせる。この照度分布はコ
ード板２の動きに応じて受光アレイ３上を移動する。光
電変換器A1〜A4の光電変換素子H1〜H4は90°ずつ位相が
ずれているため、各光電変換器A1〜A4の各出力は次式と
なる。

【００１４】 A1＝ａ(sinθ）＋ｂ＋ε1 (1) A2＝ａ(cosθ）＋ｂ＋ε2 (2) A3＝ａ(-sinθ）＋ｂ＋ε3 (3) A4＝ａ(-cosθ）＋ｂ＋ε4 (4) θ：正弦波状照度分布波形の位相（コード板２の位置に
応じた変数）ａ：受光アレイ３上での光パワーの振幅ｂ：光バイアス分 ε１〜ε4 ：オフセットなお、光バイアス分ｂは、光源１から受光アレイ３に照
射する光パワーの平均値である。オフセットε1〜ε4
は、光電変換素子H1〜H4のオフセット（暗電流）と、図
２１に示すアンプU1〜U4のオフセットなどを含むもので
ある。

【００１５】減算器４は、180 °位相が異なる光電変換
器A1とA3の差分を演算するので、 A1−A3＝2asinθ＋（ε1 −ε3） (5) を出力する。減算器５は、180 °位相が異なる光電変換
器A2とA4の差分を演算するので、 A2−A4＝2acosθ＋（ε2−ε4） (6) を出力する。

【００１６】S/H 回路６，７は、シーケンスコントロー
ラ11から同一のS/H 信号ｂが加えられるたびに同期して
(5),(6)式で示す減算器４，５の出力をサンプリングす
る。S/H 回路６，７の内容はマルチプレクサ８によりそ
れぞれ選択されてADC ９へ加えられ、それぞれデジタル
値に変換される。更に、このデジタル値は演算器10に送
られ、そこで演算を施して位相θを求めることができ
る。

【００１７】しかし(5),(6)式にはオフセットε1 〜ε4
が含まれているので、何等の対策を施さずに(5),(6)式
の出力に基づいて位相θを算出すると高精度な位相測定
を行うことができない。そこで先願では、次のようにし
てこのオフセットの影響を除去している。演算器10は、
上述した点灯時の測定データ、つまり、(5),(6)式に基
づくデジタルデータ、(A1−A3)と(A2−A4)を内蔵するメ
モリへ格納しておく。

【００１８】次に、ドライバ12から光源１に加える電流
をオフにして光源１を消灯させる。この時(1)〜(4)式に
おける光成分は総べてなくなるので、各光電変換器A1〜
A4から出力される信号A1´〜A4´はオフセットのみとな
る。 A1´＝ε1 (7) A2´＝ε2 (8) A3´＝ε3 (9) A4´＝ε4 (10) 従って、消灯時における減算器４の出力は、 A1´−A3´＝ε1−ε3 (11) となる。また、減算器５の出力は、 A2´−A4´＝ε2 −ε4 (12) となる。この(11)，(12)式の測定データも、上述と同
様、S/H 回路６，７とマルチプレクサ８とADC ９を経て
同時サンプリングされてデジタル値に変換され、演算器
10へ加えられる。

【００１９】演算器10は、点灯時と消灯時における減算
器４の出力の差分を演算するとともに、点灯時と消灯時
における減算器５の出力の差分を演算する。すなわち、
演算器10は、内蔵するメモリに格納していた(5),(6)式
で表される測定データを読出して次の演算をする。 (A1−A3)−(A1´−A3´) ＝2a sinθ (13) (A2−A4)−(A2´−A4´) ＝2a cosθ (14) つまり、演算器10は、(13)，(14)式の演算を行うことで
オフセットε1〜ε4が除去された位相θのみのデータを
得ることができる。

【００２０】しかし、振幅ａは、光源１（発光ダイオー
ド）の温度特性や経時変化、光電変換素子の温度特性等
で変動するため、(13)，(14)式から“ａ”を除去するの
が望ましい。そこで演算器10で比演算を行うことにより
ａを除去した(sinθ/cosθ)を用いて、位相θを算出す
る。すなわち、演算器10は、(15)式により、オフセット
の影響がなく、かつ光源１と光電変換素子の温度特性の
影響がない正弦波状照度分布波形の位相θを演算するこ
とができる。

【００２１】 θ＝ tan^-1(sinθ/cosθ) (15) 先願では、AD変換手段にて２つの減算器の同一時刻の出
力をデジタル値に変換しているので、高速に回転してい
るコード板の位相θも正確に測定できる。その理由を説
明する。もし、２つの減算器の出力である(5)式と(6)式
の値のサンプリングに時間ズレがあると、誤差が生じ
る。例えば、コード板２のスリット数が 1000 、回転数
3000 rpmの時、(5),(6)式のsinθとcosθは50 KHzとな
る。これは周期が20μsであり、1/100の位相測定を行う
ことを考えると、この同時性は、20μs/100 ＝0.2μsが
必要である。

【００２２】図１８は、コード板２が回転している時の
（正弦波状照度分布が時間的に変化している時の）図１
６装置の各部の信号のタイムチャートであり、この図を
参照して各部動作のタイミングを説明する。なお、上述
では、先願を分かり易く説明するため、まず初めに点灯
時の測定データ｛(5),(6)式｝を取り込み、次に消灯時
のデータ｛(11)，(12)｝を取り込むとして説明したが、
この順序が逆になってもかまわない。

【００２３】図１８では、シーケンスコントローラ11か
ら加える制御信号ａにより光源１をまず消灯(LOW)して
消灯時のデータ（オフセットデータ）を取り込み、次に
点灯(HIGH)として点灯時の測定データを得ている（図１
８(1) 参照）。従って、消灯時と点灯時における減算器
４，５の出力は、図１８(2),(3)のようになる。すなわ
ち、消灯時には減算器４から(11)式のオフセットを意味
する電圧Ｖ_of1（＝ε1−ε3）が出力され、減算器５か
ら(12)式のオフセットを意味する電圧Ｖ_of2（＝ε2−ε
4）が出力される。また、点灯時にはコード板２の回転
とともに(5),(6)式で示される波形が出力される。

【００２４】S/H 回路６，７には消灯時に図１８(4) に
示すタイミングでS/H 信号ｂがシーケンスコントローラ
11から加えられるので、S/H 回路６はデータD1を、S/H
回路７はデータD3を同一時刻にサンプリングする（図１
８(2),(3)参照）。このデータD1とD3はマルチプレクサ
８により順次取り出され、ADC ９へ送られる。すなわ
ち、図１８(4)に示すシーケンスコントローラ11の信号
ｃがHIGHの時S/H 回路６が選択され、LOWの時S/H回路７
が選択される。マルチプレクサ８がHIGHの期間、ADC ９
にシーケンスコントローラ11からAD変換コマンド信号ｄ
が加えられ、ADC ９はS/H回路６がサンプリングしてい
るオフセットデータD1をデジタル値に変換する。S/H回
路７からのオフセットデータD3もデジタル値に変換する
（図１８(6)参照）。

【００２５】演算器10は、シーケンスコントローラ11か
らのデータ取得コマンド信号ｅのタイミングによりデジ
タルデータD1とD3を取り込み、図示しないメモリに格納
する（図１８(7)参照）。点灯時にも上述と同様な動作
により演算器10は位相データD2とD4を取り込む（図１８
(7)参照）。その後、シーケンスコントローラ11から演
算コマンドｆが加えられ、演算器10はこれを起点として
上述した演算を行い、オフセットと温度特性に影響され
ない位相θを算出する。

【００２６】また、上述において演算器10は、(13)と(1
4)式で示される２つの差分から、(15)式の演算を行い正
弦波状照度分布波形の位相θを演算すると説明した。し
かし、 tan^-1の演算は時間を要するため、高速の処理を
行いたい場合、(15)式の演算を行わずに演算器10が内蔵
する（外に独立して設けられたものでもよい）テーブル
を参照して位相θを求めることもできる。

【００２７】この場合、演算器10を以下に説明する構成
にするとテーブルに書き込むデータ量は０〜360 °の１
／８で済む。すなわち、図２２の如く、０〜45°の角度
θと(sinθ/cosθ)の関係をテーブルに書き込めばよ
い。これを説明する。図２０はsinθとcosθと tanθの
関係を示す図である。今、(15)式で得られるθと(sinθ
/cosθ)の関係は、図２０の実線で描いた曲線上に存在
する。ここで図２０に示すように45°毎に８つのエリア
に区切ると、各エリア部の実線波形は次式で表される。
(1),(8) は、 θ＝tan^-1(sinθ/cosθ) (16) (2),(3) は、 θ＝ tan^-1(-cosθ／sinθ）＋π／２ (17) (4),(5) は、 θ＝ tan^-1( sinθ／cosθ）＋π (18) (6),(7) は、 θ＝ tan^-1(-cosθ／sinθ）＋３π／２ (19) ここで、０〜45°の角度θと(sinθ/cosθ)の関係をテ
ーブル（図２２）に書き込めば、このデータθを読出し
て、各エリア毎に図１９に示す演算で位相θを算出でき
る。図１９は、図２０の８つのエリアと、sin θの正負
状態、cos θの正負状態、この絶対値同士の減算結果の
正負状態、比の値（図２２テーブルのアドレス）、起点
位相、各エリア毎の演算式を示す図である。なお、図１
９中の演算式における“θ”は、図２２のテーブルより
読出した値を意味する。図１９中の演算式は、図２０か
ら容易に導き出されることなので説明を省略する。

【００２８】従って、現在の位相θがこの８つのエリア
のどれに属するかを知ることができれば、上記図１９に
示す演算を行うことにより位相θを求めることができ
る。すなわち、演算器10は、点灯時と消灯時における減
算器４の出力の差分(sinθ）の正負状態と、点灯時と消
灯時における減算器５の出力の差分(cosθ）の正負状態
と、この２つの差分の絶対値同士の減算｛｜sinθ｜−
｜cosθ｜｝結果の正負状態と、からなる８つの組み合
わせを認識し、現在の位相θがこの８つのどれに属する
か判断する判断手段と、０〜45°の角度θと、(sinθ/c
osθ)の関係が書き込まれたテーブルと、減算器４の差
分(sinθ）と減算器５の差分(cosθ）とから、(sinθ/c
osθ)または(cosθ/sinθ）の演算を行う比演算器と、
この比演算器の演算結果に対応する角度θを前記テーブ
ルから読出し、判断手段で判断した現在の位相θが属す
る組み合わせに応じて角度θに演算を加えて位相θを算
出する位相演算器と、を備えている。

【００２９】なお、上述では、テーブルに角度θと(sin
θ/cosθ)の関係を書き込み、比演算器で(sinθ/cosθ)
の演算を行うとして説明したが、この分子と分母を逆の
関係にしても同様の結果が得られるのは明らかである。
すなわち、テーブルに角度θと(cosθ/sinθ）の関係を
書き込み、比演算器で(cosθ/sinθ）の演算を行うよう
にしてもよい。

【００３０】ところで、図２６に示す従来の回路で位相
θを高精度で測定するためには各信号系統を構成する抵
抗の抵抗値を精度良く合わせて各信号間のゲインマッチ
ングをとる必要があり、これら抵抗として例えば０．１
％以下の高精度抵抗が用いられている。

【００３１】

【発明が解決しようとする課題】しかし、図２６に示す
回路のアナログ回路部分をＬＳＩ化する場合、線形性や
温度依存性等を確保するために薄膜抵抗を使用する必要
があり、この薄膜抵抗の相対精度を向上させるためには
チップ面積の大きめな薄膜抵抗を作成し、さらにトリミ
ング処理を行う必要がある。この結果、全体のチップ面
積が増加して歩留りが悪化し、トリミング処理の工程が
増加するなどの問題点がある。

【００３２】本発明はこのような問題点に着目したもの
であり、その目的は、全体のチップ面積及びトリミング
処理の工程を減少させることによりＬＳＩ化が容易な信
号処理回路を用いた光学式エンコーダに実現することに
ある。

【００３３】

【課題を解決するための手段】上記の課題を解決する本
発明は、スリットと遮光部が交互に設けられたコード板
と、コード板に光を照射する光源と、コード板の裏側に
生じる正弦波状照度分布の１周期を４等分する位置に配
列された４個の光電変換素子と、前記光電変換素子の出
力のうち、互いに180 °位相が異なる出力同士を減算し
てその結果をホールドする２個のフライングキャパシタ
と、これら２個のフライングキャパシタの同一時刻の出
力をデジタル値に変換するAD変換手段と、このAD変換手
段から出力されるデジタル値に基づいて前記正弦波状照
度分布波形の位相を演算する演算器、を備えたことを特
徴とする。

【００３４】

【作用】２個のフライングキャパシタは、コード板の裏
側に生じる正弦波状照度分布の１周期を４等分する位置
に配列された４個の光電変換素子の出力のうちの互いに
180 °位相が異なる出力同士をそれぞれ減算するととも
にその減算結果をホールドする。すなわち、フライング
キャパシタは、従来の回路構成で必要としていた差動増
幅器およびサンプルホールド回路として機能する。

【００３５】

【実施例】以下、本発明を詳しく説明する。図１は本発
明の一実施例の回路図であって、図２６と共通する部分
には同一符号を付けている。図１において、２１はフラ
イングキャパシタである。このフライングキャパシタ２
１の入力端子の一方には光電変換素子H1の出力電流を電
圧に変換する電流電圧変換器I/V1の出力端子が接続さ
れ、入力端子の他方には光電変換素子H3の出力電流を電
圧に変換する電流電圧変換器I/V3の出力端子が接続さ
れ、出力端子はマルチプレクサ８に接続されている。な
お、回路ブロックCCTBには電流電圧変換器I/V2,I/V4と
フライングキャパシタ２２が設けられていて、フライン
グキャパシタ２２の入力端子の一方には光電変換素子H2
の出力電流を電圧に変換する電流電圧変換器I/V2の出力
端子が接続され、入力端子の他方には光電変換素子H4の
出力電流を電圧に変換する電流電圧変換器I/V4の出力端
子が接続され、出力端子はマルチプレクサ８に接続され
ている。

【００３６】図２は図１の動作を説明するためのタイミ
ングチャートである。オフセット補正を行わない通常の
測定では、光源１を(a)に示すように一定時間点灯する
とともに、(d)に示すように光源１の点灯に連動してフ
ライングキャパシタ２１，２２の入力スイッチを同時に
一定時間オン駆動する。光源１が点灯されることによ
り、電流電圧変換器I/V1〜I/V4は対応する光電変換素子
H1〜H4の出力電流を例えば(b),(c)に示すように電圧に
変換して所定のフライングキャパシタ２１，２２に入力
する。各フライングキャパシタ２１，２２は例えば(e)
に示すように所定の出力電圧の差分（図１のフライング
キャパシタ２１は電流電圧変換器I/V1とI/V3の出力電圧
の差分）をオンデータとして演算ホールドしてマルチプ
レクサ８に加える。マルチプレクサ８は(f)に示すよう
にフライングキャパシタ２１，２２の出力信号を交互に
選択してADC ９に入力する。ADC ９で変換出力されるデ
ジタル信号は演算器１０に加えられ、従来と同様な各種
の演算処理が施されて位相θが求められる。

【００３７】オフセット補正を行う場合には、光源１を
消灯した状態でフライングキャパシタ２１，２２の入力
スイッチを同時にオン駆動し、所定の電流電圧変換器I/
V1〜I/V4の出力電圧の差分をオフデータとして各フライ
ングキャパシタ２１，２２で演算ホールドしてマルチプ
レクサ８に加えるようにする。そして、演算器１０はこ
れら光源１を点灯した状態で採取されたオンデータと光
源１を消灯した状態で採取されたオフデータに基づいて
オフセット補正演算を行う。

【００３８】このように構成することにより、従来のよ
うな減算器とS/H回路の組み合わせと同等の機能をフラ
イングキャパシタにより得ることができ、ＬＳＩ化に適
した回路構成を有する光学式のエンコーダが実現でき
る。図３は本発明の他の実施例の回路図であって、図１
と共通する部分には同一符号を付けている。図１と図３
の相違点は、図１の演算増幅器と抵抗とコンデンサで構
成されている電流電圧変換器I/V1〜I/V4の代わりに、図
３では演算増幅器とコンデンサとコンデンサに充電され
た電荷を放電させるスイッチとで構成される積分器IT1
〜IT4を用いていることである。なお、回路ブロックCCT
Cには積分器IT2,IT4とフライングキャパシタ２２が設け
られている。

【００３９】図４は図２の動作を説明するためのタイミ
ングチャートである。オフセット補正を行わない通常の
測定では、光源１を(a)に示すように一定時間点灯し、
光源１の点灯に連動して(b)に示すように積分器IT1〜IT
4のスイッチを一定時間オフ駆動するとともに、(e)に示
すようにフライングキャパシタ２１，２２の入力スイッ
チを一定時間オン駆動する。各積分器IT1〜IT4は例えば
(c),(d)に示すようにそれぞれ対応する光電変換素子H1
〜H4の出力電流を積分して電圧に変換し、各電圧を所定
のフライングキャパシタ２１，２２に入力する。各フラ
イングキャパシタ２１，２２は例えば(f)に示すように
所定の出力電圧の差分（図３のフライングキャパシタ２
１は積分器IT1とIT3の出力電圧の差分）をオンデータと
して演算ホールドしてマルチプレクサ８に加える。マル
チプレクサ８は(g)に示すようにフライングキャパシタ
２１，２２の出力信号を交互に選択してADC ９に入力す
る。ADC ９で変換出力されるデジタル信号は演算器１０
に加えられ、従来と同様な各種の演算処理が施されて位
相θが求められる。

【００４０】オフセット補正を行う場合には、光源１を
消灯した状態で積分器IT1〜IT4のスイッチをオンデータ
採取と等しい一定時間オフ駆動すると同時にフライング
キャパシタ２１，２２の入力スイッチを等しい一定時間
オン駆動して、所定の積分器IT1〜IT4の出力電圧の差分
をオフデータとして各フライングキャパシタ２１，２２
で演算ホールドしてマルチプレクサ８に加えるようにす
る。そして、演算器１０はこれら光源１を点灯した状態
で採取されたオンデータと光源１を消灯した状態で採取
されたオフデータに基づいてオフセット補正演算を行
う。

【００４１】このように構成することにより、図１の効
果の他に、電流電圧変換器I/V1〜I/V4では必要な高精度
の抵抗が不要になり、ＬＳＩ化した場合の全体のチップ
面積をさらに小さくできるとともに、抵抗トリミング処
理の工程を不要にできる。また、各積分器IT1〜IT4を構
成するコンデンサはその容量値が小さいほどインピーダ
ンスが大きくなるため、抵抗を用いて電流電圧変換する
よりも小さな面積で高い電流電圧の変換効率が得られ
る。例えば、単位面積当たりR=2KΩの薄膜抵抗で1MΩの
抵抗を得るには1000×単位面積の面積が必要となり、こ
の時の電流電圧の変換効率は1V/μAになる。一方、同程
度の変換効率をコンデンサを用いて実現するためには10
pF程度の容量値を実現すればよく、10pF程度のコンデン
サは数10〜100×単位面積の面積で形成が可能である。

【００４２】また、コンデンサの温度係数は薄膜抵抗の
温度係数と比較して特に小さく、積分器間の利得のバラ
ツキの温度係数は小さくなって高精度の電流電圧変換が
可能となる。さらに、コンデンサの容量は薄膜抵抗と比
較して0.1%程度の相対精度が可能となるためトリミング
処理を省略することも可能となる。

【００４３】図５も本発明の他の実施例の回路図であっ
て、図３と共通する部分には同一符号を付けている。図
３と図５の相違点は、図５の回路ではフライングキャパ
シタ２１，２２の入力端子に対して逆極性になるように
それぞれオフセット補正データ用のフライングキャパシ
タ２３，２４の入力端子を接続し、フライングキャパシ
タ２１，２２の出力端子に対して同極性になるようにそ
れぞれスイッチ２５，２６を介してフライングキャパシ
タ２３，２４の出力端子を接続していることである。な
お、回路ブロックCCTDには積分器IT2,IT4とフライング
キャパシタ２２，２４とスイッチ２６が設けられてい
る。

【００４４】図６は図５の動作を説明するためのタイミ
ングチャートである。積分器IT1〜IT4は、(a)〜(d)に示
すように光源１の点灯，消灯のそれぞれで積分および放
電を行う。フライングキャパシタ２１，２２の入力スイ
ッチは(e)に示すように光源１が点灯された状態におけ
る積分動作に同期して同時にオン駆動され、(g)に示す
ようにその時の電圧差をオンデータとしてホールドす
る。フライングキャパシタ２３，２４の入力スイッチは
(f)に示すように光源１が消灯された状態における積分
動作に同期して同時にオン駆動され、(h)に示すように
その時の電圧差をオフデータとしてホールドする。スイ
ッチ２５，２６は(i)に示すように各フライングキャパ
シタ２１〜２４の入力スイッチがオフになっていてオン
データおよびオフデータをホールドした状態でオン駆動
される。このようにスイッチ２５，２６がオンになった
時点でフライングキャパシタ２１，２２にホールドされ
ているオンデータとフライングキャパシタ２３，２４に
ホールドされているオフデータはマルチプレクサ８のそ
れぞれの入力端子側において加算され、(g),(h)に示す
ようにオフセット補正が施された等しい値になる。この
ようにしてオフセット補正が施されたデータが(j)に示
すようにマルチプレクサ８によって選択的にADC９に取
り込まれる。

【００４５】このように構成することにより、マルチプ
レクサ８の入力端子側でオンデータとオフデータが加算
されてオフセット補正が自動的に行われることになり、
演算器１０でのオフセット補正演算処理が不要になる。
図７も本発明の他の実施例の回路図であって、図３と共
通する部分には同一符号を付けている。図３と図７の相
違点は、図７の回路では積分器IT1〜IT4の出力電圧をそ
れぞれコンパレータCMP1〜CMP4でモニターするようにし
てそれらの出力信号をオアゲートOGに加えて論理和をと
るようにし、積分器IT1〜IT4の出力電圧のいずれかが設
定電圧Ｖ_THを越えた時点で光源１を消灯するようにして
いることである。なお、回路ブロックCCTEには積分器IT
2,IT4とフライングキャパシタ２２とコンパレータCMP2,
CMP4が設けられている。

【００４６】図７の動作を図８のタイミングチャートで
説明する。オフセット補正を行わない通常の測定では、
(a),(b)に示すように光源１の点灯とほぼ同時に積分器I
T1〜IT4のスイッチを一定時間オフにしてオンデータの
採取を行う。積分器IT1〜IT4は(c),(d)に示すようにそ
れぞれ対応した光電変換素子H1〜H4の出力電流に応じて
充電されていく。(e)や(f)に示す積分器IT1〜IT4の出力
電圧はそれぞれ対応したコンパレータCMP1〜CMP4に加え
られていて、積分器IT1〜IT4の出力電圧のいずれかが設
定電圧Ｖ_THを越えた時点で該当するコンパレータ（図８
の例では(f)に示すCMP3）の出力信号が(g)に示すように
オアゲートOGを介してコントローラ１１に加えられて光
源１を消灯する。ここで、光源１の応答は光量的に十分
であれば点灯時間に対して静定していなくてもよい。積
分動作は当初設定された一定時間継続されるが、暗電
流，オフセット電流レベルであって積分器IT1〜IT4が飽
和するには至らず、ADC ９のダイナミックレンジに対し
て効率のよい所定の振幅が得られる。フライングキャパ
シタ２１，２２は、積分器IT1〜IT4の積分動作中は入力
スイッチが(h)に示すようにオンにされてサンプルモー
ドに設定され、放電開始前にオフにされてホールドモー
ドに設定される。この時点では、フライングキャパシタ
２１，２２にはオフセット電流と光電変換素子H1〜H4の
光出力電流がオンデータの電荷として蓄積される。マル
チプレクサ８は(i)に示すようにフライングキャパシタ
２１，２２の出力信号を交互に選択してADC ９に入力す
る。ADC ９で変換出力されるデジタル信号は演算器１０
に加えられ、従来と同様な各種の演算処理が施されて位
相θが求められる。

【００４７】オフセットの補正にあたっては、一旦積分
器IT1〜IT4の電荷を放電させた後オフデータを採取する
ために光源１を消灯した状態でオンデータ採取と同じ時
間積分を行う。そして、その時点でフライングキャパシ
タ２１，２２にホールドされているオフデータをマルチ
プレクサ８を介して交互にADC ９に加えてデジタル信号
に変換し、変換されたデジタル信号を演算器１０に入力
して図２の場合と同様な補正演算処理を行う。

【００４８】このような図７の実施例によれば積分器IT
1〜IT4の飽和を防止でき、ADC ９のダイナミックレンジ
に対して効率のよい所定の振幅が得られる。図９も本発
明の他の実施例の回路図であって、図５と共通する部分
には同一符号を付けている。図５と図９の相違点は、図
７の回路と同様に、積分器IT1〜IT4の出力電圧をそれぞ
れコンパレータCMP1〜CMP4でモニターするようにしてそ
れらの出力信号をオアゲートOGに加えて論理和をとるよ
うにし、積分器IT1〜IT4の出力電圧のいずれかが設定電
圧Ｖ_THを越えた時点で光源１を消灯するようにしている
ことである。なお、回路ブロックCCTFには積分器IT2,IT
4とフライングキャパシタ２２，２４とスイッチ２６と
コンパレータCMP2,CMP4が設けられている。

【００４９】図９の回路の動作は図５のオフセット自動
補正動作に図７の光源１の消灯制御動作を組み合わせた
ものになり、それらのタイミングチャートは図１０のよ
うになる。図１１も本発明の他の実施例の回路図であっ
て、図７と共通する部分には同一符号を付けている。図
７と図１１の相違点は、定電流源CSとスイッチSW1,SW2
と積分器IT5,IT6とコンパレータCMP5で構成される積分
モニター回路を設けていることと、オアゲートOGの出力
信号で積分モニター回路を構成する積分器IT5の入力端
子に接続されているスイッチSW1およびオンデータ採取
時におけるフライングキャパシタ２１，２２をオフ駆動
することと、コンパレータCMP5の出力信号でオフデータ
採取時におけるフライングキャパシタ２１，２２をオフ
駆動することである。なお、回路ブロックCCTGには図７
と同様に積分器IT2,IT4とフライングキャパシタ２２と
コンパレータCMP2,CMP4が設けられている。

【００５０】図１２は図１１の動作を説明するタイミン
グチャートである。まずオンデータ採取モードでは、
(a),(b)に示すように光源１の点灯とほぼ同時に積分器I
T1〜IT4のスイッチを一定時間オフにしてオンデータの
採取を行う。積分器IT1〜IT4は例えば(c)に示すように
それぞれ対応した光電変換素子H1〜H4の出力電流に応じ
て充電されていく。そして、積分器IT1〜IT4の出力電圧
のいずれかが設定電圧Ｖ_THを越えた時点で該当するコン
パレータの出力信号が(d)に示すようにオアゲートOGを
介してコントローラ１１に加えられる。積分器IT5の入
力端子に接続されているスイッチSW1は、(e)に示すよう
に光源１の点灯とほぼ同時にオンになり、オアゲートOG
の出力信号でオフに駆動される。積分器IT5,IT6のスイ
ッチは(f)に示すように光源１の点灯とほぼ同時にオフ
になって、このオフ状態はオフデータの採取が完了した
後も一定時間持続される。この間に、積分器IT5はスイ
ッチSW1を介して入力される定電流源CSの出力電流を積
分ホールドしてコンパレータCMP5の非反転入力端子に入
力する。フライングキャパシタ２１，２２の入力スイッ
チは(g)に示すように光源１の点灯とほぼ同時にオンに
なり、オアゲートOGの出力信号でオフに駆動される。こ
れにより、フライングキャパシタ２１，２２にはオンデ
ータがホールドされる。なお、スイッチSW2は(i)に示す
ようにオンデータ採取モードではオフになっている。

【００５１】次にオフデータ採取モードでは、(a),(b)
に示すように光源１を消灯した状態で積分器IT1〜IT4の
スイッチを一定時間オフにしてオフデータの採取を行
う。積分器IT1〜IT4は例えば(c)に示すようにそれぞれ
対応した光電変換素子H1〜H4の出力電流に応じて充電さ
れていくが、積分器IT1〜IT4の出力電圧のいずれもが設
定電圧Ｖ_THを越えることはない。スイッチSW2は(i)に示
すように積分器IT1〜IT4のスイッチがオフに駆動される
のと同時に一定時間オンになり、積分器IT6はスイッチS
W2を介して入力される定電流源CSの出力電流を積分器IT
5とは逆極性の方向に積分ホールドしてコンパレータCMP
5の反転入力端子に入力する。コンパレータCMP5の出力
信号は(j)に示すように積分器IT6の出力信号が積分器IT
5の出力信号よりも小さくなった時点で立ち下がる。フ
ライングキャパシタ２１，２２の入力スイッチは(g)に
示すように積分器IT1〜IT4のスイッチのオフ駆動とほぼ
同時にオンになり、コンパレータCMP5の出力信号の立ち
下がりでオフに駆動される。これにより、フライングキ
ャパシタ２１，２２にはオフデータがホールドされるこ
とになる。

【００５２】このような構成によれば、フライングキャ
パシタ２１，２２のオンデータ採取時間はオアゲートOG
の出力信号で制御されてオフデータ採取時間はコンパレ
ータCMP5の出力信号で制御されることになり、これらフ
ライングキャパシタ２１，２２の制御回路を含めてＬＳ
Ｉ化することができる。図１３も本発明の他の実施例の
回路図であって、図９および図１１と共通する部分には
同一符号を付けている。図９と図１３の相違点は、定電
流源CSとスイッチSW1,SW2と積分器IT5,IT6とコンパレー
タCMP5で構成される積分モニター回路を設けていること
と、オアゲートOGの出力信号で積分モニター回路を構成
する積分器IT5の入力端子に接続されているスイッチSW1
およびオンデータを採取するフライングキャパシタ２
１，２２をオフ駆動することと、コンパレータCMP5の出
力信号でオフデータを採取するフライングキャパシタ２
３，２４をオフ駆動することである。なお、回路ブロッ
クCCTHには図９と同様に積分器IT2,IT4とフライングキ
ャパシタ２２，２４とスイッチ２６とコンパレータCMP
2,CMP4が設けられている。また、図１３の回路では積分
モニター回路を構成する積分器IT5,IT6は同一極性の方
向に積分するように接続されている。

【００５３】図１４は図１３の動作を説明するタイミン
グチャートである。まずオンデータ採取モードでは、
(a),(b)に示すように光源１の点灯とほぼ同時に積分器I
T1〜IT4のスイッチを一定時間オフにしてオンデータの
採取を行う。積分器IT1〜IT4は例えば(c)に示すように
それぞれ対応した光電変換素子H1〜H4の出力電流に応じ
て充電されていく。そして、積分器IT1〜IT4の出力電圧
のいずれかが設定電圧Ｖ_THを越えた時点で該当するコン
パレータの出力信号が(d)に示すようにオアゲートOGを
介してコントローラ１１に加えられる。積分器IT5の入
力端子に接続されているスイッチSW1は、(i)に示すよう
に光源１の点灯とほぼ同時にオンになり、オアゲートOG
の出力信号でオフに駆動される。積分器IT5,IT6のスイ
ッチは(j)に示すように光源１の点灯とほぼ同時にオフ
になる。この間に、積分器IT5は(l)に示すようにスイッ
チSW1を介して入力される定電流源CSの出力電流を積分
ホールドしてコンパレータCMP5の非反転入力端子に入力
する。フライングキャパシタ２１，２２の入力スイッチ
は(e)に示すように光源１の点灯とほぼ同時にオンにな
り、オアゲートOGの出力信号でオフに駆動される。これ
により、フライングキャパシタ２１，２２にはオンデー
タがホールドされる。なお、スイッチSW2は(k)に示すよ
うにオンデータ採取モードではオフになっている。

【００５４】次にオフデータ採取モードでは、(a),(b)
に示すように光源１を消灯した状態で積分器IT1〜IT4の
スイッチを一定時間オフにしてオフデータの採取を行
う。積分器IT1〜IT4は例えば(c)に示すようにそれぞれ
対応した光電変換素子H1〜H4の出力電流に応じて充電さ
れていくが、積分器IT1〜IT4の出力電圧のいずれもが設
定電圧Ｖ_THを越えることはない。スイッチSW2は(k)に示
すように積分器IT1〜IT4のスイッチがオフに駆動される
のと同時に一定時間オンになり、積分器IT6は(m)に示す
ようにスイッチSW2を介して入力される定電流源CSの出
力電流を積分器IT5と同一極性方向に積分ホールドして
コンパレータCMP5の反転入力端子に入力する。コンパレ
ータCMP5の出力信号は(n)に示すように積分器IT6の出力
信号が積分器IT5の出力信号と等しくなった時点で立ち
上がる。フライングキャパシタ２３，２４の入力スイッ
チは(f)に示すように積分器IT1〜IT4のスイッチのオフ
駆動とほぼ同時にオンになり、コンパレータCMP5の出力
信号の立ち上がりでオフに駆動される。これにより、フ
ライングキャパシタ２３，２４にはオフデータがホール
ドされることになる。

【００５５】スイッチ２５，２６は(o)に示すように各
フライングキャパシタ２１〜２４の入力スイッチがオフ
になっていてオンデータおよびオフデータをホールドし
た状態でオン駆動される。このようにスイッチ２５，２
６がオンになった時点でフライングキャパシタ２１，２
２にホールドされているオンデータとフライングキャパ
シタ２３，２４にホールドされているオフデータはマル
チプレクサ８のそれぞれの入力端子側において加算さ
れ、(g),(h)に示すようにオフセット補正が施された等
しい値になる。このようにしてオフセット補正が施され
たデータが(p)に示すようにマルチプレクサ８によって
選択的にADC ９に取り込まれる。

【００５６】このように構成することにより、マルチプ
レクサ８の入力端子側でオンデータとオフデータが加算
されてオフセット補正が自動的に行われることになり、
演算器１０でのオフセット補正演算処理が不要になる。
そして、フライングキャパシタ２１，２２のオンデータ
採取時間はオアゲートOGの出力信号で制御されてフライ
ングキャパシタ２３，２４のオフデータ採取時間はコン
パレータCMP5の出力信号で制御されることになり、これ
らフライングキャパシタ２１〜２４の制御回路を含めて
ＬＳＩ化することができる。

【００５７】なお、これら図１１や図１３のフライング
キャパシタの採取時間を制御する積分モニター回路の代
わりに例えば演算器のカウンタ機能でデジタル制御して
もよい。また、フライングキャパシタ２１〜２４は図１
５に示すように直列接続してもよい。

【００５８】また、振幅のモニターにあたってはフライ
ングキャパシタの出力信号をコンパレータでモニターす
るようにしてもよい。このように構成すれば、コンパレ
ータの数を減らすことができる。なお、上述では２系統
の出力信号をマルチプレクサ８を介して選択的に１個の
ADC ９に入力して共用する例を説明したが、各系統毎に
専用のADCを設けるようにしてもよい。この場合、同一
時間当たりのAD処理負担量は半分に減少するのでAD変換
速度は比較的遅くてもよい。また、マルチプレクサ８は
不要となる。

【００５９】

【発明の効果】以上述べたように本発明によれば、全体
のチップ面積及びトリミング処理の工程を減少させるこ
とによりＬＳＩ化が容易な信号処理回路を用いた光学式
エンコーダを実現できる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す図

【図２】図１の動作を説明するタイミングチャート

【図３】本発明の他の実施例を示す図

【図４】図３の動作を説明するタイミングチャート

【図５】本発明の他の実施例を示す図

【図６】図５の動作を説明するタイミングチャート

【図７】本発明の他の実施例を示す図

【図８】図７の動作を説明するタイミングチャート

【図９】本発明の他の実施例を示す図

【図１０】図９の動作を説明するタイミングチャート

【図１１】本発明の他の実施例を示す図

【図１２】図１１の動作を説明するタイミングチャート

【図１３】本発明の他の実施例を示す図

【図１４】図１３の動作を説明するタイミングチャート

【図１５】フライングキャパシタの他の接続例を示す図

【図１６】先願の光学式エンコーダの構成例を示す図

【図１７】先願の光学式エンコーダの別の構成例を示す
図

【図１８】図１６の各部の信号のタイムチャート

【図１９】８つの組み合わせ状態とテーブルに書き込ま
れるデータを説明する図

【図２０】８つの組み合わせ状態とテーブルに書き込ま
れるデータを説明する図

【図２１】光電変換素子と正弦波状照度分布の関係を示
す図

【図２２】テーブルの内容を示す図

【図２３】光学式エンコーダの位相情報θを検出する要
部を示す図

【図２４】フォトダイオードが４素子の場合の出力信号
を示す図

【図２５】コード板の構成例を示す図

【図２６】先願の要部の具体例図

【符号の説明】

１光源２コード板３受光アレイ９ ADC １０演算器２１〜２４フライングキャパシタ IT1〜IT6 積分器 OG オアゲート

Claims

【特許請求の範囲】

【請求項１】スリットと遮光部が交互に設けられたコー
ド板と、コード板に光を照射する光源と、コード板の裏側に生じる正弦波状照度分布の１周期を４
等分する位置に配列された４個の光電変換素子と、前記光電変換素子の出力のうち、互いに180 °位相が異
なる出力同士を減算してその結果をホールドする２個の
フライングキャパシタと、これら２個のフライングキャパシタの同一時刻の出力を
デジタル値に変換するAD変換手段と、このAD変換手段から出力されるデジタル値に基づいて前
記正弦波状照度分布波形の位相を演算する演算器、を備
えた光学式エンコーダ。